JPH027552A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH027552A JPH027552A JP15689888A JP15689888A JPH027552A JP H027552 A JPH027552 A JP H027552A JP 15689888 A JP15689888 A JP 15689888A JP 15689888 A JP15689888 A JP 15689888A JP H027552 A JPH027552 A JP H027552A
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- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 238000000034 method Methods 0.000 claims abstract description 11
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 abstract description 14
- 230000010354 integration Effects 0.000 abstract description 5
- 239000000758 substrate Substances 0.000 abstract description 5
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は、基板に半絶縁性GaAsを用いた半導体集積
回路の製造方法に関する。
回路の製造方法に関する。
(従来の技術)
GaAsデジタル集積回路においては種々の基本回路が
使用されているが、なかでも5CFL (Source
Coup12ed FET Logic)回路は大きな
電流駆動能力とFETの閾値偏差に対する許容範囲が広
いことから、回路向けの基本回路として本命視されてい
る。
使用されているが、なかでも5CFL (Source
Coup12ed FET Logic)回路は大きな
電流駆動能力とFETの閾値偏差に対する許容範囲が広
いことから、回路向けの基本回路として本命視されてい
る。
5CFL回路においては、負荷として抵抗を用い、この
抵抗は一般に半絶縁性GaAs基板へのイオン注入によ
り形成される。しかしながら、集積回路においては種々
の抵抗値を持つ抵抗体を使用する。
抵抗は一般に半絶縁性GaAs基板へのイオン注入によ
り形成される。しかしながら、集積回路においては種々
の抵抗値を持つ抵抗体を使用する。
この例を第3図に示す。第3図は5CFLによる入力回
路を示したものであるが、入力信号(IN)の他に相補
信号(IN)の入力端子を備えており、相補入力とする
ことで動作マージンを広げることが可能なように設計し
である。RefはINを使用しない場合の基準信号であ
り、 ここではVon 1.3Vとしているa VD
Dは接地線、VSSは電源線で−5,2vを標準として
いる。
路を示したものであるが、入力信号(IN)の他に相補
信号(IN)の入力端子を備えており、相補入力とする
ことで動作マージンを広げることが可能なように設計し
である。RefはINを使用しない場合の基準信号であ
り、 ここではVon 1.3Vとしているa VD
Dは接地線、VSSは電源線で−5,2vを標準として
いる。
ここで、レベルシフト段及びスイッチング段で用いてい
る抵抗R5〜R12は、50〜500Ω程度の値である
、一方、R1,R2はIN端子がオープンの場合に内部
で自己発振を生じないための電位固定用の抵抗、R3は
これとIN端子のアイソレーション用抵抗。
る抵抗R5〜R12は、50〜500Ω程度の値である
、一方、R1,R2はIN端子がオープンの場合に内部
で自己発振を生じないための電位固定用の抵抗、R3は
これとIN端子のアイソレーション用抵抗。
またR4はINに相補信号を入力して使用する場合のR
efとのアイソレーション用抵抗であり、 それぞれ5
〜10にΩという値を必要とする。 このように集積回
路内における抵抗は様々な値を必要とする。
efとのアイソレーション用抵抗であり、 それぞれ5
〜10にΩという値を必要とする。 このように集積回
路内における抵抗は様々な値を必要とする。
これらの抵抗を1種類のシート抵抗値をもつ抵散層(イ
オン注入層)で実現しようとすると、例えば抵抗の最小
線幅を3μ口、シート抵抗を200Ω/。
オン注入層)で実現しようとすると、例えば抵抗の最小
線幅を3μ口、シート抵抗を200Ω/。
とじた場合には、500Ωの抵抗を形成するには長さを
7.5μmとすればよいが、10にΩの抵抗を形成する
には150μmの長さが必要とする。逆にイオン注入層
のシート抵抗を高く設定した場合には、小さい抵抗を実
現する際に抵抗体の長さが極めて小さくなり、パターン
形成時の寸法バラツキの影響が大きくなり、抵抗値がば
らついてしまう。また、長さ7幅の比が小さくなり、コ
ンタクト抵抗の影響が相対的に大きくなる一方それぞれ
の抵抗に対して別々のシート抵抗を持つ注入層を形成す
る方法では、リソグラフィ・イオン注入等の工程を必要
とし、製造プロセスが複雑になるとともに製造工期の増
大、歩留りの低下を招く要因となる。
7.5μmとすればよいが、10にΩの抵抗を形成する
には150μmの長さが必要とする。逆にイオン注入層
のシート抵抗を高く設定した場合には、小さい抵抗を実
現する際に抵抗体の長さが極めて小さくなり、パターン
形成時の寸法バラツキの影響が大きくなり、抵抗値がば
らついてしまう。また、長さ7幅の比が小さくなり、コ
ンタクト抵抗の影響が相対的に大きくなる一方それぞれ
の抵抗に対して別々のシート抵抗を持つ注入層を形成す
る方法では、リソグラフィ・イオン注入等の工程を必要
とし、製造プロセスが複雑になるとともに製造工期の増
大、歩留りの低下を招く要因となる。
(発明が解決しようとする課題)
以上述べた様に、イオン注入により抵抗を形成する際に
は種々の制約がある。これを要約すると。
は種々の制約がある。これを要約すると。
(1)抵抗体の線幅及び長さの最小寸法は、パターン形
成時のバラツキの抵抗値に大きな影響を及ぼさないよう
に設定する。
成時のバラツキの抵抗値に大きな影響を及ぼさないよう
に設定する。
■ コンタクト抵抗の影響が大きくならないように、抵
抗体の長さ7幅の比をある程度大きく設定する。
抗体の長さ7幅の比をある程度大きく設定する。
これらの制約を守りつつ、抵抗値の大きく異なる抵抗を
同時に形成しようとした場合には、抵抗値の高いパター
ンが長くなり、大きな面積を専有し、高集積化に際して
大きな障害となる。
同時に形成しようとした場合には、抵抗値の高いパター
ンが長くなり、大きな面積を専有し、高集積化に際して
大きな障害となる。
(課題を解決するための手段)
本発明は上記問題に鑑みなされたもので、LDD(Li
ghtly Doped Drain)と呼ばれるFE
T構造を形成する際の中間層を形成するイオン注入工程
で、同時にある一定抵抗値以上の回路抵抗を形成するこ
とを特徴とする。
ghtly Doped Drain)と呼ばれるFE
T構造を形成する際の中間層を形成するイオン注入工程
で、同時にある一定抵抗値以上の回路抵抗を形成するこ
とを特徴とする。
(作 用)
本発明によれば、イオン注入工程を増すことなく異なる
2種類の抵抗を形成できるため、余分な工程を追加する
ことなく高抵抗パターンの大きさを縮小することが可能
で高集積化する場合に極めて有利となる。
2種類の抵抗を形成できるため、余分な工程を追加する
ことなく高抵抗パターンの大きさを縮小することが可能
で高集積化する場合に極めて有利となる。
(実 施 例)
以下に本発明の実施例を、図面を用いて詳細に説する。
第1図は、本発明の製造工程における断面構造図、第2
図は同じく平面図である。各々の図の(a)(b)・・
・は各工程毎に対応している。
図は同じく平面図である。各々の図の(a)(b)・・
・は各工程毎に対応している。
半絶縁性GaAs基板(0表面に第1図(a)及び第2
図(a)に示すようにFETの動作層■が形成され、そ
の上部に耐熱性金属である窒素タングステン(WN)か
らなるゲート電極(3)が形成されている。
図(a)に示すようにFETの動作層■が形成され、そ
の上部に耐熱性金属である窒素タングステン(WN)か
らなるゲート電極(3)が形成されている。
FETのソース・ドレイン領域及び高抵抗部分に開口を
有するレジストパターン(10)を形成し。
有するレジストパターン(10)を形成し。
LDD構造の中間濃度層を形成するためのイオン注入を
行う。このときFETのソース・ドレイン領域にはゲー
ト電極■に自己整合的に中間濃度層(4−1,4−2)
が形成されるとともに、第1図(b)及び第2図(b)
に示すように、抵抗体(4−、)が形成される。なお、
イオン注入条件は、Siイオンを加速電圧50keV、
注入量7 X 10”cm−”とした。
行う。このときFETのソース・ドレイン領域にはゲー
ト電極■に自己整合的に中間濃度層(4−1,4−2)
が形成されるとともに、第1図(b)及び第2図(b)
に示すように、抵抗体(4−、)が形成される。なお、
イオン注入条件は、Siイオンを加速電圧50keV、
注入量7 X 10”cm−”とした。
引き続き、絶縁膜を堆積した後に異方性をエツチングを
施し、ゲート電極■の両脇にサイドウオール(5−1,
5−2)を形成する。これをマスクとしてソース・ドレ
イン高濃度領域(6−1,6−2)を第1図(c)及び
第2図(c)に示すように、イオン注入により形成し、
LDD構造FETを完成させる。
施し、ゲート電極■の両脇にサイドウオール(5−1,
5−2)を形成する。これをマスクとしてソース・ドレ
イン高濃度領域(6−1,6−2)を第1図(c)及び
第2図(c)に示すように、イオン注入により形成し、
LDD構造FETを完成させる。
次に低抵抗体部分に開口を有するレジストパターンをマ
スクに抵抗形成用のイオン注入を行い、第1図(d)及
び第2図(d)に示すように抵抗体■を形成する。なお
、抵抗形成用の注入は加速電圧150keV、注入量I
X 10”cm−”で行った。
スクに抵抗形成用のイオン注入を行い、第1図(d)及
び第2図(d)に示すように抵抗体■を形成する。なお
、抵抗形成用の注入は加速電圧150keV、注入量I
X 10”cm−”で行った。
最後に、第1図(e)に示すように、(8−1−s−2
゜8−、、8−、、8−、)を形成し、この後配線を施
してGaAs集積回路が完成する。
゜8−、、8−、、8−、)を形成し、この後配線を施
してGaAs集積回路が完成する。
なお本実施例においては、ソース・ドレイン高濃度領域
(6−x t fi−、)と抵抗体部分の注入を別個に
行ったが、両者の抵抗値がほぼ等しくすることが可能で
あれば、同時にイオン注入を行ってもよい。
(6−x t fi−、)と抵抗体部分の注入を別個に
行ったが、両者の抵抗値がほぼ等しくすることが可能で
あれば、同時にイオン注入を行ってもよい。
本発明の実施例において、LDD構造の中間層と同時に
形成した高抵抗体のシート抵抗は850Ω/。、専用に
注入した低抵抗体のそれは200Ω/。であった、従来
の1種類のシート抵抗10にΩの抵抗を形成した場合、
幅を3μsとすると136μsの長さを必要とし、極
めて大きな面積を専用していたのに対し、本発明の方法
を用いた場合には長さ37.54mとなり、専用面積が
約174に縮小された。また、50〜500Ωの抵抗は
、従来と同じシート抵抗で形成しているため、バラツキ
の増加も見られなかった。
形成した高抵抗体のシート抵抗は850Ω/。、専用に
注入した低抵抗体のそれは200Ω/。であった、従来
の1種類のシート抵抗10にΩの抵抗を形成した場合、
幅を3μsとすると136μsの長さを必要とし、極
めて大きな面積を専用していたのに対し、本発明の方法
を用いた場合には長さ37.54mとなり、専用面積が
約174に縮小された。また、50〜500Ωの抵抗は
、従来と同じシート抵抗で形成しているため、バラツキ
の増加も見られなかった。
一方高抵抗層を形成する方法として、FETの動作層を
形成する際に同時にイオン注入により形成することが考
えられる。しかしながら、GaAsの表面には表面準位
が非常に多く存在する。このため、FETの動作層のよ
うに注入層が浅くかつ法度が低い場合には、この表面準
位の影響を大きく受け、その抵抗値が大きくばらついて
しまう0例えば今回の実施例で用いた動作層を抵抗を形
成した場合、その抵抗値は1700Ω±300Ω(約1
8%)の間でバラついていた。これに対しLDDの中間
濃度層で形成した抵抗のバラツキは800Ω±50Ω(
6,2%)と、非常に小さくなった。これは、動作層に
比べて高濃度であるため1表面準位の影響を受けなくな
ったためと考えられる。
形成する際に同時にイオン注入により形成することが考
えられる。しかしながら、GaAsの表面には表面準位
が非常に多く存在する。このため、FETの動作層のよ
うに注入層が浅くかつ法度が低い場合には、この表面準
位の影響を大きく受け、その抵抗値が大きくばらついて
しまう0例えば今回の実施例で用いた動作層を抵抗を形
成した場合、その抵抗値は1700Ω±300Ω(約1
8%)の間でバラついていた。これに対しLDDの中間
濃度層で形成した抵抗のバラツキは800Ω±50Ω(
6,2%)と、非常に小さくなった。これは、動作層に
比べて高濃度であるため1表面準位の影響を受けなくな
ったためと考えられる。
尚、本発明は上記実施例に限ることなく、その主旨は逸
脱しない範囲内で種々変形して実施することができる。
脱しない範囲内で種々変形して実施することができる。
以上のように本発明の方法によれば、抵抗値のバラツキ
を小さく抑えながら、工程数を増やすことなく2種類の
抵抗が形成できるため、高集積化に極めて有利となる。
を小さく抑えながら、工程数を増やすことなく2種類の
抵抗が形成できるため、高集積化に極めて有利となる。
第1図は本発明の詳細な説明するための段面構造図、第
2図は本発明の詳細な説明するための平面図、第3図は
5CFLによる入力回路の回路図である。 1・・・GaAs基板、 2・・・FETの動
作層、3・・・ゲート電極。 代理人 弁理士 則 近 憲 佑 同 松山光之 第1図 図
2図は本発明の詳細な説明するための平面図、第3図は
5CFLによる入力回路の回路図である。 1・・・GaAs基板、 2・・・FETの動
作層、3・・・ゲート電極。 代理人 弁理士 則 近 憲 佑 同 松山光之 第1図 図
Claims (2)
- (1)少なくとも2段階以上の温度分布を持つソース・
ドレイン領域を有するFETを用いてGaAs集積回路
を構成するにあたり、前記ソース・ドレイン領域の少な
くとも1種類を形成する工程と同時に集積回路内で使用
する抵抗体を形成することを特徴とする半導体集積回路
の製造方法。 - (2)前記ソース・ドレイン領域の内、低温度・高抵抗
領域を形成する工程と同時に、前記回路内抵抗の内高い
抵抗値を持つ抵抗体を形成することを特徴とする請求項
1記載の半導体集積回路の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15689888A JPH027552A (ja) | 1988-06-27 | 1988-06-27 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15689888A JPH027552A (ja) | 1988-06-27 | 1988-06-27 | 半導体集積回路の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH027552A true JPH027552A (ja) | 1990-01-11 |
Family
ID=15637806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15689888A Pending JPH027552A (ja) | 1988-06-27 | 1988-06-27 | 半導体集積回路の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH027552A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04257892A (ja) * | 1991-02-13 | 1992-09-14 | Stanley Electric Co Ltd | アクティブマトリクスlcd装置のビデオ信号駆動回路 |
US5335068A (en) * | 1990-10-02 | 1994-08-02 | Ikegami Tsushinki Co., Ltd. | Gamma compensating circuit method and apparatus of a color TV camera |
US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
US8254595B2 (en) | 2008-03-25 | 2012-08-28 | Qualcomm Incorporated | System and method of companding an input signal of an energy detecting receiver |
US11233226B2 (en) | 2012-12-27 | 2022-01-25 | Kateeva, Inc. | Nozzle-droplet combination techniques to deposit fluids in substrate locations within precise tolerances |
-
1988
- 1988-06-27 JP JP15689888A patent/JPH027552A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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