JPH027552A

JPH027552A - 半導体集積回路の製造方法

Info

Publication number: JPH027552A
Application number: JP15689888A
Authority: JP
Inventors: Toshiyuki Terada; 俊幸寺田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-27
Filing date: 1988-06-27
Publication date: 1990-01-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、基板に半絶縁性ＧａＡｓを用いた半導体集積
回路の製造方法に関する。

（従来の技術）ＧａＡｓデジタル集積回路においては種々の基本回路が
使用されているが、なかでも５ＣＦＬ　（Ｓｏｕｒｃｅ
Ｃｏｕｐ１２ｅｄ　ＦＥＴ　Ｌｏｇｉｃ）回路は大きな
電流駆動能力とＦＥＴの閾値偏差に対する許容範囲が広
いことから、回路向けの基本回路として本命視されてい
る。

５ＣＦＬ回路においては、負荷として抵抗を用い、この
抵抗は一般に半絶縁性ＧａＡｓ基板へのイオン注入によ
り形成される。しかしながら、集積回路においては種々
の抵抗値を持つ抵抗体を使用する。

この例を第３図に示す。第３図は５ＣＦＬによる入力回
路を示したものであるが、入力信号（ＩＮ）の他に相補
信号（ＩＮ）の入力端子を備えており、相補入力とする
ことで動作マージンを広げることが可能なように設計し
である。ＲｅｆはＩＮを使用しない場合の基準信号であ
り、　ここではＶｏｎ　　１．３Ｖとしているａ　ＶＤ
Ｄは接地線、ＶＳＳは電源線で−５，２ｖを標準として
いる。

ここで、レベルシフト段及びスイッチング段で用いてい
る抵抗Ｒ５〜Ｒ１２は、５０〜５００Ω程度の値である
、一方、Ｒ１，Ｒ２はＩＮ端子がオープンの場合に内部
で自己発振を生じないための電位固定用の抵抗、Ｒ３は
これとＩＮ端子のアイソレーション用抵抗。

またＲ４はＩＮに相補信号を入力して使用する場合のＲ
ｅｆとのアイソレーション用抵抗であり、　それぞれ５
〜１０にΩという値を必要とする。　このように集積回
路内における抵抗は様々な値を必要とする。

これらの抵抗を１種類のシート抵抗値をもつ抵散層（イ
オン注入層）で実現しようとすると、例えば抵抗の最小
線幅を３μ口、シート抵抗を２００Ω／。

とじた場合には、５００Ωの抵抗を形成するには長さを
７．５μｍとすればよいが、１０にΩの抵抗を形成する
には１５０μｍの長さが必要とする。逆にイオン注入層
のシート抵抗を高く設定した場合には、小さい抵抗を実
現する際に抵抗体の長さが極めて小さくなり、パターン
形成時の寸法バラツキの影響が大きくなり、抵抗値がば
らついてしまう。また、長さ７幅の比が小さくなり、コ
ンタクト抵抗の影響が相対的に大きくなる一方それぞれ
の抵抗に対して別々のシート抵抗を持つ注入層を形成す
る方法では、リソグラフィ・イオン注入等の工程を必要
とし、製造プロセスが複雑になるとともに製造工期の増
大、歩留りの低下を招く要因となる。

（発明が解決しようとする課題）以上述べた様に、イオン注入により抵抗を形成する際に
は種々の制約がある。これを要約すると。

（１）抵抗体の線幅及び長さの最小寸法は、パターン形
成時のバラツキの抵抗値に大きな影響を及ぼさないよう
に設定する。

■　コンタクト抵抗の影響が大きくならないように、抵
抗体の長さ７幅の比をある程度大きく設定する。

これらの制約を守りつつ、抵抗値の大きく異なる抵抗を
同時に形成しようとした場合には、抵抗値の高いパター
ンが長くなり、大きな面積を専有し、高集積化に際して
大きな障害となる。

〔発明の構成〕

（課題を解決するための手段）本発明は上記問題に鑑みなされたもので、ＬＤＤ（Ｌｉ
ｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）と呼ばれるＦＥ
Ｔ構造を形成する際の中間層を形成するイオン注入工程
で、同時にある一定抵抗値以上の回路抵抗を形成するこ
とを特徴とする。

（作　　用）本発明によれば、イオン注入工程を増すことなく異なる
２種類の抵抗を形成できるため、余分な工程を追加する
ことなく高抵抗パターンの大きさを縮小することが可能
で高集積化する場合に極めて有利となる。

（実　施　例）以下に本発明の実施例を、図面を用いて詳細に説する。

第１図は、本発明の製造工程における断面構造図、第２
図は同じく平面図である。各々の図の（ａ）（ｂ）・・
・は各工程毎に対応している。

半絶縁性ＧａＡｓ基板（０表面に第１図（ａ）及び第２
図（ａ）に示すようにＦＥＴの動作層■が形成され、そ
の上部に耐熱性金属である窒素タングステン（ＷＮ）か
らなるゲート電極（３）が形成されている。

ＦＥＴのソース・ドレイン領域及び高抵抗部分に開口を
有するレジストパターン（１０）を形成し。

ＬＤＤ構造の中間濃度層を形成するためのイオン注入を
行う。このときＦＥＴのソース・ドレイン領域にはゲー
ト電極■に自己整合的に中間濃度層（４−１，４−２）
が形成されるとともに、第１図（ｂ）及び第２図（ｂ）
に示すように、抵抗体（４−、）が形成される。なお、
イオン注入条件は、Ｓｉイオンを加速電圧５０ｋｅＶ、
注入量７　Ｘ　１０”ｃｍ−”とした。

引き続き、絶縁膜を堆積した後に異方性をエツチングを
施し、ゲート電極■の両脇にサイドウオール（５−１，
５−２）を形成する。これをマスクとしてソース・ドレ
イン高濃度領域（６−１，６−２）を第１図（ｃ）及び
第２図（ｃ）に示すように、イオン注入により形成し、
ＬＤＤ構造ＦＥＴを完成させる。

次に低抵抗体部分に開口を有するレジストパターンをマ
スクに抵抗形成用のイオン注入を行い、第１図（ｄ）及
び第２図（ｄ）に示すように抵抗体■を形成する。なお
、抵抗形成用の注入は加速電圧１５０ｋｅＶ、注入量Ｉ
　Ｘ　１０”ｃｍ−”で行った。

最後に、第１図（ｅ）に示すように、（８−１−ｓ−２
゜８−、、８−、、８−、）を形成し、この後配線を施
してＧａＡｓ集積回路が完成する。

なお本実施例においては、ソース・ドレイン高濃度領域
（６−ｘ　ｔ　ｆｉ−、）と抵抗体部分の注入を別個に
行ったが、両者の抵抗値がほぼ等しくすることが可能で
あれば、同時にイオン注入を行ってもよい。

本発明の実施例において、ＬＤＤ構造の中間層と同時に
形成した高抵抗体のシート抵抗は８５０Ω／。、専用に
注入した低抵抗体のそれは２００Ω／。であった、従来
の１種類のシート抵抗１０にΩの抵抗を形成した場合、
　幅を３μｓとすると１３６μｓの長さを必要とし、極
めて大きな面積を専用していたのに対し、本発明の方法
を用いた場合には長さ３７．５４ｍとなり、専用面積が
約１７４に縮小された。また、５０〜５００Ωの抵抗は
、従来と同じシート抵抗で形成しているため、バラツキ
の増加も見られなかった。

一方高抵抗層を形成する方法として、ＦＥＴの動作層を
形成する際に同時にイオン注入により形成することが考
えられる。しかしながら、ＧａＡｓの表面には表面準位
が非常に多く存在する。このため、ＦＥＴの動作層のよ
うに注入層が浅くかつ法度が低い場合には、この表面準
位の影響を大きく受け、その抵抗値が大きくばらついて
しまう０例えば今回の実施例で用いた動作層を抵抗を形
成した場合、その抵抗値は１７００Ω±３００Ω（約１
８％）の間でバラついていた。これに対しＬＤＤの中間
濃度層で形成した抵抗のバラツキは８００Ω±５０Ω（
６，２％）と、非常に小さくなった。これは、動作層に
比べて高濃度であるため１表面準位の影響を受けなくな
ったためと考えられる。

尚、本発明は上記実施例に限ることなく、その主旨は逸
脱しない範囲内で種々変形して実施することができる。

〔発明の効果〕

以上のように本発明の方法によれば、抵抗値のバラツキ
を小さく抑えながら、工程数を増やすことなく２種類の
抵抗が形成できるため、高集積化に極めて有利となる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するための段面構造図、第
２図は本発明の詳細な説明するための平面図、第３図は
５ＣＦＬによる入力回路の回路図である。１・・・ＧａＡｓ基板、　　　　　２・・・ＦＥＴの動
作層、３・・・ゲート電極。代理人　弁理士　則　近　憲　佑同　　松山光之第１図図

Claims

【特許請求の範囲】

（１）少なくとも２段階以上の温度分布を持つソース・
ドレイン領域を有するＦＥＴを用いてＧａＡｓ集積回路
を構成するにあたり、前記ソース・ドレイン領域の少な
くとも１種類を形成する工程と同時に集積回路内で使用
する抵抗体を形成することを特徴とする半導体集積回路
の製造方法。
（２）前記ソース・ドレイン領域の内、低温度・高抵抗
領域を形成する工程と同時に、前記回路内抵抗の内高い
抵抗値を持つ抵抗体を形成することを特徴とする請求項
１記載の半導体集積回路の製造方法。