JP2692590B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にチタンシリサイド膜を用いた低抵
抗配線もしくは電極とその形成方法に関する。
製造方法に関し、特にチタンシリサイド膜を用いた低抵
抗配線もしくは電極とその形成方法に関する。
【０００２】
【従来の技術】チタンシリサイド膜を用いた配線もしく
は電極を有する半導体装置とその製造方法について、ま
ずＭＯＳトランジスタのゲート電極（ＤＲＡＭのメモリ
アレーなどではワード線を兼ねている）を例にあげて説
明する。
は電極を有する半導体装置とその製造方法について、ま
ずＭＯＳトランジスタのゲート電極（ＤＲＡＭのメモリ
アレーなどではワード線を兼ねている）を例にあげて説
明する。
【０００３】図４（ａ）に示すように、例えばＰ型のシ
リコン基板４００上に厚さ５００ｎｍのフィールド酸化
膜４０１を形成して区画された素子形成領域に厚さ８ｎ
ｍのゲート酸化膜４０２を形成し、次に、全面にリンが
ドープされた厚さ５０ｎｍの多結晶シリコン膜４０３を
形成する。
リコン基板４００上に厚さ５００ｎｍのフィールド酸化
膜４０１を形成して区画された素子形成領域に厚さ８ｎ
ｍのゲート酸化膜４０２を形成し、次に、全面にリンが
ドープされた厚さ５０ｎｍの多結晶シリコン膜４０３を
形成する。
【０００４】次に、図４（ｂ）に示すように、多結晶シ
リコン膜４０３上に厚さ１００ｎｍのチタンシリサイド
膜４０５をチタンシリサイド合金ターゲットを用いたス
パッタ法により形成する。チタンシリサイド膜４０４は
ゲート電極を低抵抗化するための主導電膜である。
リコン膜４０３上に厚さ１００ｎｍのチタンシリサイド
膜４０５をチタンシリサイド合金ターゲットを用いたス
パッタ法により形成する。チタンシリサイド膜４０４は
ゲート電極を低抵抗化するための主導電膜である。
【０００５】次に、図４（ｃ）に示すように、フォトリ
ソグラフィー技術及びドライエッチング技術を用いてパ
ターニングすることにより所望の位置にチタンシリサイ
ド膜４０４及び多結晶シリコン膜４０３により構成され
るゲート電極４０６を形成する。次に、Ｎ型不純物拡散
層４０７−１，４０７−２を形成するためのイオン注入
を行なう。
ソグラフィー技術及びドライエッチング技術を用いてパ
ターニングすることにより所望の位置にチタンシリサイ
ド膜４０４及び多結晶シリコン膜４０３により構成され
るゲート電極４０６を形成する。次に、Ｎ型不純物拡散
層４０７−１，４０７−２を形成するためのイオン注入
を行なう。
【０００６】集積回路では、更に図４（ｄ）に示すよう
に、層間絶縁膜４０８を形成し、ゲート電極４０６また
はそれを延長したゲート電極配線（メモリのワード線な
ど）に達する接続孔４０９を設け、タングステンプラグ
４１０を設け、Ａｌ−Ｓｉ−Ｃｕ膜などからなる上層配
線４１１を形成する。
に、層間絶縁膜４０８を形成し、ゲート電極４０６また
はそれを延長したゲート電極配線（メモリのワード線な
ど）に達する接続孔４０９を設け、タングステンプラグ
４１０を設け、Ａｌ−Ｓｉ−Ｃｕ膜などからなる上層配
線４１１を形成する。
【０００７】このような構造のゲート電極では、例え
ば、Ｎ型不純物拡散層４０７−１，４０７−２を形成す
るための活性化処理（８５０〜１０００℃）などの高温
熱処理工程において多結晶シリコン膜とチタンシリサイ
ド膜との間で、チタン、シリコン及び多結晶シリコン膜
中のドーパントであるリンの相互拡散を生じるため、安
定した電気的特性を得ることが難しい。例えば、Ｔｉが
ゲート酸化膜に達すると耐圧が劣化するし、Ｓｉがチタ
ンシリサイド膜中に拡散してＳｉ結晶粒が生じると配線
抵抗が大きくなる。また、接続孔４０９を形成するとき
のドライエッチング（例えばＣＦ4 やＣＨＦ3 を使用）
でチタンシリサイド膜４０５もエッチングされる。図示
した接続孔４０９より深い接続孔（例えばＮ型不純物拡
散層に達するコンタクト孔）を同時に形成する場合は特
に問題となる。そのような場合はまた、Ｎ型不純物拡散
層表面の自然酸化膜を除去するための希フッ酸処理によ
り接続孔４０９部でチタンシリサイド膜４０５にサイド
エッチが入るという問題もある。このエッチングに伴な
う問題は、チタンシリサイド膜からなる単層配線におい
てもおこる。
ば、Ｎ型不純物拡散層４０７−１，４０７−２を形成す
るための活性化処理（８５０〜１０００℃）などの高温
熱処理工程において多結晶シリコン膜とチタンシリサイ
ド膜との間で、チタン、シリコン及び多結晶シリコン膜
中のドーパントであるリンの相互拡散を生じるため、安
定した電気的特性を得ることが難しい。例えば、Ｔｉが
ゲート酸化膜に達すると耐圧が劣化するし、Ｓｉがチタ
ンシリサイド膜中に拡散してＳｉ結晶粒が生じると配線
抵抗が大きくなる。また、接続孔４０９を形成するとき
のドライエッチング（例えばＣＦ4 やＣＨＦ3 を使用）
でチタンシリサイド膜４０５もエッチングされる。図示
した接続孔４０９より深い接続孔（例えばＮ型不純物拡
散層に達するコンタクト孔）を同時に形成する場合は特
に問題となる。そのような場合はまた、Ｎ型不純物拡散
層表面の自然酸化膜を除去するための希フッ酸処理によ
り接続孔４０９部でチタンシリサイド膜４０５にサイド
エッチが入るという問題もある。このエッチングに伴な
う問題は、チタンシリサイド膜からなる単層配線におい
てもおこる。
【０００８】前述の相互拡散を防止する手法について次
に説明する。
に説明する。
【０００９】まず、図５（ａ）に示すように、例えばＰ
型のシリコン基板５００上に厚さ５００ｎｍのフィール
ド酸化膜５０１を形成して区画された素子形成領域に厚
さ８ｎｍのゲート酸化膜５０２を形成し、全面にリンが
ドープされた厚さ５０ｎｍの多結晶シリコン膜５０３を
形成する。
型のシリコン基板５００上に厚さ５００ｎｍのフィール
ド酸化膜５０１を形成して区画された素子形成領域に厚
さ８ｎｍのゲート酸化膜５０２を形成し、全面にリンが
ドープされた厚さ５０ｎｍの多結晶シリコン膜５０３を
形成する。
【００１０】次に、図５（ｂ）に示すように、多結晶シ
リコン膜５０３上にチタンターゲットを用いた反応性ス
パッタ法を用いて厚さ５０ｎｍの窒化チタン膜５１２を
形成し、続いて窒化チタン膜５１２上に厚さ１００ｎｍ
のチタンシリサイド膜５０５をチタンシリサイド合金タ
ーゲットを用いたスパッタ法により形成する。窒化チタ
ン膜５１２は、多結晶シリコン膜５０３とチタンシリサ
イド膜５０５の間において、チタン、シリコン及び多結
晶シリコン膜中のドーパントであるリンの相互拡散を抑
制し安定した電気的特性を得るために設けられたバリア
層である。チタンシリサイド膜５０５はゲート電極を低
抵抗化するための主導電膜である。
リコン膜５０３上にチタンターゲットを用いた反応性ス
パッタ法を用いて厚さ５０ｎｍの窒化チタン膜５１２を
形成し、続いて窒化チタン膜５１２上に厚さ１００ｎｍ
のチタンシリサイド膜５０５をチタンシリサイド合金タ
ーゲットを用いたスパッタ法により形成する。窒化チタ
ン膜５１２は、多結晶シリコン膜５０３とチタンシリサ
イド膜５０５の間において、チタン、シリコン及び多結
晶シリコン膜中のドーパントであるリンの相互拡散を抑
制し安定した電気的特性を得るために設けられたバリア
層である。チタンシリサイド膜５０５はゲート電極を低
抵抗化するための主導電膜である。
【００１１】次に、図５（ｃ）に示すように、フォトリ
ソグラフィー技術及びドライエッチング技術を用いてパ
ターニングすることにより、所望の位置にチタンシリサ
イド膜５０５、窒化チタン膜５１２及び多結晶シリコン
膜５０３により構成されるゲート電極５０６を形成す
る。
ソグラフィー技術及びドライエッチング技術を用いてパ
ターニングすることにより、所望の位置にチタンシリサ
イド膜５０５、窒化チタン膜５１２及び多結晶シリコン
膜５０３により構成されるゲート電極５０６を形成す
る。
【００１２】次に、図５（ｄ）に示すように、層間絶縁
膜５０８を形成し、接続孔５０９、タングステンプラグ
５１０および上層配線を形成する。
膜５０８を形成し、接続孔５０９、タングステンプラグ
５１０および上層配線を形成する。
【００１３】この手法により相互拡散は防止されるが、
接続孔形成に伴う前述の問題は解決されない。また、チ
タンターゲットとチタンシリサイド合金ターゲットの２
種類のターゲットを必要とするので工程が複雑になる。
この後者は、バリア層を有するコンタクト電極の形成に
おいても同様に問題となる。
接続孔形成に伴う前述の問題は解決されない。また、チ
タンターゲットとチタンシリサイド合金ターゲットの２
種類のターゲットを必要とするので工程が複雑になる。
この後者は、バリア層を有するコンタクト電極の形成に
おいても同様に問題となる。
【００１４】すなわち、図６（ａ）に示すように、例え
ばＰ型のシリコン基板６００の表面にフィールド酸化膜
６０１を形成して素子形成領域を区画し、ゲート酸化膜
６０２を形成し、図示しないゲート電極を形成し、ソー
ス・ドレイン領域（Ｎ型不純物拡散層６０７）を形成
し、層間絶縁膜６０８を形成し、コンタクト用の接続孔
６０９を形成する。次に、チタンシリサイド合金ターゲ
ットを用いたスパッタ法により、図６（ｂ）に示すよう
に、厚さ５０ｎｍのチタンシリサイド膜６０５を形成
し、次にチタンターゲットを用いたスパッタ法により厚
さ５０ｎｍの窒化チタン膜６１２を形成する。
ばＰ型のシリコン基板６００の表面にフィールド酸化膜
６０１を形成して素子形成領域を区画し、ゲート酸化膜
６０２を形成し、図示しないゲート電極を形成し、ソー
ス・ドレイン領域（Ｎ型不純物拡散層６０７）を形成
し、層間絶縁膜６０８を形成し、コンタクト用の接続孔
６０９を形成する。次に、チタンシリサイド合金ターゲ
ットを用いたスパッタ法により、図６（ｂ）に示すよう
に、厚さ５０ｎｍのチタンシリサイド膜６０５を形成
し、次にチタンターゲットを用いたスパッタ法により厚
さ５０ｎｍの窒化チタン膜６１２を形成する。
【００１５】次に、図６（ｃ）に示すように、タングス
テン膜を堆積しエッチバックを行なってタングステンプ
ラグ６１０を形成し、上層配線６１１を形成する。
テン膜を堆積しエッチバックを行なってタングステンプ
ラグ６１０を形成し、上層配線６１１を形成する。
【００１６】バリア層としての窒化チタン膜はＴｉＮy
（ｙは１前後）なる組成を有しているが、酸化し易い。
従ってチタンシリサイド膜と窒化チタン膜とを有する配
線もしくは電極の側面に露出している窒化チタン膜が特
にＣＶＤ法による酸化シリコン膜の形成時などに酸化さ
れるので再現性が悪いもしくは成長温度などに制限を受
け工程適合性に難点があるという問題がある。
（ｙは１前後）なる組成を有しているが、酸化し易い。
従ってチタンシリサイド膜と窒化チタン膜とを有する配
線もしくは電極の側面に露出している窒化チタン膜が特
にＣＶＤ法による酸化シリコン膜の形成時などに酸化さ
れるので再現性が悪いもしくは成長温度などに制限を受
け工程適合性に難点があるという問題がある。
【００１７】
【発明が解決しようとする課題】上述したようにチタン
シリサイド膜を用いた配線もしくは電極には次のような
問題点がある。
シリサイド膜を用いた配線もしくは電極には次のような
問題点がある。
【００１８】これらの配線もしくは電極の最上層にチタ
ンシリサイド膜を有しているものでは、上層配線との接
続孔を形成する場合にエッチングされ特に希フッ酸処理
でサイドエッチが入り半導体装置の信頼性が損なわれる
恐れがある。
ンシリサイド膜を有しているものでは、上層配線との接
続孔を形成する場合にエッチングされ特に希フッ酸処理
でサイドエッチが入り半導体装置の信頼性が損なわれる
恐れがある。
【００１９】またバリア層としての窒化チタン膜を併用
するものは酸化シリコン膜などの形成時に酸化されるの
で工程適合性に難点があり、更に製造時に２種類のスパ
ッタ用ターゲットを必要とするので工程が複雑になると
いう問題がある。
するものは酸化シリコン膜などの形成時に酸化されるの
で工程適合性に難点があり、更に製造時に２種類のスパ
ッタ用ターゲットを必要とするので工程が複雑になると
いう問題がある。
【００２０】本発明の目的は製造時に不可欠なエッチン
グ工程で信頼性の損なわれる恐れのない、チタンシリサ
イド膜を構成要素として含む配線もしくは電極を有する
半導体装置およびその製造方法を提供することにある。
グ工程で信頼性の損なわれる恐れのない、チタンシリサ
イド膜を構成要素として含む配線もしくは電極を有する
半導体装置およびその製造方法を提供することにある。
【００２１】本発明の他の目的は工程適合性に難点がな
く容易に形成可能な、チタンシリサイド膜と併用される
バリア膜とその形成方法を提供することにある。
く容易に形成可能な、チタンシリサイド膜と併用される
バリア膜とその形成方法を提供することにある。
【００２２】
【課題を解決するための手段】本発明第１の半導体装置
は、半導体基板上の所定の絶縁膜を選択的に被覆するチ
タンシリサイド膜および前記チタンシリサイド膜に積層
された窒化チタンシリサイド膜からなる配線もしくは電
極を有するというものである。
は、半導体基板上の所定の絶縁膜を選択的に被覆するチ
タンシリサイド膜および前記チタンシリサイド膜に積層
された窒化チタンシリサイド膜からなる配線もしくは電
極を有するというものである。
【００２３】本発明第１の半導体装置の製造方法は、半
導体基板上の所定の絶縁膜を被覆して、チタンシリサイ
ド合金ターゲットを用いたスパッタ法および反応性スパ
ッタ法によりそれぞれチタンシリサイド膜および窒化チ
タンシリサイド膜を順次に堆積しパターニングして配線
もしくは電極を形成する工程を有するというものであ
る。
導体基板上の所定の絶縁膜を被覆して、チタンシリサイ
ド合金ターゲットを用いたスパッタ法および反応性スパ
ッタ法によりそれぞれチタンシリサイド膜および窒化チ
タンシリサイド膜を順次に堆積しパターニングして配線
もしくは電極を形成する工程を有するというものであ
る。
【００２４】本発明第２の半導体装置は、半導体基板上
の所定の絶縁膜を選択的に被覆し、所定の不純物がドー
ピングされた多結晶シリコン膜、前記多結晶シリコン膜
に積層された窒化チタンシリサイド膜および前記窒化チ
タンシリサイド膜に積層されたチタンシリサイド膜から
なる配線もしくは電極を有するというものである。
の所定の絶縁膜を選択的に被覆し、所定の不純物がドー
ピングされた多結晶シリコン膜、前記多結晶シリコン膜
に積層された窒化チタンシリサイド膜および前記窒化チ
タンシリサイド膜に積層されたチタンシリサイド膜から
なる配線もしくは電極を有するというものである。
【００２５】本発明第２の半導体装置の製造方法は、半
導体基板上の所定の絶縁膜を被覆して、所定の不純物が
ドーピングされた多結晶シリコン膜を形成した後チタン
シリサイド合金ターゲットを用いた反応性スパッタ法お
よびスパッタ法によりそれぞれ窒化チタンシリサイド膜
およびチタンシリサイド膜を順次に堆積しパターニング
して配線もしくは電極を形成する工程を有するというも
のである。
導体基板上の所定の絶縁膜を被覆して、所定の不純物が
ドーピングされた多結晶シリコン膜を形成した後チタン
シリサイド合金ターゲットを用いた反応性スパッタ法お
よびスパッタ法によりそれぞれ窒化チタンシリサイド膜
およびチタンシリサイド膜を順次に堆積しパターニング
して配線もしくは電極を形成する工程を有するというも
のである。
【００２６】本発明第３の半導体装置は、半導体基板上
の所定の絶縁膜を選択的に被覆し、所定の不純物がドー
ピングされた多結晶ポリシリコン膜、前記多結晶シリコ
ン膜に積層された第１の窒化チタンシリサイド膜、前記
第１の窒化チタンシリサイド膜に積層されたチタンシリ
サイド膜および前記チタンシリサイド膜に積層された第
２の窒化チタンシリサイド膜からなる配線もしくは電極
を有するというものである。
の所定の絶縁膜を選択的に被覆し、所定の不純物がドー
ピングされた多結晶ポリシリコン膜、前記多結晶シリコ
ン膜に積層された第１の窒化チタンシリサイド膜、前記
第１の窒化チタンシリサイド膜に積層されたチタンシリ
サイド膜および前記チタンシリサイド膜に積層された第
２の窒化チタンシリサイド膜からなる配線もしくは電極
を有するというものである。
【００２７】本発明第３の半導体装置の製造方法は、半
導体基板の所定の絶縁膜を被覆して、所定の不純物がド
ーピングされた多結晶シリコン膜を形成した後、チタン
シリサイド合金ターゲットを用いた反応性スパッタ法、
スパッタ法および反応性スパッタ法によりそれぞれ第１
の窒化チタンシリサイド膜、チタンシリサイド膜および
第２の窒化チタンシリサイド膜を順次に堆積しパターニ
ングして配線もしくは電極を形成する工程を有するとい
うものである。
導体基板の所定の絶縁膜を被覆して、所定の不純物がド
ーピングされた多結晶シリコン膜を形成した後、チタン
シリサイド合金ターゲットを用いた反応性スパッタ法、
スパッタ法および反応性スパッタ法によりそれぞれ第１
の窒化チタンシリサイド膜、チタンシリサイド膜および
第２の窒化チタンシリサイド膜を順次に堆積しパターニ
ングして配線もしくは電極を形成する工程を有するとい
うものである。
【００２８】本発明第４の半導体装置は、半導体基板上
の所定の絶縁膜を貫通して設けられ前記半導体基板の表
面部に形成された不純物拡散層に達する接続孔と、前記
接続孔部で前記不純物拡散層に接触するチタンシリサイ
ド膜と、前記チタンシリサイド膜に接触する窒化チタン
シリサイド膜と、前記窒化チタンシリサイド膜に接触す
る導電膜とを有するというものである。
の所定の絶縁膜を貫通して設けられ前記半導体基板の表
面部に形成された不純物拡散層に達する接続孔と、前記
接続孔部で前記不純物拡散層に接触するチタンシリサイ
ド膜と、前記チタンシリサイド膜に接触する窒化チタン
シリサイド膜と、前記窒化チタンシリサイド膜に接触す
る導電膜とを有するというものである。
【００２９】本発明第４の半導体装置の製造方法は、半
導体基板上の所定の絶縁膜を貫通し、前記半導体基板の
表面部に形成された不純物拡散層に達する接続孔を形成
する工程と、チタンシリサイド合金ターゲットを用いた
スパッタ法および反応性スパッタ法によりそれぞれチタ
ンシリサイド膜および窒化チタンシリサイド膜を順次に
堆積する工程と、導電膜を堆積する工程とを有するとい
うものである。
導体基板上の所定の絶縁膜を貫通し、前記半導体基板の
表面部に形成された不純物拡散層に達する接続孔を形成
する工程と、チタンシリサイド合金ターゲットを用いた
スパッタ法および反応性スパッタ法によりそれぞれチタ
ンシリサイド膜および窒化チタンシリサイド膜を順次に
堆積する工程と、導電膜を堆積する工程とを有するとい
うものである。
【００３０】
【作用】配線もしくは電極の最上層の窒化チタンシリサ
イド膜はその下のチタンシリサイド膜がエッチングされ
るのを防止する保護層である。またチタンシリサイド膜
と多結晶シリコン膜またはその他の導電膜との間に設け
られた窒化チタンシリサイド膜はバリア層である。窒化
チタンシリサイド膜は窒化チタンより酸化され難く、ま
たチタンシリサイド合金ターゲットを用いて反応性スパ
ッタ法で形成でき工程が簡略になる。
イド膜はその下のチタンシリサイド膜がエッチングされ
るのを防止する保護層である。またチタンシリサイド膜
と多結晶シリコン膜またはその他の導電膜との間に設け
られた窒化チタンシリサイド膜はバリア層である。窒化
チタンシリサイド膜は窒化チタンより酸化され難く、ま
たチタンシリサイド合金ターゲットを用いて反応性スパ
ッタ法で形成でき工程が簡略になる。
【００３１】
【実施例】次に本発明の第１の実施例について図面を参
照して説明する。
照して説明する。
【００３２】まず、図１（ａ）に示すように、例えばＰ
型のシリコン基板１００上に厚さ５００ｎｍのフィール
ド酸化膜１０１を形成して区画された素子形成領域に厚
さ８ｎｍのゲート酸化膜１０２を形成し、全面にリンが
ドープされた厚さ５０ｎｍの多結晶シリコン膜１０３を
形成する。
型のシリコン基板１００上に厚さ５００ｎｍのフィール
ド酸化膜１０１を形成して区画された素子形成領域に厚
さ８ｎｍのゲート酸化膜１０２を形成し、全面にリンが
ドープされた厚さ５０ｎｍの多結晶シリコン膜１０３を
形成する。
【００３３】次に図１（ｂ）に示すように、多結晶シリ
コン膜１０３上にＴｉＳｉx （ｘ＝２〜３）からなるチ
タンシリサイド合金ターゲットを用いた反応性スパッタ
法により、窒素とアルゴンの流量比が０．１〜２、圧力
０．２７〜０．６７Ｐａ、パワー１〜４ｋＷ、基板温度
２５〜５００℃の条件の下で厚さ５０ｎｍの窒化チタン
シリサイド膜１０４を形成する。続いて、窒化チタンシ
リサイド膜１０４上にチタンシリサイド合金ターゲット
を用いたスパッタ法により、すなわち、同一チャンバ内
で、窒素とアルゴンの供給を止めて排気したのち再びア
ルゴンを導入して圧力０．２７〜０．６７Ｐａ、パワー
１〜４ｋＷ、基板温度２５〜５００℃の条件の下で厚さ
５０ｎｍのチタンシリサイド膜１０５を形成する。
コン膜１０３上にＴｉＳｉx （ｘ＝２〜３）からなるチ
タンシリサイド合金ターゲットを用いた反応性スパッタ
法により、窒素とアルゴンの流量比が０．１〜２、圧力
０．２７〜０．６７Ｐａ、パワー１〜４ｋＷ、基板温度
２５〜５００℃の条件の下で厚さ５０ｎｍの窒化チタン
シリサイド膜１０４を形成する。続いて、窒化チタンシ
リサイド膜１０４上にチタンシリサイド合金ターゲット
を用いたスパッタ法により、すなわち、同一チャンバ内
で、窒素とアルゴンの供給を止めて排気したのち再びア
ルゴンを導入して圧力０．２７〜０．６７Ｐａ、パワー
１〜４ｋＷ、基板温度２５〜５００℃の条件の下で厚さ
５０ｎｍのチタンシリサイド膜１０５を形成する。
【００３４】窒化チタンシリサイド膜１０４は、多結晶
シリコン膜１０３とチタンシリサイド膜１０５の間にお
いて、チタン、シリコン及び多結晶シリコン膜１０３中
のドーパントであるリンの相互拡散を抑制し安定した電
気的特性を得るために設けられたバリア層である。チタ
ンシリサイド膜１０５はゲート電極を低抵抗化するため
の主導電膜である。
シリコン膜１０３とチタンシリサイド膜１０５の間にお
いて、チタン、シリコン及び多結晶シリコン膜１０３中
のドーパントであるリンの相互拡散を抑制し安定した電
気的特性を得るために設けられたバリア層である。チタ
ンシリサイド膜１０５はゲート電極を低抵抗化するため
の主導電膜である。
【００３５】次に図１（ｃ）に示すように、フォトリソ
グラフィー技術及びＨＢｒとＢＣｌ3 の混合ガスを用い
たドライエッチング技術を用いてパターニングし所望の
位置にチタンシリサイド層１０５、窒化チタンシリサイ
ド膜１０４及び多結晶シリコン膜１０３より構成される
ゲート電極１０６（ＤＲＡＭのメモリアレーなどではワ
ード線を兼ねる。以下同様。）を形成する。次に、Ｎ型
不純物拡散層１０７−１，１０７−２を形成するための
イオン注入を行なう。
グラフィー技術及びＨＢｒとＢＣｌ3 の混合ガスを用い
たドライエッチング技術を用いてパターニングし所望の
位置にチタンシリサイド層１０５、窒化チタンシリサイ
ド膜１０４及び多結晶シリコン膜１０３より構成される
ゲート電極１０６（ＤＲＡＭのメモリアレーなどではワ
ード線を兼ねる。以下同様。）を形成する。次に、Ｎ型
不純物拡散層１０７−１，１０７−２を形成するための
イオン注入を行なう。
【００３６】続いて図１（ｄ）に示すように、層間絶縁
膜１０８，接続孔１０９，タングステンプラグ１１０お
よびＡｌ−Ｓｉ−Ｃｕ膜などの上層配線１１１を形成す
る。
膜１０８，接続孔１０９，タングステンプラグ１１０お
よびＡｌ−Ｓｉ−Ｃｕ膜などの上層配線１１１を形成す
る。
【００３７】このような半導体装置は、Ｎ型不純物拡散
層の活性化処理などの高温熱処理工程においてチタンシ
リサイド膜と多結晶シリコン膜との間のチタン、シリコ
ン及びリンの相互拡散が窒化チタンシリサイド膜によっ
て抑制されており安定した電気的特性を得ることができ
る。ＴｉとＮの結合エネルギーは大きくＳｉの存在によ
って結合が切れないと考えられるので窒化チタンシリサ
イド膜はバリア作用を有している。
層の活性化処理などの高温熱処理工程においてチタンシ
リサイド膜と多結晶シリコン膜との間のチタン、シリコ
ン及びリンの相互拡散が窒化チタンシリサイド膜によっ
て抑制されており安定した電気的特性を得ることができ
る。ＴｉとＮの結合エネルギーは大きくＳｉの存在によ
って結合が切れないと考えられるので窒化チタンシリサ
イド膜はバリア作用を有している。
【００３８】また、主導電膜であるチタンシリサイド膜
１０５とバリア層である窒化チタンシリサイド膜１０４
を同一のスパッタターゲットを用いて同一チャンバ内で
形成できるため、従来技術に比べて工程を簡略化する事
が可能とする。更に、窒化チタンシリサイド膜１０４は
窒化チタン膜に比べるとＳｉを含有しているだけ酸化し
難く酸化シリコン膜形成などとの工程適合性がよい。
１０５とバリア層である窒化チタンシリサイド膜１０４
を同一のスパッタターゲットを用いて同一チャンバ内で
形成できるため、従来技術に比べて工程を簡略化する事
が可能とする。更に、窒化チタンシリサイド膜１０４は
窒化チタン膜に比べるとＳｉを含有しているだけ酸化し
難く酸化シリコン膜形成などとの工程適合性がよい。
【００３９】次に本発明の第２の実施例について図面を
参照して説明する。
参照して説明する。
【００４０】まず、図２（ａ）に示すように、例えばＰ
型のシリコン基板２００上に厚さ５００ｎｍのフィール
ド酸化膜２０１を形成して区画された素子形成領域に厚
さ８ｎｍのゲート酸化膜２０２を形成し、全面にリンが
ドープされた厚さ５０ｎｍの多結晶シリコン膜２０３を
形成する。
型のシリコン基板２００上に厚さ５００ｎｍのフィール
ド酸化膜２０１を形成して区画された素子形成領域に厚
さ８ｎｍのゲート酸化膜２０２を形成し、全面にリンが
ドープされた厚さ５０ｎｍの多結晶シリコン膜２０３を
形成する。
【００４１】次に、図２（ｂ）に示すように、多結晶シ
リコン膜２０３上にＴｉＳｉx （ｘ＝２〜３）からなる
チタンシリサイド合金ターゲットを用いた反応性スパッ
タ法により、窒素とアルゴンの流量比が０．１〜２、圧
力０．２７〜０．６７Ｐａ、パワー１〜４ｋＷ、基板温
度２５〜５００℃の条件の下で厚さ５０ｎｍの窒化チタ
ンシリサイド膜２０４ａを形成する。続いて、第１の実
施例と同様に、窒素とアルゴンの供給を止めて排気した
のち再びアルゴンを導入して、前述のチタンシリサイド
合金ターゲットを用いたスパッタ法により、圧力０．２
７〜０．６７Ｐａ、パワー１〜４ｋＷ、基板温度２５〜
５００℃の条件の下で厚さ５０ｎｍのチタンシリサイド
膜２０５を形成する。さらに、窒化チタンシリサイド膜
２０４ａと同様に、チタンシリサイド膜２０５上にチタ
ンシリサイド合金ターゲットを用いた反応性スパッタ法
により窒化チタンシリサイド膜２０４ｂを形成する。
リコン膜２０３上にＴｉＳｉx （ｘ＝２〜３）からなる
チタンシリサイド合金ターゲットを用いた反応性スパッ
タ法により、窒素とアルゴンの流量比が０．１〜２、圧
力０．２７〜０．６７Ｐａ、パワー１〜４ｋＷ、基板温
度２５〜５００℃の条件の下で厚さ５０ｎｍの窒化チタ
ンシリサイド膜２０４ａを形成する。続いて、第１の実
施例と同様に、窒素とアルゴンの供給を止めて排気した
のち再びアルゴンを導入して、前述のチタンシリサイド
合金ターゲットを用いたスパッタ法により、圧力０．２
７〜０．６７Ｐａ、パワー１〜４ｋＷ、基板温度２５〜
５００℃の条件の下で厚さ５０ｎｍのチタンシリサイド
膜２０５を形成する。さらに、窒化チタンシリサイド膜
２０４ａと同様に、チタンシリサイド膜２０５上にチタ
ンシリサイド合金ターゲットを用いた反応性スパッタ法
により窒化チタンシリサイド膜２０４ｂを形成する。
【００４２】次に、図２（ｃ）に示すように、フォトリ
ソグラフィー技術及びＨＢｒとＢＣｌ3 の混合ガスを用
いたドライエッチング技術を用いて所望の位置に窒化チ
タンシリサイド膜２０４ｂ、チタンシリサイド膜２０５
及び窒化チタンシリサイド膜２０４ａにより構成される
ゲート電極２０６を形成する。次に、Ｎ型不純物拡散層
２０７−１，２０７−２を形成するためのイオン注入を
行なう。
ソグラフィー技術及びＨＢｒとＢＣｌ3 の混合ガスを用
いたドライエッチング技術を用いて所望の位置に窒化チ
タンシリサイド膜２０４ｂ、チタンシリサイド膜２０５
及び窒化チタンシリサイド膜２０４ａにより構成される
ゲート電極２０６を形成する。次に、Ｎ型不純物拡散層
２０７−１，２０７−２を形成するためのイオン注入を
行なう。
【００４３】次に図２（ｄ）に示すように、ゲート電極
２０６、ゲート酸化膜２０２及びフィールド酸化膜２０
１上にＣＶＤ法により層間絶縁膜２０８を形成する。次
に、フォトリソグラフィー技術及びＣＦ4 やＣＨＦ3 を
用いたドライエッチング技術を用いてゲート電極２０６
上の層間絶縁膜２０８に接続孔２０９を形成し、窒化チ
タンシリサイド膜２０４ｂを露出させる。
２０６、ゲート酸化膜２０２及びフィールド酸化膜２０
１上にＣＶＤ法により層間絶縁膜２０８を形成する。次
に、フォトリソグラフィー技術及びＣＦ4 やＣＨＦ3 を
用いたドライエッチング技術を用いてゲート電極２０６
上の層間絶縁膜２０８に接続孔２０９を形成し、窒化チ
タンシリサイド膜２０４ｂを露出させる。
【００４４】ドライエッチング工程においてゲート電極
の主導電膜であるチタンシリサイド膜２０５は窒化チタ
ンシリサイド膜２０４ｂにより保護されている。また、
前述のように、接続孔２０９とＮ型不純物拡散層に達す
るコンタクト孔とを同時に形成する場合などは続いて希
フッ酸処理を行なうが、チタンシリサイド膜２０５は窒
化チタンシリサイド膜２０４ｂにより保護される。バリ
ア層として使用される窒化チタン膜にもこのような保護
作用があると言われているが、発明者の実験によると殆
んど効果はなかった。窒化チタンシリサイド膜２０４ｂ
は窒化チタン膜に比較するとＳｉを含有しているため希
フッ酸に溶け難いといえよう。
の主導電膜であるチタンシリサイド膜２０５は窒化チタ
ンシリサイド膜２０４ｂにより保護されている。また、
前述のように、接続孔２０９とＮ型不純物拡散層に達す
るコンタクト孔とを同時に形成する場合などは続いて希
フッ酸処理を行なうが、チタンシリサイド膜２０５は窒
化チタンシリサイド膜２０４ｂにより保護される。バリ
ア層として使用される窒化チタン膜にもこのような保護
作用があると言われているが、発明者の実験によると殆
んど効果はなかった。窒化チタンシリサイド膜２０４ｂ
は窒化チタン膜に比較するとＳｉを含有しているため希
フッ酸に溶け難いといえよう。
【００４５】続いてタングステンプラグ２１０を形成
し、Ａｌ−Ｓｉ−Ｃｕ膜などの上層配線２１１を形成す
る。
し、Ａｌ−Ｓｉ−Ｃｕ膜などの上層配線２１１を形成す
る。
【００４６】本実施例は、第１の実施例と同様に安定し
た電気的特性が得られること、工程が簡略であること、
工程適合性がよいことのほか、接続孔形成時にチタンシ
リサイド膜２０５が窒化チタンシリサイド膜２０４ｂで
保護されているので半導体装置の信頼性が一層改善され
る利点がある。
た電気的特性が得られること、工程が簡略であること、
工程適合性がよいことのほか、接続孔形成時にチタンシ
リサイド膜２０５が窒化チタンシリサイド膜２０４ｂで
保護されているので半導体装置の信頼性が一層改善され
る利点がある。
【００４７】また、絶縁膜上にチタンシリサイド配線を
形成する場合にも、主導電膜であるチタンシリサイド膜
上に保護膜である窒化チタンシリサイド膜を形成した積
層配線とする事により同様の信頼性の向上が得られる。
形成する場合にも、主導電膜であるチタンシリサイド膜
上に保護膜である窒化チタンシリサイド膜を形成した積
層配線とする事により同様の信頼性の向上が得られる。
【００４８】次に本発明の第３の実施例について説明す
る。
る。
【００４９】まず、図３（ａ）に示すように、例えばＰ
型のシリコン基板３００の表面にフィールド酸化膜３０
１を形成して素子形成領域を区画し、ゲート酸化膜３０
２を形成し、図示しないゲート電極を形成し、ソース・
ドレイン領域（Ｎ型不純物拡散層３０７）を形成し、厚
さ２μｍの層間絶縁膜３０８を形成し、０．３〜０．６
μｍ径の接続孔３０９を形成する。
型のシリコン基板３００の表面にフィールド酸化膜３０
１を形成して素子形成領域を区画し、ゲート酸化膜３０
２を形成し、図示しないゲート電極を形成し、ソース・
ドレイン領域（Ｎ型不純物拡散層３０７）を形成し、厚
さ２μｍの層間絶縁膜３０８を形成し、０．３〜０．６
μｍ径の接続孔３０９を形成する。
【００５０】次に、図３（ｂ）に示すように、層間絶縁
膜３０８上及び接続孔３０９上に、チタンシリサイド合
金ターゲットを用いたスパッタ法により圧力０．２７〜
０．６７Ｐａ、パワー１〜４ｋＷ、基板温度２５〜５０
０℃の条件の下で厚さ５０ｎｍのチタンシリサイド膜３
０５を形成する。続いて、チタンシリサイド膜３０５上
にチタンシリサイド合金ターゲットを用いた反応性スパ
ッタ法により、窒素とアルゴンの流量比が０．１〜２、
圧力０．２７〜０．６７Ｐａ、パワー１〜４ｋＷ、基板
温度２５〜５００℃の条件の下で厚さ５０ｎｍの窒化チ
タンシリサイド膜３０４を形成する。チタンシリサイド
膜３０５はＮ型不純物拡散層３０７に対して低い接触抵
抗を有する。窒化チタンシリサイド膜３０４は上層導電
膜と拡散層との間のバリア層である。
膜３０８上及び接続孔３０９上に、チタンシリサイド合
金ターゲットを用いたスパッタ法により圧力０．２７〜
０．６７Ｐａ、パワー１〜４ｋＷ、基板温度２５〜５０
０℃の条件の下で厚さ５０ｎｍのチタンシリサイド膜３
０５を形成する。続いて、チタンシリサイド膜３０５上
にチタンシリサイド合金ターゲットを用いた反応性スパ
ッタ法により、窒素とアルゴンの流量比が０．１〜２、
圧力０．２７〜０．６７Ｐａ、パワー１〜４ｋＷ、基板
温度２５〜５００℃の条件の下で厚さ５０ｎｍの窒化チ
タンシリサイド膜３０４を形成する。チタンシリサイド
膜３０５はＮ型不純物拡散層３０７に対して低い接触抵
抗を有する。窒化チタンシリサイド膜３０４は上層導電
膜と拡散層との間のバリア層である。
【００５１】さらに、図３（ｃ）に示すように、例えば
タングステンプラグ１０により接続孔を埋設しなどの上
層配線３１１を形成しても良い。
タングステンプラグ１０により接続孔を埋設しなどの上
層配線３１１を形成しても良い。
【００５２】本実施例に示すようにチタンシリサイド膜
は拡散層に対して低い接触抵抗を有し、窒化チタンシリ
サイド膜は上層導電膜と拡散層との間のバリア性をもつ
ので、拡散層接続部に窒化チタンシリサイド膜／チタン
シリサイド膜を用いることにより安定した電気的特性を
得ることができる。また、同一チャンバ内で同一のター
ゲットを用いて形成できるので工程が簡略であるのは第
１，第２の実施例と同様である。
は拡散層に対して低い接触抵抗を有し、窒化チタンシリ
サイド膜は上層導電膜と拡散層との間のバリア性をもつ
ので、拡散層接続部に窒化チタンシリサイド膜／チタン
シリサイド膜を用いることにより安定した電気的特性を
得ることができる。また、同一チャンバ内で同一のター
ゲットを用いて形成できるので工程が簡略であるのは第
１，第２の実施例と同様である。
【００５３】
【発明の効果】以上説明したように本発明によれば、保
護層として窒化チタンシリサイド膜で被覆された主導電
膜としてチタンシリサイド膜を含む配線もしくは電極を
有する半導体装置とその製造方法が得られ、その保護層
を被覆する層間絶縁膜に接続孔を形成するとき主導電膜
がエッチングされて信頼性を損なうのを防止することが
できるという効果がある。
護層として窒化チタンシリサイド膜で被覆された主導電
膜としてチタンシリサイド膜を含む配線もしくは電極を
有する半導体装置とその製造方法が得られ、その保護層
を被覆する層間絶縁膜に接続孔を形成するとき主導電膜
がエッチングされて信頼性を損なうのを防止することが
できるという効果がある。
【００５４】またチタンシリサイド膜と他の導電膜との
間にバリア層として窒化チタンシリサイド膜を含む配線
もしくは電極を有する半導体装置とその製造方法が得ら
れ、安定した電気的特性の半導体装置が得られる効果が
ある。
間にバリア層として窒化チタンシリサイド膜を含む配線
もしくは電極を有する半導体装置とその製造方法が得ら
れ、安定した電気的特性の半導体装置が得られる効果が
ある。
【００５５】保護層もしくはバリア層として用いられる
窒化チタンシリサイド膜は比較的に酸化し難いので酸化
シリコン膜などを形成する工程との適合性がよくブロセ
ス設計の自由度が大きい。また、同じチタンシリサイド
合金ターゲットを用いて同一チャンバ内で形成できるの
で工程が簡略であり低価格化に有利であるという効果も
ある。
窒化チタンシリサイド膜は比較的に酸化し難いので酸化
シリコン膜などを形成する工程との適合性がよくブロセ
ス設計の自由度が大きい。また、同じチタンシリサイド
合金ターゲットを用いて同一チャンバ内で形成できるの
で工程が簡略であり低価格化に有利であるという効果も
ある。
【図１】本発明の第１の実施例のため（ａ）〜（ｄ）に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図２】本発明の第２の実施例のため（ａ）〜（ｄ）に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図３】本発明の第３の実施例のため（ａ）〜（ｃ）に
分図して示す工程順断面図である。
分図して示す工程順断面図である。
【図４】第１の従来例の説明のため（ａ）〜（ｄ）に分
図して示す工程順断面図である。
図して示す工程順断面図である。
【図５】第２の従来例の説明のため（ａ）〜（ｄ）に分
図して示す工程順断面図である。
図して示す工程順断面図である。
【図６】第３の従来例の説明のため（ａ）〜（ｃ）に分
図して示す工程順断面図である。
図して示す工程順断面図である。
１００，２００，３００，４００，５００，６００
シリコン基板 １０１，２０１，３０１，４０１，５０１，６０１
フィールド酸化膜 １０２，２０２，３０２，４０２，５０２，６０２
ゲート酸化膜 １０３，２０３，４０３，５０３ 多結晶シリコン膜 １０４，２０４ａ，２０４ｂ，３０４ 窒化チタンシ
リサイド膜 １０５，２０５，３０５，４０５，５０５，６０５
チタンシリサイド膜 １０６，２０６，４０６，５０６ ゲート電極 １０７−１，１０７−２，２０７−１，２０７−２，３
０７，４０７−１，４０−２，５０７−１，５０７−
２，６０７ Ｎ型不純物拡散層 １０８，２０８，３０８，４０８，５０８，６０８
層間絶縁膜 １０９，２０９，３０９，４０９，５０９，６０９
接続孔 １１０，２１０，３１０，４１０，５１０，６１０
タングステンプラグ １１１，２１１，３１１，４１１，５１１，６１１
上層配線 ５１２，６１２ 窒化チタン膜
シリコン基板 １０１，２０１，３０１，４０１，５０１，６０１
フィールド酸化膜 １０２，２０２，３０２，４０２，５０２，６０２
ゲート酸化膜 １０３，２０３，４０３，５０３ 多結晶シリコン膜 １０４，２０４ａ，２０４ｂ，３０４ 窒化チタンシ
リサイド膜 １０５，２０５，３０５，４０５，５０５，６０５
チタンシリサイド膜 １０６，２０６，４０６，５０６ ゲート電極 １０７−１，１０７−２，２０７−１，２０７−２，３
０７，４０７−１，４０−２，５０７−１，５０７−
２，６０７ Ｎ型不純物拡散層 １０８，２０８，３０８，４０８，５０８，６０８
層間絶縁膜 １０９，２０９，３０９，４０９，５０９，６０９
接続孔 １１０，２１０，３１０，４１０，５１０，６１０
タングステンプラグ １１１，２１１，３１１，４１１，５１１，６１１
上層配線 ５１２，６１２ 窒化チタン膜
Claims (12)
- 【請求項１】 半導体基板上の所定の絶縁膜を選択的に
被覆するチタンシリサイド膜および前記チタンシリサイ
ド膜に積層された窒化チタンシリサイド膜からなる配線
もしくは電極を有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上の所定の絶縁膜を被覆し
て、チタンシリサイド合金ターゲットを用いたスパッタ
法および反応性スパッタ法によりそれぞれチタンシリサ
イド膜および窒化チタンシリサイド膜を順次に堆積しパ
ターニングして配線もしくは電極を形成する工程を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上の所定の絶縁膜を選択的に
被覆し、所定の不純物がドーピングされた多結晶シリコ
ン膜、前記多結晶シリコン膜に積層された窒化チタンシ
リサイド膜および前記窒化チタンシリサイド膜に積層さ
れたチタンシリサイド膜からなる配線もしくは電極を有
することを特徴とする半導体装置。 - 【請求項４】 半導体基板上の所定の絶縁膜を被覆し
て、所定の不純物がドーピングされた多結晶シリコン膜
を形成した後チタンシリサイド合金ターゲットを用いた
反応性スパッタ法およびスパッタ法によりそれぞれ窒化
チタンシリサイド膜およびチタンシリサイド膜およびチ
タンシリサイド膜を順次に堆積しパターニングして配線
もしくは電極を形成する工程を有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 半導体基板上の所定の絶縁膜を選択に被
覆し、所定の不純物がドーピングされた多結晶ポリシリ
コン膜、前記多結晶シリコン膜に積層された第１の窒化
チタンシリサイド膜、前記第１の窒化チタンシリサイド
膜に積層されたチタンシリサイド膜および前記チタンシ
リサイド膜に積層された第２の窒化チタンシリサイド膜
からなる配線もしくは電極を有することを特徴とする半
導体装置。 - 【請求項６】 半導体基板の所定の絶縁膜を被覆して、
所定の不純物がドーピングされた多結晶シリコン膜を形
成した後、チタンシリサイド合金ターゲットを用いた反
応性スパッタ法、スパッタ法および反応性スパッタ法に
よりそれぞれ第１の窒化チタンシリサイド膜、チタンシ
リサイド膜および第２の窒化チタンシリサイド膜を順次
に堆積しパターニングして配線もしくは電極を形成する
工程を有することを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板上の所定の絶縁膜を貫通して
設けられ前記半導体基板の表面部に形成された不純物拡
散層に達する接続孔と、前記接続孔部で前記不純物拡散
層に接触するチタンシリサイド膜と、前記チタンシリサ
イド膜に接触する窒化チタンシリサイド膜と、前記窒化
チタンシリサイド膜に接触する導電膜とを有することを
特徴とする半導体装置。 - 【請求項８】 半導体基板上に所定の絶縁膜を貫通し、
前記半導体基板の表面部に形成された不純物拡散層に達
する接続孔を形成する工程と、チタンシリサイド合金タ
ーゲットを用いたスパッタ法および反応性スパッタ法に
よりそれぞれチタンシリサイド膜および窒化チタンシリ
サイド膜を順次に堆積する工程と、導電膜を堆積する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項９】 チタンシリサイド合金がＴｉＳｉX （Ｘ
＝２〜３）であり、チタンシリサイド膜および窒化チタ
ンシリサイド膜の形成を同一チャンバ内で連続的に行う
請求項２，４または８記載の半導体装置の製造方法。 - 【請求項１０】 窒素とアルゴンを０．１〜２の割合で
混合したガスをチャンバに導入しつつ圧力を０．２７〜
０．６７Ｐａに調整してスパッタを行ない窒化チタンシ
リサイド膜を形成する請求項９記載の半導体装置の製造
方法。 - 【請求項１１】 チタンシリサイド合金がＴｉＳｉ X
（Ｘ＝２〜３）であり、第１の窒化チタンシリサイド
膜、チタンシリサイド膜及び第２の窒化チタンシリサイ
ド膜の形成を同一チャンバ内で連続的に行なう請求項６
記載の半導体装置の製造方法。 - 【請求項１２】 窒素とアルゴンを０．１〜２の割合で
混合したガスをチャンバに導入しつつ圧力を０．２７〜
０．６７Ｐａに調整してスパッタを行ない第１の窒化チ
タンシリサイド膜及び第２の窒化チタンシリサイド膜を
形成する請求項１１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148068A JP2692590B2 (ja) | 1994-06-29 | 1994-06-29 | 半導体装置およびその製造方法 |
| US08/496,370 US5559047A (en) | 1994-06-29 | 1995-06-29 | Method of reliably manufacturing a semiconductor device having a titanium silicide nitride |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6148068A JP2692590B2 (ja) | 1994-06-29 | 1994-06-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818028A JPH0818028A (ja) | 1996-01-19 |
| JP2692590B2 true JP2692590B2 (ja) | 1997-12-17 |
Family
ID=15444495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6148068A Expired - Lifetime JP2692590B2 (ja) | 1994-06-29 | 1994-06-29 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5559047A (ja) |
| JP (1) | JP2692590B2 (ja) |
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|---|---|---|---|---|
| US5576579A (en) * | 1995-01-12 | 1996-11-19 | International Business Machines Corporation | Tasin oxygen diffusion barrier in multilayer structures |
| US5770520A (en) * | 1996-12-05 | 1998-06-23 | Lsi Logic Corporation | Method of making a barrier layer for via or contact opening of integrated circuit structure |
| US6153519A (en) * | 1997-03-31 | 2000-11-28 | Motorola, Inc. | Method of forming a barrier layer |
| US6084279A (en) * | 1997-03-31 | 2000-07-04 | Motorola Inc. | Semiconductor device having a metal containing layer overlying a gate dielectric |
| US5958508A (en) * | 1997-03-31 | 1999-09-28 | Motorlola, Inc. | Process for forming a semiconductor device |
| US5888588A (en) * | 1997-03-31 | 1999-03-30 | Motorola, Inc. | Process for forming a semiconductor device |
| US6221792B1 (en) * | 1997-06-24 | 2001-04-24 | Lam Research Corporation | Metal and metal silicide nitridization in a high density, low pressure plasma reactor |
| TW322608B (en) * | 1997-07-31 | 1997-12-11 | United Microelectronics Corp | Manufacturing method of self-aligned salicide |
| US5846871A (en) * | 1997-08-26 | 1998-12-08 | Lucent Technologies Inc. | Integrated circuit fabrication |
| US6001718A (en) * | 1997-09-30 | 1999-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a ternary compound low resistive electrode |
| EP0936667A1 (en) * | 1998-01-20 | 1999-08-18 | Lucent Technologies Inc. | Lattice matched barrier for dual doped polysilicon gates |
| US6156649A (en) * | 1998-04-14 | 2000-12-05 | Advanced Micro Devices, Inc. | Method of forming uniform sheet resistivity salicide |
| US5998258A (en) * | 1998-04-22 | 1999-12-07 | Motorola, Inc. | Method of forming a semiconductor device having a stacked capacitor structure |
| JP2001144032A (ja) * | 1999-11-17 | 2001-05-25 | Tokyo Electron Ltd | ＴｉＳｉＮ薄膜およびその成膜方法、半導体装置およびその製造方法、ならびにＴｉＳｉＮ薄膜の成膜装置 |
| US6103607A (en) * | 1998-09-15 | 2000-08-15 | Lucent Technologies | Manufacture of MOSFET devices |
| JP3988342B2 (ja) * | 1998-12-29 | 2007-10-10 | 株式会社ハイニックスセミコンダクター | 半導体素子のゲート電極形成方法 |
| TW444257B (en) * | 1999-04-12 | 2001-07-01 | Semiconductor Energy Lab | Semiconductor device and method for fabricating the same |
| WO2001042529A1 (en) * | 1999-12-09 | 2001-06-14 | Tokyo Electron Limited | METHOD FOR FORMING TiSiN FILM, DIFFUSION PREVENTIVE FILM COMPRISING TiSiN FILM, SEMICONDUCTOR DEVICE AND ITS PRODUCTION METHOD, AND APPARATUS FOR FORMING TiSiN FILM |
| JP2001223268A (ja) * | 2000-02-07 | 2001-08-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6423632B1 (en) | 2000-07-21 | 2002-07-23 | Motorola, Inc. | Semiconductor device and a process for forming the same |
Family Cites Families (8)
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|---|---|---|---|---|
| JPS5758364A (en) * | 1980-09-25 | 1982-04-08 | Nec Corp | Semiconductor integrated circuit device |
| US4760369A (en) * | 1985-08-23 | 1988-07-26 | Texas Instruments Incorporated | Thin film resistor and method |
| KR920002350B1 (ko) * | 1987-05-21 | 1992-03-21 | 마쯔시다덴기산교 가부시기가이샤 | 반도체장치의 제조방법 |
| US5106786A (en) * | 1989-10-23 | 1992-04-21 | At&T Bell Laboratories | Thin coatings for use in semiconductor integrated circuits and processes as antireflection coatings consisting of tungsten silicide |
| US5164333A (en) * | 1990-06-19 | 1992-11-17 | Siemens Aktiengesellschaft | Method for manufacturing a multi-layer gate electrode for a mos transistor |
| JP3082161B2 (ja) * | 1991-10-07 | 2000-08-28 | 日本電信電話株式会社 | 配線層形成法 |
| US5252518A (en) * | 1992-03-03 | 1993-10-12 | Micron Technology, Inc. | Method for forming a mixed phase TiN/TiSi film for semiconductor manufacture using metal organometallic precursors and organic silane |
| US5364803A (en) * | 1993-06-24 | 1994-11-15 | United Microelectronics Corporation | Method of preventing fluorine-induced gate oxide degradation in WSix polycide structure |
-
1994
- 1994-06-29 JP JP6148068A patent/JP2692590B2/ja not_active Expired - Lifetime
-
1995
- 1995-06-29 US US08/496,370 patent/US5559047A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818028A (ja) | 1996-01-19 |
| US5559047A (en) | 1996-09-24 |
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