JP3986571B2 - 歩留り予測装置とその方法 - Google Patents
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Description
【産業上の利用分野】
本発明は、半導体チップの製造時の歩留りを予測する歩留り予測装置とその予測方法に関する。
【0002】
【従来の技術】
半導体チップ(以後、ICチップと言う場合もある)の欠陥の主要な原因としては、製造プロセスにおいて、空気中に存在する浮遊粒子がチップ表面に付着し、局所的に回路欠陥が発生する現象が挙げられる。この場合、粒子が付着したときのマスクデータと、その付着した粒子の大きさ・位置を特定することができれば、欠陥の発生箇所を特定することができ、半導体チップの歩留りを計算することができる。
しかし、現実に製造環境に存在する粒子の粒径分布は流動的であり粒径ごとの存在確率を求めることはできても、マスクにおける粒子の仮想的な付着位置を確定することは困難である。さらに、その粒子の分布と、それがICチップ製造時に引き起こす欠陥の位置関係を結び付けることは、人為的な要素や製造過程での不確定要素も加わり非常に困難である。
【0003】
そのため、これまで、半導体チップの歩留りを予測する方法としては、特開昭48−40376号公報に開示されている方法があった。これは、半導体チップのレイアウト上に任意の形状の欠陥を不規則分布に基づいて配置し、その配置された欠陥のうち、そのレイアウトにおいてクリティカルな領域に配置された欠陥の数を計数することにより、前記欠陥が欠陥半導体チップを生じせしめる確率を求める方法であった。
【0004】
また、本願出願人らは、より高精度に歩留りを予測するために、予め調べた製造環境の粒径分布に基づいたノイズ粒子を、仮想的に同一マスクを多数配列したパタン(仮想的なウエハ)上にランダムに配置し、前記多数のマスクのうち欠陥を生じなかったマスク数を計数することにより、半導体チップの歩留りを予測していた。
【0005】
そのような方法で半導体チップの歩留りを予測する歩留り予測装置の構成について、図7を参照して説明する。
図7は、これまでの歩留り予測装置の構成を示す概略ブロック図である。
歩留り予測装置90は、入力部91、粒子生成部92、打ち込み部93、回路記憶部94、仮想回路生成部95、仮想回路記憶部96、欠陥検出部97、演算部98より構成される。
【0006】
歩留り予測装置90においては、入力部91より製造現場のノイズ粒子のデータと、仮想回路のデータを入力する。その入力された仮想回路のデータに基づいて、仮想回路生成部95において、ウエハにおける半導体チップの配置に基づいて回路記憶部94に記憶されているマスクデータを所定数、所定の位置に配列し、仮想的に同一マスクが多数配列されたパタン(仮想的なウエハ)を生成し、仮想回路記憶部96に記憶する。
また、入力された製造現場のノイズ粒子のデータに基づいて、その製造現場と同様のノイズ粒子の分布を粒子生成部92で生成し、打ち込み部93で仮想回路記憶部96に記憶されている複数のマスクよりなる仮想的なウエハのパタンデータ上にランダムに配置する。
【0007】
次に、欠陥検出部97において、仮想回路記憶部96に記憶されているパタンの各マスクデータを順次走査し、前記ランダムに配置されたノイズ粒子がそのマスクデータ上に存在するか否か、また、存在する場合にはそのノイズ粒子により、回路パタンが欠陥となっているか否かを順次調べる。そして、前記調査結果に基づいて、演算部98において、欠陥を生じなかったマスクの全マスクに対する割合を算出し、歩留りとして出力する。
この予測装置によれば、製造現場のノイズ粒子の状態を反映しているので、製造時の実際の値に近い歩留りを予測することができる。また、半導体チップとしての歩留りは、前記各マスクごとの処理を繰り返し行うことにより予測することができる。
【0008】
【発明が解決しようとする課題】
しかし、前述したマスクデータと製造現場のノイズ粒子の分布を用いて歩留りを予測する予測装置において、マスクデータを順次走査し、ノイズ粒子がそのマスクデータ上に存在するか否か、存在する場合にはそのノイズ粒子により回路パタンが欠陥となっているか否かを順次調べる処理は、マスクデータ自体が膨大なデータ量を持つことから、長時間の処理が必要になるという問題があった。
また、そのマスクデータを統計的処理が可能な程度に多数仮想的に配置し、その多数のマスクデータ全てに対して前記走査を行い欠陥を調べることは、前記走査時間がマスク数分必要となるのに加えて、各マスクデータごとに階層化され記述されたマスクパタンのデータを1つずつ展開する処理も必要となり、一層処理時間が必要となった。
【0009】
また、そのような膨大なマスクデータを記憶する記憶領域が必要であり、実用的な予測装置ができなかった。
また、処理時間を短縮し、小さな記憶領域で歩留りの予測を行うために、マスクデータを簡略化して前記処理を行う方法が取られる場合もあったが、その場合には、正確な歩留りの予測が行えないという問題もあった。
【0010】
したがって、本発明の目的は、製造現場のノイズ分布に基づいて発生させたノイズ粒子を半導体チップの各マスクデータに配置させ、統計的処理により前記半導体チップの歩留りを予測する歩留り予測装置において、前記歩留り予測の処理を高速に、小さな計算資源を用いて実現することが可能な歩留り予測装置を提供することにある。
【0011】
【課題を解決するための手段】
前述したような歩留り予測装置においては、同一のマスクを多数配置した仮想的なパタンデータ(ウエハ)を使用しているために、膨大な記憶資源と処理時間が必要となっていることを考慮して、1個のマスクデータに対して、複数の半導体チップに夫々付着するノイズ粒子を対応付けて欠陥を解析することにより、多数のマスクを用いたのと同様な統計的処理が行えるようにした。
また、その1個のマスクに対する欠陥の解析を行う際にも、ノイズ粒子に基づいてマスクデータをアクセスするようにし、高速に欠陥の検出が行えるようにした。
【0012】
本発明によれば、半導体チップの製造時の歩留りを予測する歩留り予測装置であって、予め算出したノイズ粒子の粒径分布に基づいて、所定の複数個の半導体チップに付着するノイズ粒子を生成し、該生成されたノイズ粒子各々に当該ノイズ粒子が付着する半導体チップの識別番号を付与するノイズ粒子生成手段と、前記生成されたノイズ粒子全てを1個のマスク上に配置するノイズ粒子配置手段と、前記配置されたノイズ粒子により、マスクのパタンが欠陥となるか否かを各ノイズ粒子ごとに検出する欠陥検出手段と、前記各ノイズ粒子ごとの欠陥検出結果と、該ノイズ粒子各々に付与された前記半導体チップ識別番号に基づいて、欠陥の生じる半導体チップの数を集計し、該集計結果より半導体チップの歩留りを算出する歩留り算出手段とを有する歩留り予測装置が提供される。
【0013】
好ましくは、前記欠陥検出手段は、前記配置されたノイズ粒子の近傍のマスクデータのみを読み出し、マスクのパタンが欠陥となるか否かを検出する。
【0014】
また本発明によれば、半導体チップの製造時の歩留りを予測する方法であって、
予め算出したノイズ粒子の粒径分布に基づいて、所定の複数個の半導体チップに付着するノイズ粒子を生成し、
前記生成されたノイズ粒子各々に、該ノイズ粒子が付着する半導体チップの識別番号を付与し、
前記生成されたノイズ粒子全てを1個のマスク上に配置し、
前記配置された各ノイズ粒子により、マスクのパタンが欠陥となるか否かを検出し、
前記検出結果と、前記ノイズ粒子各々に付与された前記半導体チップ識別番号に基づいて欠陥となる半導体チップの数を集計し、
該集計結果に基づいて半導体チップの歩留りを算出する、
歩留り予測方法が提供される。
【0015】
【作用】
本発明の歩留り予測装置によれば、統計的処理が可能なだけの複数個の半導体チップに付着するノイズ粒子を生成し、その生成されたノイズ粒子各々にそのノイズ粒子が付着する半導体チップの識別番号を付与した上で、そのノイズ粒子全てを1個のマスク上に配置する。したがって、マスクパタンを記憶するメモリなどの計算資源は、1個のマスクに対応可能な記憶領域があればよい。
また、その配置された各ノイズ粒子に基づいて、そのノイズ粒子の近傍のマスクパタンをチェックし、そのノイズ粒子が欠陥を生じせしめるか否かを順次調べていく。そして、欠陥が生ずる場合には、そのノイズ粒子に付与された半導体チップ識別番号に基づいて、どの半導体チップが欠陥を生じたかを検出する。そして、欠陥を生じていない半導体チップの数と、前記所定の半導体チップ数より半導体チップの歩留りを算出する。ノイズ粒子をキーにして欠陥のチェックを行っているので無駄がなく、処理を高速に行える。
【0016】
【実施例】
本発明の歩留り予測装置の一実施例を図1〜図6を参照して説明する。
図1は、本実施例の歩留り予測装置の構成を示すブロック図である。
歩留り予測装置10は、入力部11、粒子生成部12、打ち込み部13、粒子データ記憶部14、回路記憶部15、欠陥検出部16、半導体チップ欠陥検出部17、演算部18を有する。
以下、各部の動作について説明する。
【0017】
入力部11は、歩留り予測に必要な回路の情報、製造環境の情報、および、歩留り予測のためのパラメータを入力する入力部である。回路の情報としては、ICチップのサイズ(幅Xおよび高さY)を、製造環境の情報としては、単位面積当たりのノイズ粒子の個数D0 、ノイズ粒子の分布関数の粒径依存性n、粒径条件(最大粒径、最小粒径)を、歩留り予測のためのパラメータとしては、マスク枚数をそれぞれ入力する。
なお、回路のパタンデータは、本実施例においては、予め所定の記憶手段である回路記憶部15にロードしておくものとする。
【0018】
なお、前記製造環境の情報は、製造現場に存在するノイズ粒子の粒径分布D(x)を、図2(A)に示すような基本パタンがレイアウトされている欠陥密度チエック用パタンを用いて予め求めておく。
図2(A)はその欠陥密度チエック用パタンに組み込む基本パタンである。図2(A)において、2つの櫛状回路パタンCOMB1,COMB2と、蛇行回路パタンMEANDERを回路パタンとして配線し、回路パタンCOMB1,COMB2を電源端子とする。
【0019】
この基本パタン上にノイズ粒子が付着した場合、その付着した位置により回路パタンMEANDERの両端子S1,S2から端子COMB1またはCOMB2までの配線の長さが変わるため、端子S1と端子S2で異なった電流が観測される。この電流の流れる状態を図2(B)に示す。したがって、図2(A)に示すように櫛状回路パタンCOMB1の各櫛部を端子S1側よりアドレス1〜Qと表した場合、前記ノイズ粒子の付着したアドレスqは、式1で求めることができる。
【0020】
【数1】
【0021】
この方法により、櫛状回路パタンCOMB1,COMB2および蛇行回路パタンMEANDERの間隔を変えた種々の前記基本パタンを用いることにより、様々なサイズのノイズ粒子の存在を検出できる。
そして、各サイズのノイズ粒子に対する基本パタン、即ちCOMB1,COMB2,MEANDERの間隔を種々に変えた基本パタンの歩留りを解析して、帰納的に後述の歩留り式の合わせ込み(Fitting)を行い、ノイズ粒子の粒径分布を決定するためのパラメータである単位面積当たりのノイズ粒子の個数D0 と分布関数の粒径依存性nを求める。尚、上述の基本パタンの歩留りは、ノイズ粒子が付着したものを不良品とし、ノイズ粒子が付着していないものを良品として求める。また、粒径分布D(x)を式2に示す。
【0022】
【数2】
【0023】
歩留り式Yは、欠陥密度λとチップ面積Aとから、ポアソン式Y=exp(−λ・A)を仮定し、欠陥密度λとしては式3を使用する。
【0024】
【数3】
【0025】
その結果、たとえば図3に示すような粒径分布関数が得られる。
【0026】
粒子生成部12は、入力部11より入力された各パラメータに基づき、ノイズ粒子を発生する。粒子生成部12は、まず生成する粒子の数Mを式4に基づいて決定する。
【0027】
【数4】
【0028】
そして、その粒子の数だけ、図3に示した粒径分布曲線からノイズ粒子のサイズを決定し、乱数によりそのノイズ粒子が付着するチップの番号およびその粒子が付着するチップ内の位置を決定する。発生したノイズ粒子は、打ち込み部13に出力すると同時に、粒子データ記憶部14に記憶しておく。
粒子データ記憶部14は、その粒子生成部12で生成された各粒子データを記憶しておく記憶手段でありメモリで構成される。粒子データ記憶部14に記憶されている粒子データの例を図4に示す。
【0029】
回路記憶部15は、歩留りを求める半導体チップのマスクパタンを記憶しておく記憶手段である。回路記憶部15は、特定のメモリなどの記憶手段を用意してもよいし、演算部の記憶装置内の所定領域を割り当ててもよい。
打ち込み部13は、粒子生成部12で生成された各粒子データを、回路記憶部15に記憶されているマスクパタンデータ上に実際に配置し書き込む。
【0030】
欠陥検出部16は、粒子データ記憶部14に記憶されているノイズ粒子のデータに基づいて、回路記憶部15に記憶されているノイズ粒子が付与されたマスクパタンデータをチェックし、そのノイズ粒子によって欠陥が生じているか否かをチェックする。そして、欠陥が生じていた場合には、粒子データ記憶部14の各ノイズ粒子ごとのデータに、欠陥を引き起こしている旨を示すフラグを立てる。
【0031】
前記欠陥は、配線の短絡と断線に分けて次のように検出する。
まず、ノイズ粒子が2つ以上の配線パタンに接触している場合に、そのノイズ粒子はそれらの配線パタンを短絡させているものとして検出する。たとえば図5(A)に示すノイズ粒子G2は、配線パタンP1とパタンP2の両方に接触して存在しているので、このノイズ粒子G2は欠陥を生じせしめているものとする。また、図5(A)のノイズ粒子G1は、配線パタンP1にしか接触していないので、配線パタンを短絡させておらず、欠陥とはならない。
配線の断線については、ノイズ粒子が配線パタンを横断して存在している場合に、その配線パタンの断線が発生したものとする。たとえば、図5(B)に示すように、配線パタンP3にノイズ粒子G3が横断して付着している場合に、配線パタンP3は断線したものとし、ノイズ粒子G3は欠陥を引き起こしたとしてフラグが付与される。尚、図5(B)ではノイズ粒子G3が配線パタンP3を完全に横断しているが、図5(C)に示すように、ノイズ粒子が配線パタンを完全に横断せず、ノイズ粒子G4が配線パタンP4の一部分に接触し、そのノイズ粒子G4が接触する部分の配線パタンP4(具体的には、図5(C)のP4−1の部分)の幅が所定の幅よりも狭くなる(例えば2分の1)場合にも配線パタンP4は断線したものとみなす。
【0032】
半導体チップ欠陥検出部17は、粒子データ記憶部14に記憶されている各ノイズ粒子ごとのデータを順次走査し、マスクパタンに欠陥を生じたノイズ粒子を検出する。そして、欠陥を生じたノイズ粒子が配置されたマスク番号を検出し、半導体チップ欠陥検出部17内に各マスクごとに用意されたフラグ記憶領域に、そのマスクに欠陥が生じたことを意味するフラグを付与する。全ノイズ粒子に対して前記処理を行ったら、前記フラグ記憶領域を順次走査し、欠陥を生じたマスクの数を計数し、全マスクの数とともに演算部18に出力する。
【0033】
演算部18は、半導体チップ欠陥検出部17より入力された欠陥を生じたマスクの数、および、全マスクの数より歩留りを算出し出力する。
【0034】
このような構成の歩留り予測装置において、歩留りが予測される動作について説明する。
まず、マスクパタンのデータを回路記憶部15に記憶しておき、マスクのデータおよびその製造現場のデータを入力部11より入力する。その入力されたデータに基づいて、粒子生成部12で半導体チップに付着するであろうノイズ粒子が生成される。生成されたノイズ粒子のデータは、打ち込み部13に出力されるとともに、粒子データ記憶部14に記憶される。打ち込み部13において、回路記憶部15に記憶されているマスクデータ上に、そのノイズ粒子のデータを実際に配置していく。その配置が終了したら、欠陥検出部16において、各ノイズ粒子ごとに、そのノイズ粒子によりマスクパタンに欠陥が生じたか否かをチェックする。欠陥が生じた場合には、粒子データ記憶部14に記憶されている各粒子ごとのデータにフラグを付与していく。
【0035】
次に、半導体チップ欠陥検出部17において、粒子データ記憶部14に記憶されているデータを順次走査し、欠陥を生じさせているノイズ粒子が存在した場合には、そのノイズ粒子に付与されている半導体チップ識別番号に基づいて、どの半導体チップが欠陥となったかを調べ、半導体チップごとに用意された記憶領域にフラグを付与する。そして、その半導体チップごとに付与されたフラグをチェックし、欠陥が生じた半導体チップの数と全体の半導体チップの数を演算部18出力し、演算部18で歩留りを計算する。
【0036】
このように、本実施例の歩留り予測装置によれば、複数の半導体チップに対して生成されたノイズ粒子を、1個のマスクパタン上に配置し、そのマスクパタンにおいて欠陥を検出し、欠陥が生じた場合に、各ノイズ粒子に付与された半導体チップ識別番号に基づいて、どの半導体チップに欠陥が生じたかをチェックし、歩留りを算出している。
したがって、複数個のマスクパタンに対して各々行っていた処理を、1個のマスクパタンに対する処理で行うことができる。その結果、マスクパタンを記憶する記憶領域は1個分のマスクパタンに対応する領域でよく、また処理時間も1個のマスクパタンに対して処理を行うのと同じ程度の処理時間でよい。尚、通常、半導体チップは複数のマスクを用いて製造されるので、それら各マスクについてノイズ粒子により欠陥が発生するか否かを検出する。
【0037】
なお、本発明は、本実施例に限られるものではなく種々の改変が可能である。たとえば、本実施例として、各構成部を専用の装置で構成した歩留り予測装置を示したが、この歩留り予測装置は、マイクロプロセッサと記憶手段を有する汎用の計算機装置においても実現できる。その際の、前記マイクロプロセッサを制御するプログラムのフローチャートを図6に示す。
計算機装置において歩留りの予測を行った場合の処理の流れを図6を参照して説明する。
まず、処理をスタートしたら(ステップS0)、マスクのデータ、製造現場の条件、歩留り予測のパラメータを入力する(ステップS1)。次に、そのパラメータなどに基づいて、ノイズ粒子を生成し(ステップS2)、マスクデータ上に順次配置する(ステップS3)。
【0038】
続いて各ノイズ粒子ごとに(ステップS4〜S7)、そのノイズ粒子がマスクパタンの欠陥を引き起こしているか否かをチェックする(ステップS6)。この欠陥の検出は、短絡と断線各々について調べる前述した方法で行い、欠陥を引き起こしていたノイズ粒子に対してはフラグを立てる。全てのノイズ粒子について欠陥の検出を行ったら(ステップS7)、続いて各半導体チップごとに(ステップS8〜S12)、欠陥の有無を調べ(ステップS10)、欠陥のない半導体チップの数をカウントする(ステップS11)。
そして、全ての半導体チップについて欠陥の有無の判定を行ったら(ステップS12)、その欠陥の無い半導体チップ数と全半導体チップ数に基づいて歩留りを計算し(ステップS13)、処理を終了する。
このように、本発明の歩留り予測装置のような方法によれば、マスクパタン1個に対応する記憶領域が確保できれば歩留りの予測が可能なので、汎用の計算機装置を用いても歩留りの予測をすることができる。
【0039】
また、本発明の実施にあたって、ノイズ粒子やマスクパタンなどの条件によって、その他の処理を加えてもよい。
たとえば、本実施例において、複数のノイズ粒子を1個のマスク上に配置する際に、ノイズ粒子間で重なりが生じる場合がある。このような場合の重なりを検出する処理を別途加えてもよい。そのような場合には、重なりを検出することにより、ノイズ粒子を、互いに重なりの無い幾つかのグループに分け、各グループごとにノイズ粒子の打ち込み(配置)、欠陥検出の処理を行うようにすることができる。そのようにすることにより、各グループごとの処理においては、全く重なりを考慮せず本実施例と同じ処理で欠陥の検出ができる。そのようにしても、各グループごとに複数回処理を行うことは、複数のマスクデータを用いて処理を行う場合に比べて、十分短い処理時間で済むため、本発明の効果に影響を与えるものではない。
【0040】
【発明の効果】
本発明の歩留り予測装置によれば、半導体チップに付着するであろうノイズ粒子を半導体チップの識別番号を付与した上で1個のマスク上に配置し、その配置された各ノイズ粒子に基づいて欠陥を検出し、どの半導体チップに欠陥を生じたかを検出し、歩留りを算出している。その結果、複数のマスクを適宜配置した仮想的なマスクデータを用いて歩留りを予測する場合に比べて,記憶領域などの計算資源は非常に小さくすることができた。また、1個のマスクデータを読み込み、展開し、欠陥をチェックするのみで歩留り予測が行えるので、その処理速度は著しく短くすることができた。
したがって、処理が高速で、小さな計算資源を用いて実現することが可能な歩留り予測装置を提供することができた。
【図面の簡単な説明】
【図1】本発明の第1実施例の歩留り予測装置の構成を示すブロック図である。
【図2】欠陥密度テスト用基板を示す図であり、(A)は基本パタンを示す図、(B)は端子S1と端子S2で観測される電流を模式的に示す図、(C)は基本パタンの要部の構造を示す図である。
【図3】ノイズ粒子の粒径分布関数の例を示す図である。
【図4】図1に示した歩留り予測装置の粒子データ記憶部に記憶されるデータの例を示す図である。
【図5】ノイズ粒子による欠陥の例を示す図であり、(A)は短絡している場合の例を示す図、(B)及び(C)は断線している場合の例を示す図である。
【図6】歩留り予測装置を計算機装置で実現した場合のフローチャートを示す図である。
【図7】従来の歩留り予測装置の構成を示すブロック図である。
【符号の説明】
10…歩留り予測装置
11…入力部 12…粒子生成部
13…打ち込み部 14…粒子データ記憶部
15…回路記憶部 16…欠陥検出部
17…半導体チップ欠陥検出部 18…演算部
90…歩留り予測装置
91…入力部 92…粒子生成部
93…打ち込み部 94…回路記憶部
95…仮想回路生成部 96…仮想回路記憶部
97…欠陥検出部 98…演算部
Claims (8)
- 半導体チップの製造時の歩留りを予測する歩留り予測装置であって、
予め算出したノイズ粒子の粒径分布に基づいて、所定の複数個の半導体チップに付着するノイズ粒子を生成し、該生成されたノイズ粒子各々に当該ノイズ粒子が付着する半導体チップの識別番号を付与するノイズ粒子生成手段と、
前記生成されたノイズ粒子全てを1個のマスク上に配置するノイズ粒子配置手段と、
前記配置されたノイズ粒子により、マスクのパタンが欠陥となるか否かを各ノイズ粒子ごとに検出する欠陥検出手段と、
前記各ノイズ粒子ごとの欠陥検出結果と、該ノイズ粒子各々に付与された前記半導体チップ識別番号に基づいて、欠陥の生じる半導体チップの数を集計し、該集計結果より半導体チップの歩留りを算出する歩留り算出手段と、
を有する歩留り予測装置。 - 前記欠陥検出手段は、前記配置されたノイズ粒子の近傍のマスクデータのみを読み出し、マスクのパタンが欠陥となるか否かを検出する
請求項1記載の歩留り予測装置。 - 半導体チップの製造時の歩留りを予測する方法であって、
予め算出したノイズ粒子の粒径分布に基づいて、所定の複数個の半導体チップに付着するノイズ粒子を生成し、
前記生成されたノイズ粒子各々に、該ノイズ粒子が付着する半導体チップの識別番号を付与し、
前記生成されたノイズ粒子全てを1個のマスク上に配置し、
前記配置された各ノイズ粒子により、マスクのパタンが欠陥となるか否かを検出し、
前記検出結果と、前記ノイズ粒子各々に付与された前記半導体チップ識別番号に基づいて欠陥となる半導体チップの数を集計し、
該集計結果に基づいて半導体チップの歩留りを算出する、
歩留り予測方法。 - 前記ノイズ粒子の粒径分布を算出する段階が、
1組の欠陥密度チェックパタンを有する1組の半導体チップを選択された半導体製造現場において製造する段階と、
ノイズ粒子の粒径に対応する欠陥率を決定するために1組の半導体チップの歩留まりを分析する段階と、
1組の半導体チップの欠陥率に対応するノイズ粒子の粒径分布を求める段階と、
を有する、
請求項3記載の歩留り予測方法。 - 前記ノイズ粒子の粒径分布が粒径依存性とノイズ粒子密度とを有する、
請求項4記載の歩留り予測方法。 - 各欠陥密度チェックパタンが導体線間の一定の間隔を有し、
1組の欠陥密度チェックパタンが導体線間の選択された数の異なった間隔を有する、
請求項5記載の歩留り予測方法。 - 前記ノイズ粒子の粒径分布を算出する段階が、1組の半導体チップの欠陥密度チェックパタンを表わす歩留まり式を解く段階を更に有する、
請求項6記載の歩留り予測方法。 - 前記ノイズ粒子の粒径分布を算出する段階が、1組の半導体チップのノイズ粒子の粒径に対応する欠陥率に対する歩留まり式を帰納的に合わせ込む段階を更に有する、
請求項7記載の歩留り予測方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30603594A JP3986571B2 (ja) | 1994-12-09 | 1994-12-09 | 歩留り予測装置とその方法 |
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EP95308971A EP0718880B1 (en) | 1994-12-09 | 1995-12-11 | Apparatus and method for estimating chip yield |
DE69520340T DE69520340T2 (de) | 1994-12-09 | 1995-12-11 | Apparat und Methode zur Chipausbeuteermittlung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30603594A JP3986571B2 (ja) | 1994-12-09 | 1994-12-09 | 歩留り予測装置とその方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08162510A JPH08162510A (ja) | 1996-06-21 |
JP3986571B2 true JP3986571B2 (ja) | 2007-10-03 |
Family
ID=17952288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30603594A Expired - Fee Related JP3986571B2 (ja) | 1994-12-09 | 1994-12-09 | 歩留り予測装置とその方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5754432A (ja) |
EP (1) | EP0718880B1 (ja) |
JP (1) | JP3986571B2 (ja) |
KR (1) | KR100359599B1 (ja) |
DE (1) | DE69520340T2 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3364109B2 (ja) * | 1997-04-18 | 2003-01-08 | 松下電器産業株式会社 | 集積回路装置の歩留まり推定方法 |
US6070004A (en) * | 1997-09-25 | 2000-05-30 | Siemens Aktiengesellschaft | Method of maximizing chip yield for semiconductor wafers |
US6044208A (en) * | 1998-04-30 | 2000-03-28 | International Business Machines Corporation | Incremental critical area computation for VLSI yield prediction |
US6247853B1 (en) * | 1998-05-26 | 2001-06-19 | International Business Machines Corporation | Incremental method for critical area and critical region computation of via blocks |
US6367040B1 (en) * | 1999-01-11 | 2002-04-02 | Siemens Aktiengesellschaft | System and method for determining yield impact for semiconductor devices |
JP4080087B2 (ja) | 1999-02-01 | 2008-04-23 | 株式会社日立製作所 | 分析方法,分析システム及び分析装置 |
US6707936B1 (en) | 1999-04-16 | 2004-03-16 | Texas Instruments Incorporated | Method and apparatus for predicting device yield from a semiconductor wafer |
US6449749B1 (en) * | 1999-11-18 | 2002-09-10 | Pdf Solutions, Inc. | System and method for product yield prediction |
JP4170569B2 (ja) * | 2000-06-02 | 2008-10-22 | 大日本印刷株式会社 | 基板選択装置 |
JP4357134B2 (ja) | 2001-03-29 | 2009-11-04 | 株式会社日立製作所 | 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム |
JP4126189B2 (ja) * | 2002-04-10 | 2008-07-30 | 株式会社日立ハイテクノロジーズ | 検査条件設定プログラム、検査装置および検査システム |
US6909931B2 (en) * | 2002-06-04 | 2005-06-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and system for estimating microelectronic fabrication product yield |
US6996790B2 (en) * | 2003-01-30 | 2006-02-07 | Synopsys, Inc. | System and method for generating a two-dimensional yield map for a full layout |
US9002497B2 (en) | 2003-07-03 | 2015-04-07 | Kla-Tencor Technologies Corp. | Methods and systems for inspection of wafers and reticles using designer intent data |
WO2006039625A2 (en) * | 2004-10-01 | 2006-04-13 | Mentor Graphics Corporation | Feature failure correlation |
JP4718914B2 (ja) * | 2005-06-28 | 2011-07-06 | 株式会社東芝 | 半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法 |
US7544578B2 (en) | 2007-01-03 | 2009-06-09 | International Business Machines Corporation | Structure and method for stochastic integrated circuit personalization |
US7752580B2 (en) * | 2007-07-26 | 2010-07-06 | International Business Machines Corporation | Method and system for analyzing an integrated circuit based on sample windows selected using an open deterministic sequencing technique |
JP4893778B2 (ja) * | 2009-05-21 | 2012-03-07 | 大日本印刷株式会社 | 描画用基板の供給方法および基板選択装置 |
US8276102B2 (en) | 2010-03-05 | 2012-09-25 | International Business Machines Corporation | Spatial correlation-based estimation of yield of integrated circuits |
US20130218518A1 (en) * | 2012-02-21 | 2013-08-22 | International Business Machines Corporation | Automated, three dimensional mappable environmental sampling system and methods of use |
KR20200122673A (ko) * | 2019-04-18 | 2020-10-28 | 삼성전자주식회사 | 패턴 디자인 및 상기 패턴 디자인을 검사하기 위한 방법 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4840376B1 (ja) | 1969-01-09 | 1973-11-30 | ||
DE2240654A1 (de) * | 1971-09-22 | 1973-03-29 | Ibm | Verfahren in einem herstellungsprozess fuer monolithisch integrierte schaltungen |
US3751647A (en) * | 1971-09-22 | 1973-08-07 | Ibm | Semiconductor and integrated circuit device yield modeling |
US3983479A (en) * | 1975-07-23 | 1976-09-28 | International Business Machines Corporation | Electrical defect monitor structure |
EP0054596B1 (fr) * | 1980-12-18 | 1985-05-29 | International Business Machines Corporation | Procédé d'inspection et de tri automatique d'objets présentant des configurations avec des tolérances dimensionnelles et des critères de rejet variables selon l'emplacement, équipement et circuits de mise en oeuvre |
US4763289A (en) * | 1985-12-31 | 1988-08-09 | International Business Machines Corporation | Method for the modeling and fault simulation of complementary metal oxide semiconductor circuits |
US4835466A (en) * | 1987-02-06 | 1989-05-30 | Fairchild Semiconductor Corporation | Apparatus and method for detecting spot defects in integrated circuits |
US5287290A (en) * | 1989-03-10 | 1994-02-15 | Fujitsu Limited | Method and apparatus for checking a mask pattern |
US5051938A (en) * | 1989-06-23 | 1991-09-24 | Hyduke Stanley M | Simulation of selected logic circuit designs |
JP2679500B2 (ja) * | 1990-12-17 | 1997-11-19 | モトローラ・インコーポレイテッド | 総合的なシステム歩留りを計算するための方法 |
US5282140A (en) * | 1992-06-24 | 1994-01-25 | Intel Corporation | Particle flux shadowing for three-dimensional topography simulation |
US5497381A (en) * | 1993-10-15 | 1996-03-05 | Analog Devices, Inc. | Bitstream defect analysis method for integrated circuits |
JPH07306848A (ja) * | 1994-05-16 | 1995-11-21 | Matsushita Electron Corp | 歩留まり推定装置 |
US5539652A (en) * | 1995-02-07 | 1996-07-23 | Hewlett-Packard Company | Method for manufacturing test simulation in electronic circuit design |
US5598341A (en) * | 1995-03-10 | 1997-01-28 | Advanced Micro Devices, Inc. | Real-time in-line defect disposition and yield forecasting system |
US5649169A (en) * | 1995-06-20 | 1997-07-15 | Advanced Micro Devices, Inc. | Method and system for declustering semiconductor defect data |
-
1994
- 1994-12-09 JP JP30603594A patent/JP3986571B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-07 US US08/568,909 patent/US5754432A/en not_active Expired - Lifetime
- 1995-12-09 KR KR1019950048136A patent/KR100359599B1/ko not_active IP Right Cessation
- 1995-12-11 EP EP95308971A patent/EP0718880B1/en not_active Expired - Lifetime
- 1995-12-11 DE DE69520340T patent/DE69520340T2/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0718880B1 (en) | 2001-03-14 |
EP0718880A2 (en) | 1996-06-26 |
DE69520340D1 (de) | 2001-04-19 |
DE69520340T2 (de) | 2001-07-12 |
KR960026522A (ko) | 1996-07-22 |
KR100359599B1 (ko) | 2003-01-24 |
JPH08162510A (ja) | 1996-06-21 |
US5754432A (en) | 1998-05-19 |
EP0718880A3 (en) | 1997-02-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040524 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040706 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040903 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050830 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070528 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070711 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
LAPS | Cancellation because of no payment of annual fees |