JP4357134B2 - 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，半導体集積回路，薄膜磁気ヘッド，光デバイスなどの電子デバイスの製造過程で発生する異物ないしはパターン欠陥を管理する検査システムや異物ないしはパターン欠陥を検出する検査装置と，それを用いた製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の製造を例に以下，従来技術を説明する。半導体集積回路（以下，ＬＳＩと称する）は，一般にシリコンウェーハ上に回路パターンなどの層が多層化されて複数のチップ（素子）を製造する前工程と，チップ毎に切り離し，製品を完成させる後工程に分かれている。製造中に発生する不良の大半は，微細加工を伴う長大な前工程で発生し，前工程での歩留り向上が，低コスト生産に重要な課題である。ここで，前工程での歩留りとは，前工程の最終試験である電気検査の結果で決まる良品率，すなわち，ウェーハ上の全チップ数に対する良品チップの割合のことである。
【０００３】
前工程の不良は，機能不良とパラメトリック不良に大別できる。機能不良とは，製造途中に発生する異物やパターン欠陥（以下，総称して欠陥）が主な原因で，回路パターンの断線や短絡などを引き起こし，回路が正常に動作しない不良である。一方，パラメトリック不良とは，加工寸法，酸化膜厚などのプロセスの微妙なばらつきが原因で，トランジスタの動作速度が設計仕様を満たさない不良である。
【０００４】
機能不良の原因となる異物やパターン欠陥を検出する目的で，前工程製造ラインでは，異物検査装置や外観検査装置といった欠陥検査装置が使われる。異物検査装置とは，特許第２５３３６１０号などに記載されているように，レーザ光をウェーハに照射し，その散乱光を検出する装置が一般的である。外観検査装置とは，特許第２９８１４３４号などに記載されているように，回路パターンの画像を撮像し，画像処理により異常個所を検出する装置である。
【０００５】
製造ラインでは，歩留りを維持する目的で，一般に欠陥検査装置で検出される欠陥の個数を管理する。欠陥の個数を安定に保つことで，歩留りを高く維持できるという考え方である。しかし，欠陥の個数と歩留りの間には，必ずしも相関関係が成り立つわけでなく，欠陥の個数を管理することが得策とは言えない。理由は，発生した欠陥の大きさや種類，欠陥が発生した工程や位置などによって，歩留りを劣化する度合い（歩留り損失量）が異なるためである。
【０００６】
欠陥検査の結果を歩留り損失量に換算して管理する一つの方法として，特開２０００−２２３３８５号などがある。この方法は，電気検査の結果と欠陥検査の結果をＬＳＩのチップ毎に対応づけを行い，欠陥による歩留り損失量を算出する。しかし，この方法は，ウェーハ毎に前工程の最終試験である電気検査の結果が必要であり，欠陥検査の後にすぐに歩留り損失量が出力されるわけではない。そのため，歩留り損失量が算出されるまでの時間が遅いという問題があった。
【０００７】
欠陥検査の結果を歩留り損失量に換算して管理する別の方法として，欠陥検査の後に，個々の欠陥を電子顕微鏡などで観察し，致命な欠陥や非致命な欠陥などに分類し，致命な欠陥の個数を管理する方法がある。この方法は，分類の精度が高ければ，電気検査の結果を必要とせず，欠陥の観察後に，歩留り損失量を求めることができる。しかし，ＬＳＩの回路パターンが微細化し，さらに欠陥検査装置が高精度化しているため，欠陥検査装置で検出される欠陥の個数は飛躍的な増加を続けている。そのため，すべての欠陥を電子顕微鏡などで観察し，分類することは時間的制約で難しい状況である。
【０００８】
これらの問題を解決する試みとして，欠陥検査の結果から歩留り損失量を予測する方法が提案されている。その代表的な方法が，クリティカルエリア法と呼ばれる方法である。クリティカルエリア法は，特開昭４８−４０３７６号，特開平８−１６２５１０，ＵＳＰ５５９８３４１号，論文集“ＩＢＭ Ｊｏｕｒｎａｌｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ”の１９８４年，２８巻，４号に掲載された論文“Ｍｏｄｅｌｉｎｇ ｏｆ ｄｅｆｅｃｔｓ ｉｎ ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃ”などに記されている。この方法では，欠陥はランダムな位置に発生し，また，欠陥の大きさの分布は，一定であるという仮定がある。欠陥の大きさの分布が一定とは，大きな欠陥は少なく，小さな欠陥は多く存在した場合，その関係はいつも不変であることを前提としている。しかし，実際のウェーハ上に発生する欠陥は，ランダムな位置に発生するとは限らない。また，大きさの分布も一定ではなく，小さい欠陥だけが多発することもある。そのため，クリティカルエリア法では，予測精度に問題があった。
【０００９】
【発明が解決しようとする課題】
本発明では，電気検査の結果を待つことなく，欠陥検査の結果から，高精度に歩留り損失量を換算する。また，欠陥を電子顕微鏡などで観察しなくとも，歩留り損失量を換算することができ，製造ラインでは，対策が必要な製造工程の装置などを重点的に分析したり，管理するといった戦略を取ることができる。
【００１０】
また，従来の歩留り損失量予測技術であるクリティカルエリア法は，欠陥がランダムな位置に発生するとか，欠陥の大きさの分布は，一定であるといった前提条件があった。しかし，本発明はそのような前提条件はなく，欠陥がランダムな位置に発生しなくとも有効である。また，ウェーハ毎に欠陥の大きさの分布が異なっても予測精度が低下することはない。
【００１１】
【課題を解決するための手段】
上記課題を解決するための手段として，まず，被検査対象の有する異物もしくはパターン欠陥の位置と大きさを検出する検査装置と，該検査装置とネットワークを介して接続され，該検査装置が検出して得た検査データと被検査対象に形成されるデバイス内に設定した異物もしくはパターン欠陥の位置と大きさに対する致命率計算データとを記憶する記憶手段と，該検査装置が検出して得た検査データと該致命率計算データから，個々の異物もしくはパターン欠陥の致命率を算出し，さらに個々の異物もしくはパターン欠陥から算出された該致命率から，被検査対象の個々のチップの致命率を算出する算出手段とを有する解析ユニットとを備えた検査システムが一つの例である。
【００１２】
また，検査対象の有する異物もしくはパターン欠陥の位置と大きさを検出する検査手段と，該検査手段で検出して得た検査データと，被検査対象に形成されるデバイス内に設定した異物もしくはパターン欠陥の位置と大きさに対する致命率計算データとを記憶する記憶手段と，該検査データと該致命率計算データから，個々の異物もしくはパターン欠陥の致命率を算出し，さらに個々の異物もしくはパターン欠陥から算出された該致命率から，被検査対象の個々のチップの致命率を算出する算出手段とを備えた検査装置が別の例である。
【００１３】
【発明の実施の形態】
本発明の実施形態を示す前に，まず，ＬＳＩウェーハのインラインの欠陥検査について図３を用いて，説明する。ウェーハの製造過程は，製造開始から製造完了まで，多数の製造工程や検査で構成されている。図３において，３０などの白抜きの四角が，一つ一つの製造工程であり，斜線の四角３１〜３３が，欠陥検査，黒い四角３４が，最終試験の電気検査である。欠陥検査では，欠陥の座標や大きさを出力する。また，電気検査３４では，ウェーハに形成されたＬＳＩチップ毎の良品と不良品を判定する。
【００１４】
次に，本発明の実施形態を図面により説明する。
【００１５】
図１は本発明でＬＳＩウェーハの製造過程での欠陥検査の結果を歩留り損失量に換算する手順を示す一実施形態である。
【００１６】
図１において，処理１１では，欠陥マップデータを読み込む。
【００１７】
図４が，欠陥マップデータの一例である。図４の例では，品種名，ウェーハ名，検査工程名，検査日などの付帯情報４０に対して，欠陥毎の座標や大きさなどの欠陥マップデータ４１が備わっている。欠陥マップデータ４１は，４つの欠陥があることを意味し，それぞれの欠陥に「欠陥番号」として通し番号が記されている。例えば，欠陥番号１の欠陥は，ウェーハ上のチップ列の座標３，チップ行の座標１にあり，チップ内の座標がＸ＝１０，Ｙ＝８０であり，欠陥の大きさは０．５であることを意味する。欠陥マップデータ４１をウェーハのマップ状に図示したものが，４２である。４２の丸枠は，ウェーハを表わし，四角い枠は，ウェーハに形成されるＬＳＩチップ，黒の打点５１〜５４は，欠陥の位置を表わす。打点５１は，欠陥マップデータ４１の欠陥番号１，打点５２は，欠陥マップデータ４１の欠陥番号２，打点５３は，欠陥マップデータ４１の欠陥番号３，打点５４は，欠陥マップデータ４１の欠陥番号４に対応する。ここで、欠陥の大きさの関しては、例えば異物の長手方向にみた長さを用いて定義することができるが、その場合に限らない。その他の方法として、異物の長手方向の長さΔＹと、それと直角に交わる方向の長さΔＸとを用いて、√(ΔＸΔＹ)として定義しても本発明の範囲内である。
【００１８】
処理１１で読み込む欠陥マップデータは，欠陥検査の結果そのものである場合もあるが，図５のように，複数の欠陥検査の結果を用いて演算したデータの場合もある。図５の演算は，正味欠陥の抽出処理と呼ばれるものである。図５において，欠陥マップデータ４３は，図３における欠陥検査３１の結果であり，６１〜６６の欠陥を検出している。欠陥マップデータ４４は，図３における欠陥検査３２の結果であり，７１〜７５の欠陥を検出している。ここで，欠陥６１と欠陥７１，欠陥６３と欠陥７２，欠陥６５と欠陥７４は，それぞれ同一の座標で検出されている。これらは，欠陥検査３１で検出されたものが，欠陥検査３２でも再度検出されたものである。正味欠陥の抽出処理とは，欠陥検査３２の結果から，欠陥検査３１以降の製造過程で発生した欠陥だけを抽出する処理で，演算結果が欠陥マップデータ４５である。
【００１９】
次に，図１において，処理１２では，致命率計算データを読み込む。
【００２０】
図６が，致命率計算データの一例である。図６の例では，品種名，検査工程名などの付帯情報８０に対して，欠陥の大きさ別に，欠陥の致命率を計算するためのデータが記されている。８１は，欠陥の大きさが０より大きく０．４未満のデータ９１へのリンクを示す。リンク先の９１が，致命率計算データである。ＬＳＩチップを平面的に４分割し，欠陥がチップの左下部にあれば，致命率０．０，右下部にあれば，致命率０．１，左上部にあれば，致命率０．０，右上部にあれば，致命率０．１に計算する。同様に，８２は，欠陥の大きさが０．４以上０．８未満のデータ９２へのリンク，致命率計算データ９２は，欠陥がチップの左下部にあれば，致命率０．２，右下部にあれば，致命率０．５，左上部にあれば，致命率０．４，右上部にあれば，致命率０．２に計算する。８３は，欠陥の大きさが０．８以上１．２未満のデータ９３へのリンク，９３はリンク先の致命率計算データで，８４は，欠陥の大きさが１．２以上のデータ９４へのリンク，９４はリンク先の致命率計算データである。図６の例では，大きさを４分割，ＬＳＩチップ内を４分割，合計１６通りの致命率計算データをもつ。分割方法は，この例に限ったものではなく，細分化するほど，目的の歩留り劣化量の算出精度が良くなる。このように、ＬＳＩチップを分割してデータ管理し、欠陥の大きさと分割領域とに応じた致命率計算データを保持すると、ＬＳＩチップのエリア毎の配線密度（回路レイアウトの蜜や疎の状態）に応じた詳細な致命率を利用することができるため、後述する歩留まり損失量算出の精度を向上させることができる。
【００２１】
次に，図１において，処理１３では，欠陥毎の致命率を算出する。
【００２２】
図７の４６は，図４の欠陥マップデータ４１と，図６の致命率計算データから計算した致命率付きの欠陥マップデータである。致命率付きの欠陥マップデータ４６は，欠陥マップデータ４１に，「致命率」の列が追記されている。例えば，欠陥番号１は，大きさ０．５であるから，図６の致命率計算データの８２が参照される。次に，８２のリンク先の９２が参照され，チップ内の座標Ｘ＝１０，Ｙ＝８０であるから，チップ内の左上部に対応し，致命率は０．４と計算される。当該計算結果が，致命率の列に記されている。
【００２３】
次に，図２において，処理１４では，チップ毎の致命率を算出する。
【００２４】
図８は，図７の致命率付き欠陥マップデータ４６から計算したチップ毎の致命率マップ４７である。マップ４７内の「０」「０．４６」「０．７」「０．３」がそれぞれのＬＳＩチップの致命率を示している。まず，致命率付き欠陥マップデータ４６のチップ列とチップ行の座標から，欠陥をチップ毎に振り分ける。チップ列１，チップ行２には，欠陥番号３だけが存在し，欠陥番号３の致命率が０．７であるため，チップの致命率も「０．７」になる。チップ列２，チップ行３には，欠陥番号４だけが存在し，欠陥番号４の致命率が０．３であるため，チップの致命率も「０．３」になる。チップ列３，チップ行１には，欠陥番号１と欠陥番号２の２つの欠陥が存在する。そこで，チップの致命率は，欠陥番号１の致命率が，０．４，欠陥番号２の致命率が０．１であるから，１−｛（１−０．４）×（１−０．１）｝を計算し，当該チップの致命率は「０．４６」になる。他のチップは，欠陥が一つも存在しないため，「０」になる。
【００２５】
次に，図１において，処理１５では，歩留り損失量を算出する。
【００２６】
具体的には、図８の致命率マップ４７の全チップの平均を計算する。すなわち，（０．４６＋０．７＋０．３）÷９を計算すると，０．１６になる。この結果，歩留り損失量は１６％と計算される。
【００２７】
次に，図１において，処理１６では，計算した歩留り損失量を出力する。単に計算結果の１６％を出力するだけでもよいが，図９〜図１１のように，欠陥マップやチップの致命率マップを同時に出力するとユーザに親切である。
【００２８】
このように，欠陥マップデータから歩留り損失量を算出できると，品質管理の観点からは，歩留り損失量の値に応じて，コストをかけて即時に不具合工程を対策すべきか，あるいは対策の優先順位を下げてもよいか判断できる。また，生産管理の観点からは，歩留り損失量が大きいとき，製品の生産量が減少することを定量的に把握できる。そこで，製品の生産量を計画どおりにするため，新たなにウェーハを即時に投入する。
【００２９】
本実施の形態の図１に示すプログラム処理により、図３に示す電気検査３４の検査結果を用いること無く欠陥検査３１，３２等の最新の結果を用いるだけで歩留まり損失量を算出することができる。このため、ウェーハの生産量の調整を早期予測に基づいて迅速に行うことができ、顧客納期に予定量を確実に生産する確度を向上させることができる。本実施の形態では歩留まり損失量は１６％と算出されるが、この出力値に基づき、ユーザは受注量に上乗せして生産量を調整することができる。また、製造ラインシステムに対して、生産量調整の指示情報を送信して調整することもできる。
【００３０】
図９は，画面１００に欠陥マップ１０１と致命率マップ１０２と歩留り損失量１０３を並べて出力した例である。
【００３１】
図１０は，画面１１０に欠陥マップ１０１と，致命率とは逆に良品になる確率をマップ状に１１２のように出力した例である。良品になる確率は，各チップとも１から致命率を引いた値である。１１３は，ＤＬＹ（Ｄｅｆｅｃｔ Ｌｉｍｉｔｅｄ Ｙｉｅｌｄ）すなわち「欠陥で制限される歩留り」として，１００％から歩留り損失量を引いた値を出力したものである。ＤＬＹのように，歩留り損失量ではなく，歩留り損失量から計算できる別の指標も有効である。他には，論文集“IEEE Transactions on Semiconductor Manufacturing”の１９９０年，第３巻，第２号，６０ページ〜７１ページに掲載された著者J. A. Cunninghamの論文“The use and evaluation of yield models in integrated circuit manufacturing”などに記載されている数式を用いて，別の指標を計算できる。例えば，欠陥密度は，求めたＤＬＹの対数を取り，ＬＳＩチップの面積で除算したものがその一つである。
【００３２】
図１１は，画面１２０に欠陥マップと致命率マップを重ねて出力したマップ１２１である。この例では，致命率マップを数値ではなく，濃淡ないしは色分けして出力した。１２２は歩留り損失量である。
【００３３】
ここまでは，一つの欠陥マップデータ４１から歩留り損失量を計算して，出力する実施形態を示した。
【００３４】
次に，ある一定期間に行った複数のウェーハの欠陥検査結果から，歩留り損失量を管理する方法の一実施形態を説明する。
【００３５】
図１２は，２０００年１２月１６日に，欠陥検査の来歴を調べた結果の一例である。例に示す製造ラインでは，ＬＳＩウェーハの欠陥検査は，Ｐ０００１，Ｐ０００２，Ｐ０００３の３工程で行われている。３工程のいずれかで，２０００年１２月１０日〜１２月１５日の期間に，欠陥検査が行われたウェーハの検査来歴を調べた結果である。この期間に６枚のウェーハが３工程のいずれかで検査されていた。検査来歴１３１のウェーハは，工程Ｐ０００１で２０００年１１月２９日に検査し，工程Ｐ０００２で１２月２日に検査し，工程Ｐ０００３で１２月１０日に検査していた。このウェーハは，指定期間に，工程Ｐ０００３を行っていた。検査来歴１３２のウェーハは，工程Ｐ０００１〜Ｐ０００３を，それぞれ２０００年１２月３日，１２月１０日，１２月１４日に検査し，このウェーハは，指定期間に，工程Ｐ０００２と工程Ｐ０００３の２工程を行っていた。検査来歴１３３のウェーハは，工程Ｐ０００１で２０００年１２月４日に検査し，工程Ｐ０００２で１２月１２日に検査したが，まだ，来歴を調べた日に，工程Ｐ０００３は，まだ検査していなかった。このウェーハは，指定期間に，工程Ｐ０００２を行っていた。検査来歴１３４のウェーハや検査来歴１３５のウェーハも，工程Ｐ０００１，工程Ｐ０００２をそれぞれ検査し，工程Ｐ０００３は，まだ検査していなかった。検査来歴１３６のウェーハは，工程Ｐ０００１だけを検査し，まだ，工程Ｐ０００２，工程Ｐ０００３は検査していなかった。
【００３６】
図１３は、図１２に示した検査来歴に基づき，上記指定期間における各検査工程の歩留り損失量の平均を計算し，グラフ１４０を結果として出力した一例である。１４１は，工程Ｐ０００１で，２０００年１２月１０日〜１２月１５日に検査したウェーハから計算した歩留り損失量である。対象となるウェーハの検査来歴は，１３５と１３６である。歩留り損失量１４２の計算対象になったウェーハの検査来歴は，１３２〜１３５である。歩留り損失量１４３の計算対象になったウェーハの検査来歴は，１３１と１３２である。このように，グラフ１４０は，工程毎に異なるウェーハの欠陥マップデータから計算される。尚、各ウェーハの各検査における歩留まり損失量の算出方法は、上記の実施の形態で示した図１のフローと同様である。
【００３７】
一定期間を指定して、歩留まり損失量を算出する本実施の形態では、現在仕掛り中のウェーハを含む複数のウェーハに関する最新の欠陥検査データを用いることとしているため、現在の製造ラインが有する致命欠陥を生ずる可能性の高いライン部分を精度良く抽出することができる。図１３の出力では、検査工程Ｐ０００２の歩留まり損失量が最も高いことが分かるため、検査工程Ｐ０００１からＰ０００２の間の工程群をチェックすれば、歩留まりを改善するのにもっとも効率が良いことがわかる。また、本実施の形態では、複数のウェーハに基づく欠陥検査データの平均値を用いているため、前述した１枚のウェーハの欠陥検査データに基づく歩留り損失量を算出する実施形態よりも精度よく予測することができる。
【００３８】
以上，欠陥マップデータから歩留り損失量を計算し，結果をユーザに提供する方法の実施形態の例を説明した。
【００３９】
次に，図６で例を示した致命率計算データの作成方法を説明する。図６で示した致命率計算データは，上記の歩留り損失量を計算するときには，予め計算し，登録しておくことが必要である。
【００４０】
図１４は，致命率計算データを作成し，登録する手順を示す一実施形態である。図１４において，処理１５１では，欠陥マップデータを読み込む。処理１５１は，図１で示した処理１１と同じ処理である。
【００４１】
次に，図１４において，処理１５２では，欠陥マップデータのグループ分割を行う。図１５が，グループ分割方法の一例である。図１５は，図６に示した致命率計算データと同じように，欠陥マップデータを，ＬＳＩチップの領域を４分割，欠陥の大きさを４分割，計１６分割した例である。チップ１６１を領域１８１〜１８４に分割し，左下部を領域１８１，右下部を領域１８２，左上部を領域１８３，右上部を領域１８４と定義した。欠陥マップ１６０を，グループ分割した例が１５０の表である。２０１〜２３４が，グループ分割後のそれぞれの欠陥マップである。欠陥マップ１６０の欠陥１７１は，領域１８２で，大きさが１．２以上のため，欠陥マップ２１４に属する。欠陥１７２は，領域１８１で，大きさが０．８以上のため，欠陥マップ２０３に属する。同様に，欠陥１７３は欠陥マップ２３３に属し，欠陥１７４は欠陥マップ２３３に属し，欠陥１７５は欠陥マップ２１１に属し，欠陥１７６は欠陥マップ２２２に属する。
【００４２】
次に，図１４において，処理１５３では，良品・不良品マップを読み込む。良品・不良品マップとは，ウェーハ製造過程の最終試験である電気検査の結果で，図１６のマップ２４０のように，ＬＳＩチップ毎に良品あるいは不良品を判定したものである。ここで，「Ｇ」は良品チップ（Ｇｏｏｄ），「Ｂ」は不良品チップ（Ｂａｄ）を表わす。
【００４３】
次に，図１４において，処理１５４では，グループ毎に欠陥の致命率を算出する。
【００４４】
図１６は，欠陥の致命率を算出する方法の一例を示したものである。図１６は，図１５のグループ分割で，欠陥マップ２３３に属した欠陥の致命率の計算方法を示す。欠陥マップ２３３と良品・不良品マップ２４０のそれぞれ同じチップの対応づけを行い，２４１に示す２元表を作成する。２元表は，欠陥マップ２３３で欠陥があるチップで，かつ良品・不良品マップ２４０で「Ｇ」であるチップが，１個，欠陥マップ２３３で欠陥があるチップで，かつ良品・不良品マップ２４０で「Ｂ」であるチップが，１個，欠陥マップ２３３で欠陥がないチップで，かつ良品・不良品マップ２４０で「Ｇ」であるチップが，６個，欠陥マップ２３３で欠陥がないチップで，かつ良品・不良品マップ２４０で「Ｂ」であるチップが，１個であることを表わす。２元表２４１のチップ数を用いて，欠陥マップ２３３の致命率は，１−｛１／（１＋１）｝／｛６／（６＋１）｝＝０．４１７となる。この計算をすべてのグループに対して行う。例では１ウェーハの欠陥マップデータでの計算例を示したが，複数ウェーハの欠陥マップデータから計算し，平均値を用いる方がよい。
【００４５】
次に，図２は，本発明によるシステムを示すブロック図の一例である。２１は欠陥検査装置，２２は電気検査装置，２３はローカルエリアネットワーク，２４は解析ユニットであり，解析ユニット２４は，記憶部２５，算出部２６，結果出力部２７を備える。欠陥検査装置２１と電気検査装置２２と解析ユニット２４は，ローカルエリアネットワーク２３を介して接続されている。図４の４１などの欠陥マップデータは，欠陥検査装置２１からローカルエリアネットワーク２３を介して取得し，記憶部２５に格納しておく。図１６などの良品・不良品マップは，電気検査装置２２からローカルエリアネットワーク２３を介して，取得し，記憶部２５に格納しておく。良品・不良品マップは，致命率計算データを作成するときだけ必要なため，ローカルエリアネットワーク２３を介さず，手入力あるいは磁気ディスクを介して記憶部２５に格納してもよい。図６の致命率計算データは，記憶部２５に格納しておく。図１の歩留り損失量の算出処理は，記憶部２５から読み出した欠陥マップデータや致命率算出データを用いて，算出部２６で歩留り損失量を計算し，結果出力部２７で出力する。また，図１４で示した致命率計算データ作成処理は，記憶部２５から読み出した欠陥マップデータや良品・不良品マップを用いて，算出部２６で新規に作成したり，更新して，記憶部２５に格納される。
【００４６】
また，図１７は，本発明による欠陥検査装置を示すブロック図の一例である。欠陥検査装置２５０は，検査部２５１，記憶部２５２，算出部２５３，結果出力部２５４を備える。検査部２５０では，ウェーハ上の欠陥を検出し，図４の４１などの欠陥マップデータを作成し，記憶部２５２に格納する。良品・不良品マップは，電気検査結果２２からローカルエリアネットワーク２３を介して，取得され，記憶部２５２に格納される。良品・不良品マップは，ローカルエリアネットワーク２３を介さず，手入力あるいは磁気ディスクを介して記憶部２５２に格納してもよい。記憶部２５２は，欠陥マップデータ，良品・不良品マップの他に，図６で示した致命率計算データを格納する。記憶部２５２に格納された欠陥マップデータと致命率計算データを読み出して，歩留り損失量を算出し，算出結果を結果出力部２５４で出力する。また，致命率計算データ作成処理は，記憶部２５２から読み出した欠陥マップデータや良品・不良品マップを用いて，算出部２５３で新規に作成したり，更新して，記憶部２５２に格納される。
【００４７】
【発明の効果】
以上説明したように，本発明によると，半導体集積回路などの異物検査や外観検査などの欠陥検査の結果から，歩留り損失量を換算し，出力することができるシステムや装置ならびに半導体デバイスの製造方法を提供する。この結果から，歩留りに対応の取れた欠陥の管理を，異物検査や外観検査の後，直ちに行うことができる。
【図面の簡単な説明】
【図１】本発明による歩留り損失量の算出手順の一実施形態を示す図である。
【図２】本発明による検査システムの一実施形態を示すブロック図である。
【図３】ウェーハの製造過程の一例を示す図である。
【図４】欠陥マップデータの一例を示す図である。
【図５】正味欠陥の検出方法の一例を示す図である。
【図６】致命率計算データの一例を示す図である。
【図７】致命率付き欠陥マップデータの一例を示す図である。
【図８】チップの致命率マップの一例を示す図である。
【図９】結果出力画面の一例を示す図である。
【図１０】結果出力画面の一例を示す図である。
【図１１】結果出力画面の一例を示す図である。
【図１２】ウェーハ毎の検査来歴の一例を示す図である。
【図１３】結果出力グラフの一例の一例を示す図である。
【図１４】致命率計算データの作成手順の一例を示す図である。
【図１５】欠陥マップデータのグループ分割の一例を示す図である。
【図１６】致命率算出方法の一例を示す図である。
【図１７】本発明による検査装置の一実施形態を示すブロック図である。
【符号の説明】
１１…欠陥マップデータ読込み処理，１２…致命率計算データ読込み処理，
１３…欠陥毎の致命率算出処理，１４…チップ毎の致命率算出処理，
１５…歩留り損失量算出処理，１６…歩留り損失量出力処理，
２１…欠陥検査装置，２２…電気検査装置（テスタ），２３…ローカルエリアネットワーク，
２４…解析ユニット，２５…記憶部，２６…算出部，２７…結果出力部，
３０…製造工程，３１〜３３…欠陥検査，３４…電気検査，
４０…欠陥マップデータの付帯情報，４１…欠陥マップデータ，
４２〜４５…欠陥マップ，４６…致命率付き欠陥マップデータ，
４７…チップの致命率マップ，５１〜５４…欠陥の位置，
６１〜６６…欠陥の位置，７１〜７５…欠陥の位置，
８０〜８４…致命率計算データの付帯情報，９１〜９４…致命率計算データ，
１００…画面，１０１…欠陥マップ，１０２…致命率マップ，１０３…歩留り損失量，
１１０…画面，１１１…欠陥マップ，１１２…良品になる確率のマップ，
１１３…欠陥に制限される歩留り，
１２０…画面，１２１…欠陥マップと致命率マップの重ね合わせマップ，
１２２…歩留り損失量，１３１〜１３６…ウェーハ毎の検査来歴，
１４０…工程別の歩留り損失量のグラフ，１４１〜１４３…歩留り損失量の平均，
１５１…欠陥マップデータ読込み処理，１５２…欠陥マップデータのグループ分割，
１５３…良品・不良品マップ読込み処理，１５４…グループ毎の欠陥の致命率算出処理，
１５５…致命率計算データの登録処理，
１６０…欠陥マップ，１６１…チップの分割，１７１〜１７６…欠陥の位置，
１８１〜１８４…チップの分割領域，２０１〜２３４…グループ分割した欠陥マップ，
２４０…良品・不良品マップ，２４１…２元表，
２５０…欠陥検査装置，
２５１…検査部，２５２…記憶部，２５３…算出部，２５４…結果出力部
【発明の属する技術分野】
本発明は，半導体集積回路，薄膜磁気ヘッド，光デバイスなどの電子デバイスの製造過程で発生する異物ないしはパターン欠陥を管理する検査システムや異物ないしはパターン欠陥を検出する検査装置と，それを用いた製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路の製造を例に以下，従来技術を説明する。半導体集積回路（以下，ＬＳＩと称する）は，一般にシリコンウェーハ上に回路パターンなどの層が多層化されて複数のチップ（素子）を製造する前工程と，チップ毎に切り離し，製品を完成させる後工程に分かれている。製造中に発生する不良の大半は，微細加工を伴う長大な前工程で発生し，前工程での歩留り向上が，低コスト生産に重要な課題である。ここで，前工程での歩留りとは，前工程の最終試験である電気検査の結果で決まる良品率，すなわち，ウェーハ上の全チップ数に対する良品チップの割合のことである。
【０００３】
前工程の不良は，機能不良とパラメトリック不良に大別できる。機能不良とは，製造途中に発生する異物やパターン欠陥（以下，総称して欠陥）が主な原因で，回路パターンの断線や短絡などを引き起こし，回路が正常に動作しない不良である。一方，パラメトリック不良とは，加工寸法，酸化膜厚などのプロセスの微妙なばらつきが原因で，トランジスタの動作速度が設計仕様を満たさない不良である。
【０００４】
機能不良の原因となる異物やパターン欠陥を検出する目的で，前工程製造ラインでは，異物検査装置や外観検査装置といった欠陥検査装置が使われる。異物検査装置とは，特許第２５３３６１０号などに記載されているように，レーザ光をウェーハに照射し，その散乱光を検出する装置が一般的である。外観検査装置とは，特許第２９８１４３４号などに記載されているように，回路パターンの画像を撮像し，画像処理により異常個所を検出する装置である。
【０００５】
製造ラインでは，歩留りを維持する目的で，一般に欠陥検査装置で検出される欠陥の個数を管理する。欠陥の個数を安定に保つことで，歩留りを高く維持できるという考え方である。しかし，欠陥の個数と歩留りの間には，必ずしも相関関係が成り立つわけでなく，欠陥の個数を管理することが得策とは言えない。理由は，発生した欠陥の大きさや種類，欠陥が発生した工程や位置などによって，歩留りを劣化する度合い（歩留り損失量）が異なるためである。
【０００６】
欠陥検査の結果を歩留り損失量に換算して管理する一つの方法として，特開２０００−２２３３８５号などがある。この方法は，電気検査の結果と欠陥検査の結果をＬＳＩのチップ毎に対応づけを行い，欠陥による歩留り損失量を算出する。しかし，この方法は，ウェーハ毎に前工程の最終試験である電気検査の結果が必要であり，欠陥検査の後にすぐに歩留り損失量が出力されるわけではない。そのため，歩留り損失量が算出されるまでの時間が遅いという問題があった。
【０００７】
欠陥検査の結果を歩留り損失量に換算して管理する別の方法として，欠陥検査の後に，個々の欠陥を電子顕微鏡などで観察し，致命な欠陥や非致命な欠陥などに分類し，致命な欠陥の個数を管理する方法がある。この方法は，分類の精度が高ければ，電気検査の結果を必要とせず，欠陥の観察後に，歩留り損失量を求めることができる。しかし，ＬＳＩの回路パターンが微細化し，さらに欠陥検査装置が高精度化しているため，欠陥検査装置で検出される欠陥の個数は飛躍的な増加を続けている。そのため，すべての欠陥を電子顕微鏡などで観察し，分類することは時間的制約で難しい状況である。
【０００８】
これらの問題を解決する試みとして，欠陥検査の結果から歩留り損失量を予測する方法が提案されている。その代表的な方法が，クリティカルエリア法と呼ばれる方法である。クリティカルエリア法は，特開昭４８−４０３７６号，特開平８−１６２５１０，ＵＳＰ５５９８３４１号，論文集“ＩＢＭ Ｊｏｕｒｎａｌｏｆ Ｒｅｓｅａｒｃｈ ａｎｄ Ｄｅｖｅｌｏｐｍｅｎｔ”の１９８４年，２８巻，４号に掲載された論文“Ｍｏｄｅｌｉｎｇ ｏｆ ｄｅｆｅｃｔｓ ｉｎ ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃ”などに記されている。この方法では，欠陥はランダムな位置に発生し，また，欠陥の大きさの分布は，一定であるという仮定がある。欠陥の大きさの分布が一定とは，大きな欠陥は少なく，小さな欠陥は多く存在した場合，その関係はいつも不変であることを前提としている。しかし，実際のウェーハ上に発生する欠陥は，ランダムな位置に発生するとは限らない。また，大きさの分布も一定ではなく，小さい欠陥だけが多発することもある。そのため，クリティカルエリア法では，予測精度に問題があった。
【０００９】
【発明が解決しようとする課題】
本発明では，電気検査の結果を待つことなく，欠陥検査の結果から，高精度に歩留り損失量を換算する。また，欠陥を電子顕微鏡などで観察しなくとも，歩留り損失量を換算することができ，製造ラインでは，対策が必要な製造工程の装置などを重点的に分析したり，管理するといった戦略を取ることができる。
【００１０】
また，従来の歩留り損失量予測技術であるクリティカルエリア法は，欠陥がランダムな位置に発生するとか，欠陥の大きさの分布は，一定であるといった前提条件があった。しかし，本発明はそのような前提条件はなく，欠陥がランダムな位置に発生しなくとも有効である。また，ウェーハ毎に欠陥の大きさの分布が異なっても予測精度が低下することはない。
【００１１】
【課題を解決するための手段】
上記課題を解決するための手段として，まず，被検査対象の有する異物もしくはパターン欠陥の位置と大きさを検出する検査装置と，該検査装置とネットワークを介して接続され，該検査装置が検出して得た検査データと被検査対象に形成されるデバイス内に設定した異物もしくはパターン欠陥の位置と大きさに対する致命率計算データとを記憶する記憶手段と，該検査装置が検出して得た検査データと該致命率計算データから，個々の異物もしくはパターン欠陥の致命率を算出し，さらに個々の異物もしくはパターン欠陥から算出された該致命率から，被検査対象の個々のチップの致命率を算出する算出手段とを有する解析ユニットとを備えた検査システムが一つの例である。
【００１２】
また，検査対象の有する異物もしくはパターン欠陥の位置と大きさを検出する検査手段と，該検査手段で検出して得た検査データと，被検査対象に形成されるデバイス内に設定した異物もしくはパターン欠陥の位置と大きさに対する致命率計算データとを記憶する記憶手段と，該検査データと該致命率計算データから，個々の異物もしくはパターン欠陥の致命率を算出し，さらに個々の異物もしくはパターン欠陥から算出された該致命率から，被検査対象の個々のチップの致命率を算出する算出手段とを備えた検査装置が別の例である。
【００１３】
【発明の実施の形態】
本発明の実施形態を示す前に，まず，ＬＳＩウェーハのインラインの欠陥検査について図３を用いて，説明する。ウェーハの製造過程は，製造開始から製造完了まで，多数の製造工程や検査で構成されている。図３において，３０などの白抜きの四角が，一つ一つの製造工程であり，斜線の四角３１〜３３が，欠陥検査，黒い四角３４が，最終試験の電気検査である。欠陥検査では，欠陥の座標や大きさを出力する。また，電気検査３４では，ウェーハに形成されたＬＳＩチップ毎の良品と不良品を判定する。
【００１４】
次に，本発明の実施形態を図面により説明する。
【００１５】
図１は本発明でＬＳＩウェーハの製造過程での欠陥検査の結果を歩留り損失量に換算する手順を示す一実施形態である。
【００１６】
図１において，処理１１では，欠陥マップデータを読み込む。
【００１７】
図４が，欠陥マップデータの一例である。図４の例では，品種名，ウェーハ名，検査工程名，検査日などの付帯情報４０に対して，欠陥毎の座標や大きさなどの欠陥マップデータ４１が備わっている。欠陥マップデータ４１は，４つの欠陥があることを意味し，それぞれの欠陥に「欠陥番号」として通し番号が記されている。例えば，欠陥番号１の欠陥は，ウェーハ上のチップ列の座標３，チップ行の座標１にあり，チップ内の座標がＸ＝１０，Ｙ＝８０であり，欠陥の大きさは０．５であることを意味する。欠陥マップデータ４１をウェーハのマップ状に図示したものが，４２である。４２の丸枠は，ウェーハを表わし，四角い枠は，ウェーハに形成されるＬＳＩチップ，黒の打点５１〜５４は，欠陥の位置を表わす。打点５１は，欠陥マップデータ４１の欠陥番号１，打点５２は，欠陥マップデータ４１の欠陥番号２，打点５３は，欠陥マップデータ４１の欠陥番号３，打点５４は，欠陥マップデータ４１の欠陥番号４に対応する。ここで、欠陥の大きさの関しては、例えば異物の長手方向にみた長さを用いて定義することができるが、その場合に限らない。その他の方法として、異物の長手方向の長さΔＹと、それと直角に交わる方向の長さΔＸとを用いて、√(ΔＸΔＹ)として定義しても本発明の範囲内である。
【００１８】
処理１１で読み込む欠陥マップデータは，欠陥検査の結果そのものである場合もあるが，図５のように，複数の欠陥検査の結果を用いて演算したデータの場合もある。図５の演算は，正味欠陥の抽出処理と呼ばれるものである。図５において，欠陥マップデータ４３は，図３における欠陥検査３１の結果であり，６１〜６６の欠陥を検出している。欠陥マップデータ４４は，図３における欠陥検査３２の結果であり，７１〜７５の欠陥を検出している。ここで，欠陥６１と欠陥７１，欠陥６３と欠陥７２，欠陥６５と欠陥７４は，それぞれ同一の座標で検出されている。これらは，欠陥検査３１で検出されたものが，欠陥検査３２でも再度検出されたものである。正味欠陥の抽出処理とは，欠陥検査３２の結果から，欠陥検査３１以降の製造過程で発生した欠陥だけを抽出する処理で，演算結果が欠陥マップデータ４５である。
【００１９】
次に，図１において，処理１２では，致命率計算データを読み込む。
【００２０】
図６が，致命率計算データの一例である。図６の例では，品種名，検査工程名などの付帯情報８０に対して，欠陥の大きさ別に，欠陥の致命率を計算するためのデータが記されている。８１は，欠陥の大きさが０より大きく０．４未満のデータ９１へのリンクを示す。リンク先の９１が，致命率計算データである。ＬＳＩチップを平面的に４分割し，欠陥がチップの左下部にあれば，致命率０．０，右下部にあれば，致命率０．１，左上部にあれば，致命率０．０，右上部にあれば，致命率０．１に計算する。同様に，８２は，欠陥の大きさが０．４以上０．８未満のデータ９２へのリンク，致命率計算データ９２は，欠陥がチップの左下部にあれば，致命率０．２，右下部にあれば，致命率０．５，左上部にあれば，致命率０．４，右上部にあれば，致命率０．２に計算する。８３は，欠陥の大きさが０．８以上１．２未満のデータ９３へのリンク，９３はリンク先の致命率計算データで，８４は，欠陥の大きさが１．２以上のデータ９４へのリンク，９４はリンク先の致命率計算データである。図６の例では，大きさを４分割，ＬＳＩチップ内を４分割，合計１６通りの致命率計算データをもつ。分割方法は，この例に限ったものではなく，細分化するほど，目的の歩留り劣化量の算出精度が良くなる。このように、ＬＳＩチップを分割してデータ管理し、欠陥の大きさと分割領域とに応じた致命率計算データを保持すると、ＬＳＩチップのエリア毎の配線密度（回路レイアウトの蜜や疎の状態）に応じた詳細な致命率を利用することができるため、後述する歩留まり損失量算出の精度を向上させることができる。
【００２１】
次に，図１において，処理１３では，欠陥毎の致命率を算出する。
【００２２】
図７の４６は，図４の欠陥マップデータ４１と，図６の致命率計算データから計算した致命率付きの欠陥マップデータである。致命率付きの欠陥マップデータ４６は，欠陥マップデータ４１に，「致命率」の列が追記されている。例えば，欠陥番号１は，大きさ０．５であるから，図６の致命率計算データの８２が参照される。次に，８２のリンク先の９２が参照され，チップ内の座標Ｘ＝１０，Ｙ＝８０であるから，チップ内の左上部に対応し，致命率は０．４と計算される。当該計算結果が，致命率の列に記されている。
【００２３】
次に，図２において，処理１４では，チップ毎の致命率を算出する。
【００２４】
図８は，図７の致命率付き欠陥マップデータ４６から計算したチップ毎の致命率マップ４７である。マップ４７内の「０」「０．４６」「０．７」「０．３」がそれぞれのＬＳＩチップの致命率を示している。まず，致命率付き欠陥マップデータ４６のチップ列とチップ行の座標から，欠陥をチップ毎に振り分ける。チップ列１，チップ行２には，欠陥番号３だけが存在し，欠陥番号３の致命率が０．７であるため，チップの致命率も「０．７」になる。チップ列２，チップ行３には，欠陥番号４だけが存在し，欠陥番号４の致命率が０．３であるため，チップの致命率も「０．３」になる。チップ列３，チップ行１には，欠陥番号１と欠陥番号２の２つの欠陥が存在する。そこで，チップの致命率は，欠陥番号１の致命率が，０．４，欠陥番号２の致命率が０．１であるから，１−｛（１−０．４）×（１−０．１）｝を計算し，当該チップの致命率は「０．４６」になる。他のチップは，欠陥が一つも存在しないため，「０」になる。
【００２５】
次に，図１において，処理１５では，歩留り損失量を算出する。
【００２６】
具体的には、図８の致命率マップ４７の全チップの平均を計算する。すなわち，（０．４６＋０．７＋０．３）÷９を計算すると，０．１６になる。この結果，歩留り損失量は１６％と計算される。
【００２７】
次に，図１において，処理１６では，計算した歩留り損失量を出力する。単に計算結果の１６％を出力するだけでもよいが，図９〜図１１のように，欠陥マップやチップの致命率マップを同時に出力するとユーザに親切である。
【００２８】
このように，欠陥マップデータから歩留り損失量を算出できると，品質管理の観点からは，歩留り損失量の値に応じて，コストをかけて即時に不具合工程を対策すべきか，あるいは対策の優先順位を下げてもよいか判断できる。また，生産管理の観点からは，歩留り損失量が大きいとき，製品の生産量が減少することを定量的に把握できる。そこで，製品の生産量を計画どおりにするため，新たなにウェーハを即時に投入する。
【００２９】
本実施の形態の図１に示すプログラム処理により、図３に示す電気検査３４の検査結果を用いること無く欠陥検査３１，３２等の最新の結果を用いるだけで歩留まり損失量を算出することができる。このため、ウェーハの生産量の調整を早期予測に基づいて迅速に行うことができ、顧客納期に予定量を確実に生産する確度を向上させることができる。本実施の形態では歩留まり損失量は１６％と算出されるが、この出力値に基づき、ユーザは受注量に上乗せして生産量を調整することができる。また、製造ラインシステムに対して、生産量調整の指示情報を送信して調整することもできる。
【００３０】
図９は，画面１００に欠陥マップ１０１と致命率マップ１０２と歩留り損失量１０３を並べて出力した例である。
【００３１】
図１０は，画面１１０に欠陥マップ１０１と，致命率とは逆に良品になる確率をマップ状に１１２のように出力した例である。良品になる確率は，各チップとも１から致命率を引いた値である。１１３は，ＤＬＹ（Ｄｅｆｅｃｔ Ｌｉｍｉｔｅｄ Ｙｉｅｌｄ）すなわち「欠陥で制限される歩留り」として，１００％から歩留り損失量を引いた値を出力したものである。ＤＬＹのように，歩留り損失量ではなく，歩留り損失量から計算できる別の指標も有効である。他には，論文集“IEEE Transactions on Semiconductor Manufacturing”の１９９０年，第３巻，第２号，６０ページ〜７１ページに掲載された著者J. A. Cunninghamの論文“The use and evaluation of yield models in integrated circuit manufacturing”などに記載されている数式を用いて，別の指標を計算できる。例えば，欠陥密度は，求めたＤＬＹの対数を取り，ＬＳＩチップの面積で除算したものがその一つである。
【００３２】
図１１は，画面１２０に欠陥マップと致命率マップを重ねて出力したマップ１２１である。この例では，致命率マップを数値ではなく，濃淡ないしは色分けして出力した。１２２は歩留り損失量である。
【００３３】
ここまでは，一つの欠陥マップデータ４１から歩留り損失量を計算して，出力する実施形態を示した。
【００３４】
次に，ある一定期間に行った複数のウェーハの欠陥検査結果から，歩留り損失量を管理する方法の一実施形態を説明する。
【００３５】
図１２は，２０００年１２月１６日に，欠陥検査の来歴を調べた結果の一例である。例に示す製造ラインでは，ＬＳＩウェーハの欠陥検査は，Ｐ０００１，Ｐ０００２，Ｐ０００３の３工程で行われている。３工程のいずれかで，２０００年１２月１０日〜１２月１５日の期間に，欠陥検査が行われたウェーハの検査来歴を調べた結果である。この期間に６枚のウェーハが３工程のいずれかで検査されていた。検査来歴１３１のウェーハは，工程Ｐ０００１で２０００年１１月２９日に検査し，工程Ｐ０００２で１２月２日に検査し，工程Ｐ０００３で１２月１０日に検査していた。このウェーハは，指定期間に，工程Ｐ０００３を行っていた。検査来歴１３２のウェーハは，工程Ｐ０００１〜Ｐ０００３を，それぞれ２０００年１２月３日，１２月１０日，１２月１４日に検査し，このウェーハは，指定期間に，工程Ｐ０００２と工程Ｐ０００３の２工程を行っていた。検査来歴１３３のウェーハは，工程Ｐ０００１で２０００年１２月４日に検査し，工程Ｐ０００２で１２月１２日に検査したが，まだ，来歴を調べた日に，工程Ｐ０００３は，まだ検査していなかった。このウェーハは，指定期間に，工程Ｐ０００２を行っていた。検査来歴１３４のウェーハや検査来歴１３５のウェーハも，工程Ｐ０００１，工程Ｐ０００２をそれぞれ検査し，工程Ｐ０００３は，まだ検査していなかった。検査来歴１３６のウェーハは，工程Ｐ０００１だけを検査し，まだ，工程Ｐ０００２，工程Ｐ０００３は検査していなかった。
【００３６】
図１３は、図１２に示した検査来歴に基づき，上記指定期間における各検査工程の歩留り損失量の平均を計算し，グラフ１４０を結果として出力した一例である。１４１は，工程Ｐ０００１で，２０００年１２月１０日〜１２月１５日に検査したウェーハから計算した歩留り損失量である。対象となるウェーハの検査来歴は，１３５と１３６である。歩留り損失量１４２の計算対象になったウェーハの検査来歴は，１３２〜１３５である。歩留り損失量１４３の計算対象になったウェーハの検査来歴は，１３１と１３２である。このように，グラフ１４０は，工程毎に異なるウェーハの欠陥マップデータから計算される。尚、各ウェーハの各検査における歩留まり損失量の算出方法は、上記の実施の形態で示した図１のフローと同様である。
【００３７】
一定期間を指定して、歩留まり損失量を算出する本実施の形態では、現在仕掛り中のウェーハを含む複数のウェーハに関する最新の欠陥検査データを用いることとしているため、現在の製造ラインが有する致命欠陥を生ずる可能性の高いライン部分を精度良く抽出することができる。図１３の出力では、検査工程Ｐ０００２の歩留まり損失量が最も高いことが分かるため、検査工程Ｐ０００１からＰ０００２の間の工程群をチェックすれば、歩留まりを改善するのにもっとも効率が良いことがわかる。また、本実施の形態では、複数のウェーハに基づく欠陥検査データの平均値を用いているため、前述した１枚のウェーハの欠陥検査データに基づく歩留り損失量を算出する実施形態よりも精度よく予測することができる。
【００３８】
以上，欠陥マップデータから歩留り損失量を計算し，結果をユーザに提供する方法の実施形態の例を説明した。
【００３９】
次に，図６で例を示した致命率計算データの作成方法を説明する。図６で示した致命率計算データは，上記の歩留り損失量を計算するときには，予め計算し，登録しておくことが必要である。
【００４０】
図１４は，致命率計算データを作成し，登録する手順を示す一実施形態である。図１４において，処理１５１では，欠陥マップデータを読み込む。処理１５１は，図１で示した処理１１と同じ処理である。
【００４１】
次に，図１４において，処理１５２では，欠陥マップデータのグループ分割を行う。図１５が，グループ分割方法の一例である。図１５は，図６に示した致命率計算データと同じように，欠陥マップデータを，ＬＳＩチップの領域を４分割，欠陥の大きさを４分割，計１６分割した例である。チップ１６１を領域１８１〜１８４に分割し，左下部を領域１８１，右下部を領域１８２，左上部を領域１８３，右上部を領域１８４と定義した。欠陥マップ１６０を，グループ分割した例が１５０の表である。２０１〜２３４が，グループ分割後のそれぞれの欠陥マップである。欠陥マップ１６０の欠陥１７１は，領域１８２で，大きさが１．２以上のため，欠陥マップ２１４に属する。欠陥１７２は，領域１８１で，大きさが０．８以上のため，欠陥マップ２０３に属する。同様に，欠陥１７３は欠陥マップ２３３に属し，欠陥１７４は欠陥マップ２３３に属し，欠陥１７５は欠陥マップ２１１に属し，欠陥１７６は欠陥マップ２２２に属する。
【００４２】
次に，図１４において，処理１５３では，良品・不良品マップを読み込む。良品・不良品マップとは，ウェーハ製造過程の最終試験である電気検査の結果で，図１６のマップ２４０のように，ＬＳＩチップ毎に良品あるいは不良品を判定したものである。ここで，「Ｇ」は良品チップ（Ｇｏｏｄ），「Ｂ」は不良品チップ（Ｂａｄ）を表わす。
【００４３】
次に，図１４において，処理１５４では，グループ毎に欠陥の致命率を算出する。
【００４４】
図１６は，欠陥の致命率を算出する方法の一例を示したものである。図１６は，図１５のグループ分割で，欠陥マップ２３３に属した欠陥の致命率の計算方法を示す。欠陥マップ２３３と良品・不良品マップ２４０のそれぞれ同じチップの対応づけを行い，２４１に示す２元表を作成する。２元表は，欠陥マップ２３３で欠陥があるチップで，かつ良品・不良品マップ２４０で「Ｇ」であるチップが，１個，欠陥マップ２３３で欠陥があるチップで，かつ良品・不良品マップ２４０で「Ｂ」であるチップが，１個，欠陥マップ２３３で欠陥がないチップで，かつ良品・不良品マップ２４０で「Ｇ」であるチップが，６個，欠陥マップ２３３で欠陥がないチップで，かつ良品・不良品マップ２４０で「Ｂ」であるチップが，１個であることを表わす。２元表２４１のチップ数を用いて，欠陥マップ２３３の致命率は，１−｛１／（１＋１）｝／｛６／（６＋１）｝＝０．４１７となる。この計算をすべてのグループに対して行う。例では１ウェーハの欠陥マップデータでの計算例を示したが，複数ウェーハの欠陥マップデータから計算し，平均値を用いる方がよい。
【００４５】
次に，図２は，本発明によるシステムを示すブロック図の一例である。２１は欠陥検査装置，２２は電気検査装置，２３はローカルエリアネットワーク，２４は解析ユニットであり，解析ユニット２４は，記憶部２５，算出部２６，結果出力部２７を備える。欠陥検査装置２１と電気検査装置２２と解析ユニット２４は，ローカルエリアネットワーク２３を介して接続されている。図４の４１などの欠陥マップデータは，欠陥検査装置２１からローカルエリアネットワーク２３を介して取得し，記憶部２５に格納しておく。図１６などの良品・不良品マップは，電気検査装置２２からローカルエリアネットワーク２３を介して，取得し，記憶部２５に格納しておく。良品・不良品マップは，致命率計算データを作成するときだけ必要なため，ローカルエリアネットワーク２３を介さず，手入力あるいは磁気ディスクを介して記憶部２５に格納してもよい。図６の致命率計算データは，記憶部２５に格納しておく。図１の歩留り損失量の算出処理は，記憶部２５から読み出した欠陥マップデータや致命率算出データを用いて，算出部２６で歩留り損失量を計算し，結果出力部２７で出力する。また，図１４で示した致命率計算データ作成処理は，記憶部２５から読み出した欠陥マップデータや良品・不良品マップを用いて，算出部２６で新規に作成したり，更新して，記憶部２５に格納される。
【００４６】
また，図１７は，本発明による欠陥検査装置を示すブロック図の一例である。欠陥検査装置２５０は，検査部２５１，記憶部２５２，算出部２５３，結果出力部２５４を備える。検査部２５０では，ウェーハ上の欠陥を検出し，図４の４１などの欠陥マップデータを作成し，記憶部２５２に格納する。良品・不良品マップは，電気検査結果２２からローカルエリアネットワーク２３を介して，取得され，記憶部２５２に格納される。良品・不良品マップは，ローカルエリアネットワーク２３を介さず，手入力あるいは磁気ディスクを介して記憶部２５２に格納してもよい。記憶部２５２は，欠陥マップデータ，良品・不良品マップの他に，図６で示した致命率計算データを格納する。記憶部２５２に格納された欠陥マップデータと致命率計算データを読み出して，歩留り損失量を算出し，算出結果を結果出力部２５４で出力する。また，致命率計算データ作成処理は，記憶部２５２から読み出した欠陥マップデータや良品・不良品マップを用いて，算出部２５３で新規に作成したり，更新して，記憶部２５２に格納される。
【００４７】
【発明の効果】
以上説明したように，本発明によると，半導体集積回路などの異物検査や外観検査などの欠陥検査の結果から，歩留り損失量を換算し，出力することができるシステムや装置ならびに半導体デバイスの製造方法を提供する。この結果から，歩留りに対応の取れた欠陥の管理を，異物検査や外観検査の後，直ちに行うことができる。
【図面の簡単な説明】
【図１】本発明による歩留り損失量の算出手順の一実施形態を示す図である。
【図２】本発明による検査システムの一実施形態を示すブロック図である。
【図３】ウェーハの製造過程の一例を示す図である。
【図４】欠陥マップデータの一例を示す図である。
【図５】正味欠陥の検出方法の一例を示す図である。
【図６】致命率計算データの一例を示す図である。
【図７】致命率付き欠陥マップデータの一例を示す図である。
【図８】チップの致命率マップの一例を示す図である。
【図９】結果出力画面の一例を示す図である。
【図１０】結果出力画面の一例を示す図である。
【図１１】結果出力画面の一例を示す図である。
【図１２】ウェーハ毎の検査来歴の一例を示す図である。
【図１３】結果出力グラフの一例の一例を示す図である。
【図１４】致命率計算データの作成手順の一例を示す図である。
【図１５】欠陥マップデータのグループ分割の一例を示す図である。
【図１６】致命率算出方法の一例を示す図である。
【図１７】本発明による検査装置の一実施形態を示すブロック図である。
【符号の説明】
１１…欠陥マップデータ読込み処理，１２…致命率計算データ読込み処理，
１３…欠陥毎の致命率算出処理，１４…チップ毎の致命率算出処理，
１５…歩留り損失量算出処理，１６…歩留り損失量出力処理，
２１…欠陥検査装置，２２…電気検査装置（テスタ），２３…ローカルエリアネットワーク，
２４…解析ユニット，２５…記憶部，２６…算出部，２７…結果出力部，
３０…製造工程，３１〜３３…欠陥検査，３４…電気検査，
４０…欠陥マップデータの付帯情報，４１…欠陥マップデータ，
４２〜４５…欠陥マップ，４６…致命率付き欠陥マップデータ，
４７…チップの致命率マップ，５１〜５４…欠陥の位置，
６１〜６６…欠陥の位置，７１〜７５…欠陥の位置，
８０〜８４…致命率計算データの付帯情報，９１〜９４…致命率計算データ，
１００…画面，１０１…欠陥マップ，１０２…致命率マップ，１０３…歩留り損失量，
１１０…画面，１１１…欠陥マップ，１１２…良品になる確率のマップ，
１１３…欠陥に制限される歩留り，
１２０…画面，１２１…欠陥マップと致命率マップの重ね合わせマップ，
１２２…歩留り損失量，１３１〜１３６…ウェーハ毎の検査来歴，
１４０…工程別の歩留り損失量のグラフ，１４１〜１４３…歩留り損失量の平均，
１５１…欠陥マップデータ読込み処理，１５２…欠陥マップデータのグループ分割，
１５３…良品・不良品マップ読込み処理，１５４…グループ毎の欠陥の致命率算出処理，
１５５…致命率計算データの登録処理，
１６０…欠陥マップ，１６１…チップの分割，１７１〜１７６…欠陥の位置，
１８１〜１８４…チップの分割領域，２０１〜２３４…グループ分割した欠陥マップ，
２４０…良品・不良品マップ，２４１…２元表，
２５０…欠陥検査装置，
２５１…検査部，２５２…記憶部，２５３…算出部，２５４…結果出力部
Claims (11)
- 被検査対象の有する異物もしくはパターン欠陥の位置と大きさを検出する欠陥検査手段と、
被検査対象に形成されるデバイス毎に良否を判定する電気検査手段と、
前記欠陥検査手段と前記電気検査手段とにネットワークを介して接続され、前記欠陥検査手段が検出して得た欠陥検査データと、前記電気検査手段が判定して得たデバイス毎の良否判定結果と、被検査対象に形成されるデバイス上に付着された異物もしくは形成されたパターン欠陥の位置と大きさに応じて分類されて計算された致命率計算データとを記憶する記憶手段と、
前記欠陥検査データが有する個々の異物もしくはパターン欠陥の位置と大きさに応じてグループに分類して、前記電気検査のデバイス毎の良否判定結果を対応させて、前記致命率計算データを事前に算出し、および
新たな被検査対象に対して検出した欠陥検査データと前記致命率計算データとに基づき、個々の異物もしくはパターン欠陥の致命率を算出し、さらに個々の異物もしくはパターン欠陥毎の該致命率から、前記新たな被検査対象に形成される個々のデバイス毎の致命率を算出する算出手段と、
を有することを特徴とする検査システム。 - 請求項１に記載の検査システムにおいて、
前記算出手段は、前記被検査対象に形成される個々のデバイスの致命率を算出した後、歩留り損失量を算出することを特徴とする検査システム。 - 請求項１に記載の検査システムにおいて、
被検査対象に形成される個々のデバイス毎の致命率を、ウェーハ状の２次元マップ情報として出力する出力手段を更に有することを特徴とする検査システム。 - 製造ラインに仕掛かり中の複数の被検査対象に対して、検査工程の検査装置が該被検査対象の有する異物若しくはパターン欠陥の位置と大きさを検出して、その欠陥検査データをネットワークを介して報告したものを受付ける、および前記被検査対象の歩留り損失量を算出する期間を指定する指定期間の入力を受付ける入力手段と、
前記被検査対象毎の欠陥検査データを、検査工程、検査日の来歴データと共に格納する検査来歴データと、被検査対象に形成されるデバイス上に付着された異物もしくは形成されたパターン欠陥の位置と大きさに応じて分類されて計算された致命率計算データとを記憶する記憶手段と、
前記指定期間より前に得られた欠陥検査データが有する個々の異物もしくはパターン欠陥の位置と大きさに応じてグループに分類して、電気検査のデバイス毎の良否判定結果を対応させて、前記致命率計算データを事前に算出し、および
前記検査来歴データから、前記指定期間に検査された被検査対象を抽出し、当該抽出された被検査対象に関する欠陥検査データと前記致命率計算データとに基づき、個々の異物もしくはパターン欠陥の致命率を算出し、さらに個々の異物もしくはパターン欠陥毎の該致命率から、前記抽出された被検査対象に形成される個々のデバイス毎の致命率を算出し、さらに各検査工程毎に歩留り損失量の平均値を算出する算出手段と、
前記指定期間における各検査工程の歩留り損失量の平均値を比較して表示する出力部と、
を有することを特徴とする検査システム。 - 被検査対象の有する異物もしくはパターン欠陥の位置と大きさを検出する欠陥検査手段と、
前記欠陥検査手段が検出して得た欠陥検査データと、被検査対象に形成されるデバイス毎に良否を判定する電気検査手段が出力したデバイス毎の良否判定結果と、および被検査対象に形成されるデバイス上に付着された異物もしくは形成されたパターン欠陥の位置と大きさに応じて分類されて計算された致命率計算データとを記憶する記憶手段と、
前記欠陥検査データが有する個々の異物もしくはパターン欠陥の位置と大きさに応じてグループに分類して、前記電気検査のデバイス毎の良否判定結果を対応させて、前記致命率計算データを事前に算出し、および
新たな被検査対象に対して検出した欠陥検査データと前記致命率計算データとに基づき、個々の異物もしくはパターン欠陥の致命率を算出し、さらに個々の異物もしくはパターン欠陥毎に算出された該致命率から、前記新たな被検査対象に形成される個々のデバイスの致命率を算出する算出手段と、
を有することを特徴とする検査装置。 - 請求項５に記載の検査装置において、
前記算出手段は、前記被検査対象に形成される個々のデバイスの致命率を算出した後、歩留り損失量を算出することを特徴とする検査装置。 - 請求項５に記載の検査装置において、
被検査対象に形成される個々のデバイス毎の致命率を、ウェーハ状の２次元マップ情報として出力する出力手段を更に有することを特徴とする検査装置。 - 基板に回路パターンを形成する半導体デバイスの製造ラインにおいて、
ＬＳＩウェーハ上に付着された異物もしくは形成されたパターン欠陥の位置と大きさを検出する欠陥検査手段と、
前記ＬＳＩウェーハに形成されるデバイス毎に良否を判定する電気検査手段を設置して、
前記欠陥検査手段が検出して得た欠陥検査データと、前記電気検査手段が判定して得たデバイス毎の良否判定結果データとを入力して、前記欠陥検査データが有する個々の異物もしくはパターン欠陥の位置と大きさに応じてグループに分類して、前記電気検査のデバイス毎の良否判定結果を対応させて、致命率計算データを事前に算出して記録するステップと、
製造中のＬＳＩウェーハに対して前記欠陥検査手段により検出された欠陥検査データと、前記致命率計算データとに基づき、個々の異物もしくはパターン欠陥の致命率を算出するステップと、
個々の異物もしくはパターン欠陥毎に算出された前記致命率から、前記ＬＳＩウェーハに形成される個々のデバイス毎の致命率を算出するステップと、
前記デバイス毎の致命率より、前記製造中のＬＳＩウェーハの歩留り損失量を予測して、受注量に上乗せした生産量を調整して、生産量調整の指示を出すステップと、
を有することを特徴とする半導体デバイスの製造方法。 - 被検査対象の有する異物もしくはパターン欠陥の位置と大きさを検出する欠陥検査手段が検出して得た欠陥検査データと、被検査対象に形成されるデバイス毎に良否を判定する電気検査手段が判定して得たデバイス毎の良否判定結果データとを入力して、前記欠陥検査データが有する個々の異物もしくはパターン欠陥の位置と大きさに応じてグループに分類して、前記電気検査のデバイス毎の良否判定結果を対応させて、致命率計算データを事前に算出して記録するステップと、
新たな被検査対象に対して前記欠陥検査手段により検出された欠陥検査データと、前記致命率計算データとに基づき、個々の異物もしくはパターン欠陥の致命率を算出手段により算出するステップと、
個々の異物もしくはパターン欠陥毎に算出された前記致命率から、前記新たな被検査対象に形成される個々のデバイス毎の致命率を算出手段により算出するステップと、
を有し、計算機上で実行することを特徴とする検査プログラム。 - 請求項９に記載の検査プログラムにおいて、
前記算出ステップは、前記新たな被検査対象に形成される個々のデバイス毎の致命率に基づき、歩留り損失量を更に算出することを特徴とする検査プログラム。 - 複数の被検査対象に対して、検査工程の検査装置が該被検査対象の有する異物若しくはパターン欠陥の位置と大きさを検出して、その欠陥検査データをネットワークを介して報告したものを受付けるステップと、
前記被検査対象に形成されたデバイスの良否を判定する電気検査の結果をネットワークを介して受付けるステップと、
前記欠陥検査データが有する個々の異物もしくはパターン欠陥の位置と大きさに応じてグループに分類して、前記電気検査のデバイス毎の良否判定結果を対応させて、致命率計算データを事前に算出して記憶部へ記憶するステップと、
製造ラインに仕掛かり中の複数の被検査対象に対して、検査工程の検査装置が該被検査対象の有する異物若しくはパターン欠陥の位置と大きさを検出して、その欠陥検査データをネットワークを介して報告したものを受付けるステップと、
前記検査装置より受け付けた前記製造ラインに仕掛かり中の被検査対象毎の欠陥検査データを、検査工程、検査日の来歴データと共に検査来歴データとして記憶部へ記憶するステップと、
前記製造ラインに仕掛かり中の被検査対象の歩留り損失量を算出する期間を指定する指定期間の入力を受付けるステップと、
前記検査来歴データから、前記指定期間に検査された被検査対象を抽出し、当該抽出された被検査対象に関する欠陥検査データと前記致命率計算データとに基づき、個々の異物もしくはパターン欠陥の致命率を算出し、さらに個々の異物もしくはパターン欠陥毎の該致命率から、前記抽出された被検査対象に形成される個々のデバイス毎の致命率を算出し、さらに各検査工程毎に歩留り損失量の平均値を算出するステップと、
前記指定期間における各検査工程の歩留り損失量の平均値を比較して表示するステップと、
を実行させることを特徴とする検査プログラム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094531A JP4357134B2 (ja) | 2001-03-29 | 2001-03-29 | 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム |
| US10/079,518 US6687633B2 (en) | 2001-03-29 | 2002-02-22 | Inspection system, inspection apparatus, inspection program, and production method of semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001094531A JP4357134B2 (ja) | 2001-03-29 | 2001-03-29 | 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299401A JP2002299401A (ja) | 2002-10-11 |
| JP4357134B2 true JP4357134B2 (ja) | 2009-11-04 |
Family
ID=18948710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001094531A Expired - Fee Related JP4357134B2 (ja) | 2001-03-29 | 2001-03-29 | 検査システムと検査装置と半導体デバイスの製造方法及び検査プログラム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6687633B2 (ja) |
| JP (1) | JP4357134B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560751B1 (en) * | 2001-11-06 | 2003-05-06 | Sony Corporation | Total overlay feed forward method for determination of specification satisfaction |
| KR100429883B1 (ko) * | 2001-12-20 | 2004-05-03 | 삼성전자주식회사 | 순수 결함에 의한 불량 발생 확률 측정방법, 순수 결함에서 추출한 패턴 파라미터의 분류를 이용한 결함 제한 수율 측정 방법, 순수 결함에 의한 불량 발생 확률 및 결함 제한 수율을 측정하기 위한 시스템 |
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| US6949949B2 (en) | 2002-12-17 | 2005-09-27 | Ip-First, Llc | Apparatus and method for adjusting the impedance of an output driver |
| JP4538205B2 (ja) | 2003-07-23 | 2010-09-08 | 株式会社日立ハイテクノロジーズ | 検査データの解析プログラム、検査データ解析装置 |
| CA2567280A1 (en) * | 2004-05-21 | 2005-12-01 | Pressco Technology Inc. | Graphical re-inspection user setup interface |
| JP4086836B2 (ja) * | 2004-11-02 | 2008-05-14 | エルピーダメモリ株式会社 | 半導体チップ検査支援装置 |
| JP2006351667A (ja) * | 2005-06-14 | 2006-12-28 | Sharp Corp | 情報管理システム |
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| JP5095278B2 (ja) * | 2006-08-10 | 2012-12-12 | 株式会社日立製作所 | 半導体デバイス歩留り予測システムおよび方法 |
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| US8799831B2 (en) * | 2007-05-24 | 2014-08-05 | Applied Materials, Inc. | Inline defect analysis for sampling and SPC |
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| US8924904B2 (en) * | 2007-05-24 | 2014-12-30 | Applied Materials, Inc. | Method and apparatus for determining factors for design consideration in yield analysis |
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| CN105990170B (zh) * | 2015-01-28 | 2019-01-29 | 中芯国际集成电路制造(上海)有限公司 | 晶圆良率分析方法和装置 |
| US9639645B2 (en) | 2015-06-18 | 2017-05-02 | Globalfoundries Inc. | Integrated circuit chip reliability using reliability-optimized failure mechanism targeting |
| US9891275B2 (en) | 2015-06-24 | 2018-02-13 | International Business Machines Corporation | Integrated circuit chip reliability qualification using a sample-specific expected fail rate |
| US11368158B2 (en) * | 2018-06-26 | 2022-06-21 | Intel Corporation | Methods for handling integrated circuit dies with defects |
| SE545381C2 (en) * | 2019-09-05 | 2023-07-25 | Beescanning Global Ab | Method for calculating the deviation relation of a population registered on image for calculating pest infestation on a bee population |
| JP2023090246A (ja) * | 2021-12-17 | 2023-06-29 | 株式会社日立製作所 | 半導体デバイス管理システム及び半導体デバイス管理方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2240654A1 (de) | 1971-09-22 | 1973-03-29 | Ibm | Verfahren in einem herstellungsprozess fuer monolithisch integrierte schaltungen |
| JP2533610B2 (ja) | 1988-04-15 | 1996-09-11 | 株式会社日立製作所 | 異物検査装置 |
| JP3986571B2 (ja) | 1994-12-09 | 2007-10-03 | 日本テキサス・インスツルメンツ株式会社 | 歩留り予測装置とその方法 |
| US5598341A (en) | 1995-03-10 | 1997-01-28 | Advanced Micro Devices, Inc. | Real-time in-line defect disposition and yield forecasting system |
| US6009545A (en) * | 1995-04-25 | 1999-12-28 | Mitsubishi Denki Kabushiki Kaisha | System for analyzing a failure in a semiconductor wafer by calculating correlation coefficient between collated data of defects per prescribed unit and failures per prescribed unit |
| JP2981434B2 (ja) | 1997-01-27 | 1999-11-22 | 株式会社日立製作所 | パターン欠陥検出方法とその装置 |
| US6367040B1 (en) * | 1999-01-11 | 2002-04-02 | Siemens Aktiengesellschaft | System and method for determining yield impact for semiconductor devices |
| US6487511B1 (en) * | 1999-01-21 | 2002-11-26 | Advanced Micro Devices, Inc. | Method and apparatus for measuring cumulative defects |
| JP4080087B2 (ja) | 1999-02-01 | 2008-04-23 | 株式会社日立製作所 | 分析方法，分析システム及び分析装置 |
| US6496958B1 (en) * | 1999-04-27 | 2002-12-17 | Infineon Technologies Richmond, Lp | Yield prediction and statistical process control using predicted defect related yield loss |
-
2001
- 2001-03-29 JP JP2001094531A patent/JP4357134B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-22 US US10/079,518 patent/US6687633B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020143483A1 (en) | 2002-10-03 |
| JP2002299401A (ja) | 2002-10-11 |
| US6687633B2 (en) | 2004-02-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| RD01 | Notification of change of attorney |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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