JP3055516B2 - 半導体集積回路の検査解析装置及びその方法並びにその制御プログラムを記録した記録媒体 - Google Patents
半導体集積回路の検査解析装置及びその方法並びにその制御プログラムを記録した記録媒体Info
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- G—PHYSICS
- G01—MEASURING; TESTING
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- G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
- G01N21/956—Inspecting patterns on the surface of objects
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Description
【0001】
【発明の属する技術分野】本発明は半導体集積回路の検
査解析装置及びその方法並びにその制御プログラムを記
録した記録媒体に関し、特に半導体素子上に整然と配置
された回路素子群を含む半導体集積回路の検査解析方式
に関するものである。
査解析装置及びその方法並びにその制御プログラムを記
録した記録媒体に関し、特に半導体素子上に整然と配置
された回路素子群を含む半導体集積回路の検査解析方式
に関するものである。
【0002】
【従来の技術】回路素子群を半導体上に整然と配置して
構成された集積回路の検査解析においては、不良回路素
子の位置を、半導体上の回路素子配置に模して整然と記
録することにより、半導体集積回路上の不良素子分布を
視覚的に一目瞭然に把握可能である。
構成された集積回路の検査解析においては、不良回路素
子の位置を、半導体上の回路素子配置に模して整然と記
録することにより、半導体集積回路上の不良素子分布を
視覚的に一目瞭然に把握可能である。
【0003】例えば、回路素子群を駆動する回路がブロ
ック分割されており、各ブロックに分まれる素子全てが
不良の場合にはブロック不良と判定し、また、1本の配
線を共有する素子全てが不良の場合には配線不良と判定
し、更には、素子1個が単独で不良の場合には1ビット
不良と判定し、更にはまた、隣接する素子が塊状に不良
の場合には群ビット不良と判定することができるもので
ある。
ック分割されており、各ブロックに分まれる素子全てが
不良の場合にはブロック不良と判定し、また、1本の配
線を共有する素子全てが不良の場合には配線不良と判定
し、更には、素子1個が単独で不良の場合には1ビット
不良と判定し、更にはまた、隣接する素子が塊状に不良
の場合には群ビット不良と判定することができるもので
ある。
【0004】この様な検査解析方法はビットマップ解析
技術と称されるものであり、メモリLSIに代表される
半導体集積回路装置の不良解析に有効であるが、半導体
の高集積化に伴って回路素子群の数が百万個以上になる
と、人手による全数解析が困難となっている。
技術と称されるものであり、メモリLSIに代表される
半導体集積回路装置の不良解析に有効であるが、半導体
の高集積化に伴って回路素子群の数が百万個以上になる
と、人手による全数解析が困難となっている。
【0005】また、特開昭61−23327号公報に開
示の技術では、不良品の欠陥の発生箇所を検知して、こ
の欠陥の種類の分布から製造工程上のミスを発見して修
正をなすことにより、根本的に不良品が生じない様にす
る技術である。すなわち、良/不良の生産ラインの試験
をするのではなく、不良の装置を検査して夫々の不良が
何処で生じたかの具体的な詳細を検出するものである。
示の技術では、不良品の欠陥の発生箇所を検知して、こ
の欠陥の種類の分布から製造工程上のミスを発見して修
正をなすことにより、根本的に不良品が生じない様にす
る技術である。すなわち、良/不良の生産ラインの試験
をするのではなく、不良の装置を検査して夫々の不良が
何処で生じたかの具体的な詳細を検出するものである。
【0006】例えば、記憶装置において、所期のフィー
ルド酸化物が存在していないことにより、隣接する2つ
のコンデンサが基板を通る短絡部を有する場合、対応す
るメモリアレイの行及び列に対して1つずつ2つのビッ
トに対して不良が表示され、ADSEL(アドレス選択
の略号)アルゴリズムの不良パターンから、欠陥場所を
求めるものである。
ルド酸化物が存在していないことにより、隣接する2つ
のコンデンサが基板を通る短絡部を有する場合、対応す
るメモリアレイの行及び列に対して1つずつ2つのビッ
トに対して不良が表示され、ADSEL(アドレス選択
の略号)アルゴリズムの不良パターンから、欠陥場所を
求めるものである。
【0007】記憶装置の配列欠陥の種類の分布と所定の
日の分布とを、それまでのデータと比較して、製造作業
の特定の工程における時間、温度、または材料の走査が
仕様通りでなかったためであると判定されると、特定の
不良メカニズムを切離す様になっている。
日の分布とを、それまでのデータと比較して、製造作業
の特定の工程における時間、温度、または材料の走査が
仕様通りでなかったためであると判定されると、特定の
不良メカニズムを切離す様になっている。
【0008】
【発明が解決しようとする課題】上述の特開昭61−2
3327号公報に開示の技術では、設計に起因する欠陥
とそうではない製造上に起因する欠陥との判別は不可能
であり、よって、半導体集積回路において、人間の目に
は一見不規則に見える不良素子分布の場合には、分布形
状の特徴から不良原因を推定することは困難であり、製
造歩留まりの向上ができないという欠点がある。
3327号公報に開示の技術では、設計に起因する欠陥
とそうではない製造上に起因する欠陥との判別は不可能
であり、よって、半導体集積回路において、人間の目に
は一見不規則に見える不良素子分布の場合には、分布形
状の特徴から不良原因を推定することは困難であり、製
造歩留まりの向上ができないという欠点がある。
【0009】そこで、本発明はかかる従来技術の欠点を
解消すべくなされたものであって、その目的とするとこ
ろは、設計に起因する欠陥とそうでない欠陥とを、各不
良素子の間隔の約数の種類とその頻度とを解析すること
により、不良原因を定性的かつ定量的に区別できるよう
にした半導体集積回路の検査解析装置及びその方法並び
にその制御プログラムを記録した記録媒体を提供するこ
とである。
解消すべくなされたものであって、その目的とするとこ
ろは、設計に起因する欠陥とそうでない欠陥とを、各不
良素子の間隔の約数の種類とその頻度とを解析すること
により、不良原因を定性的かつ定量的に区別できるよう
にした半導体集積回路の検査解析装置及びその方法並び
にその制御プログラムを記録した記録媒体を提供するこ
とである。
【0010】
【課題を解決するための手段】本発明によれば、半導体
素子上に配置された回路素子群の位置関係を示すXY直
交座標系において、これ等回路素子のうち不良素子相互
間のX方向の間隔|Δx|と、Y方向の間隔|Δy|
と、X座標にY座標を乗じた間隔|Δxy|とを全て網
羅し算出する間隔算出手段と、前記間隔|Δx|,|Δ
y|,|Δxy|の各値に対する約数fとこれ等各約数
の個数Σmとを夫々算出する約数算出手段と、これ等約
数fの種類と個数Σmとに応じて前記不良素子の分布と
設計規則との関係を判定する判定手段と、を含むことを
特徴とする半導体集積回路の検査解析装置が得られる。
素子上に配置された回路素子群の位置関係を示すXY直
交座標系において、これ等回路素子のうち不良素子相互
間のX方向の間隔|Δx|と、Y方向の間隔|Δy|
と、X座標にY座標を乗じた間隔|Δxy|とを全て網
羅し算出する間隔算出手段と、前記間隔|Δx|,|Δ
y|,|Δxy|の各値に対する約数fとこれ等各約数
の個数Σmとを夫々算出する約数算出手段と、これ等約
数fの種類と個数Σmとに応じて前記不良素子の分布と
設計規則との関係を判定する判定手段と、を含むことを
特徴とする半導体集積回路の検査解析装置が得られる。
【0011】そして、前記判定手段は、前記間隔|Δx
|,|Δy|,|Δxy|の各値の夫々の総数Nx ,N
y ,Nxyとしたときの各関数R(x,f)=Σm/Nx
,R(y,f)=Σm/Ny ,R(xy,f)=Σm/
Nxyを算出し、これ等各関数の個々のfに対する値を参
照して、これ等各値の前記約数fに対する分布状態に応
じて前記不良素子の分布と設計規則との関係を判定する
ことを特徴とする。
|,|Δy|,|Δxy|の各値の夫々の総数Nx ,N
y ,Nxyとしたときの各関数R(x,f)=Σm/Nx
,R(y,f)=Σm/Ny ,R(xy,f)=Σm/
Nxyを算出し、これ等各関数の個々のfに対する値を参
照して、これ等各値の前記約数fに対する分布状態に応
じて前記不良素子の分布と設計規則との関係を判定する
ことを特徴とする。
【0012】また、前記判定手段は、前記各関数に夫々
fを乗じた関数R(x,f)*f,R(y,f)*f,
R(xy,f)*fを算出し、これ等各関数の個々のfに
対する値を参照して、これ等各値の前記約数fに対する
分布状態に応じて前記不良素子の分布と設計規則との関
係を判定することを特徴とする。
fを乗じた関数R(x,f)*f,R(y,f)*f,
R(xy,f)*fを算出し、これ等各関数の個々のfに
対する値を参照して、これ等各値の前記約数fに対する
分布状態に応じて前記不良素子の分布と設計規則との関
係を判定することを特徴とする。
【0013】更に、前記判定手段は、前記約数f中の素
数成分に相当する前記各関数の個々の値が他の約数のも
のに比して大なる場合は、前記不良素子は不規則な位置
関係にあると判定することを特徴とし、前記不規則な位
置関係と判定された場合は、製造歩留まりの低下と判定
することを特徴とする。
数成分に相当する前記各関数の個々の値が他の約数のも
のに比して大なる場合は、前記不良素子は不規則な位置
関係にあると判定することを特徴とし、前記不規則な位
置関係と判定された場合は、製造歩留まりの低下と判定
することを特徴とする。
【0014】更にはまた、前記判定手段は、前記約数f
中の偶数成分に相当する前記各関数の個々の値が他の約
数のものに比して大なる場合は、前記不良素子は設計規
則と関係があると判定することを特徴とする。
中の偶数成分に相当する前記各関数の個々の値が他の約
数のものに比して大なる場合は、前記不良素子は設計規
則と関係があると判定することを特徴とする。
【0015】本発明によれば、半導体素子上に配置され
た回路素子群の位置関係を示すXY直交座標系におい
て、これ等回路素子のうち不良素子相互間のX方向の間
隔|Δx|と、Y方向の間隔|Δy|と、X座標にY座
標を乗じた間隔|Δxy|とを全て網羅し算出するステ
ップと、前記間隔|Δx|,|Δy|,|Δxy|の各
値に対する約数fとこれ等各約数の個数Σmとを夫々算
出するステップと、これ等約数fの種類と個数Σmとに
応じて前記不良素子の分布と設計規則との関係を判定す
る判定ステップと、を含むことを特徴とする半導体集積
回路の検査解析方法が得られる。
た回路素子群の位置関係を示すXY直交座標系におい
て、これ等回路素子のうち不良素子相互間のX方向の間
隔|Δx|と、Y方向の間隔|Δy|と、X座標にY座
標を乗じた間隔|Δxy|とを全て網羅し算出するステ
ップと、前記間隔|Δx|,|Δy|,|Δxy|の各
値に対する約数fとこれ等各約数の個数Σmとを夫々算
出するステップと、これ等約数fの種類と個数Σmとに
応じて前記不良素子の分布と設計規則との関係を判定す
る判定ステップと、を含むことを特徴とする半導体集積
回路の検査解析方法が得られる。
【0016】そして、前記判定ステップは、前記間隔|
Δx|,|Δy|,|Δxy|の各値の夫々の総数Nx
,Ny ,Nxyとしたときの各関数R(x,f)=Σm
/Nx ,R(y,f)=Σm/Ny ,R(xy,f)=Σ
m/Nxyを算出するステップと、これ等各関数の個々の
fに対する値を参照して、これ等各値の前記約数fに対
する分布状態に応じて前記不良素子の分布と設計規則と
の関係を判定するステップとを含むことを特徴とする。
Δx|,|Δy|,|Δxy|の各値の夫々の総数Nx
,Ny ,Nxyとしたときの各関数R(x,f)=Σm
/Nx ,R(y,f)=Σm/Ny ,R(xy,f)=Σ
m/Nxyを算出するステップと、これ等各関数の個々の
fに対する値を参照して、これ等各値の前記約数fに対
する分布状態に応じて前記不良素子の分布と設計規則と
の関係を判定するステップとを含むことを特徴とする。
【0017】更に、前記判定ステップは、前記各関数に
夫々fを乗じた関数R(x,f)*f,R(y,f)*
f,R(xy,f)*fを算出するステップと、これ等各
関数の個々のfに対する値を参照して、これ等各値の前
記約数fに対する分布状態に応じて前記不良素子の分布
と設計規則との関係を判定するステップとを含むことを
特徴とする。
夫々fを乗じた関数R(x,f)*f,R(y,f)*
f,R(xy,f)*fを算出するステップと、これ等各
関数の個々のfに対する値を参照して、これ等各値の前
記約数fに対する分布状態に応じて前記不良素子の分布
と設計規則との関係を判定するステップとを含むことを
特徴とする。
【0018】本発明によれば、半導体素子上に配置され
た回路素子群の位置関係を示すXY直交座標系におい
て、これ等回路素子のうち不良素子相互間のX方向の間
隔|Δx|と、Y方向の間隔|Δy|と、X座標にY座
標を乗じた間隔|Δxy|とを全て網羅し算出するステ
ップと、前記間隔|Δx|,|Δy|,|Δxy|の各
値に対する約数fとこれ等各約数の個数Σmとを夫々算
出するステップと、これ等約数fの種類と個数Σmとに
応じて前記不良素子の分布と設計規則との関係を判定す
る判定ステップと、を含む半導体集積回路の検査解析方
法をコンピュータに実行させるためのプログラムを記録
した記録媒体が得られる。
た回路素子群の位置関係を示すXY直交座標系におい
て、これ等回路素子のうち不良素子相互間のX方向の間
隔|Δx|と、Y方向の間隔|Δy|と、X座標にY座
標を乗じた間隔|Δxy|とを全て網羅し算出するステ
ップと、前記間隔|Δx|,|Δy|,|Δxy|の各
値に対する約数fとこれ等各約数の個数Σmとを夫々算
出するステップと、これ等約数fの種類と個数Σmとに
応じて前記不良素子の分布と設計規則との関係を判定す
る判定ステップと、を含む半導体集積回路の検査解析方
法をコンピュータに実行させるためのプログラムを記録
した記録媒体が得られる。
【0019】本発明の作用を述べる。半導体素子上に配
置された回路素子群の位置関係を示すXY直交座標系に
おいて、これ等回路素子のうち不良素子相互間のX方向
の間隔|Δx|と、Y方向の間隔|Δy|と、X座標に
Y座標を乗じた間隔|Δxy|とを全て網羅し算出する
間隔算出し、これ等算出間隔|Δx|,|Δy|,|Δ
xy|の各値に対する約数fとこれ等各約数の個数Σm
とを夫々算出し、これ等約数fの種類と個数Σmとに応
じて不良素子の分布と設計規則との関係を判定するよう
にする。
置された回路素子群の位置関係を示すXY直交座標系に
おいて、これ等回路素子のうち不良素子相互間のX方向
の間隔|Δx|と、Y方向の間隔|Δy|と、X座標に
Y座標を乗じた間隔|Δxy|とを全て網羅し算出する
間隔算出し、これ等算出間隔|Δx|,|Δy|,|Δ
xy|の各値に対する約数fとこれ等各約数の個数Σm
とを夫々算出し、これ等約数fの種類と個数Σmとに応
じて不良素子の分布と設計規則との関係を判定するよう
にする。
【0020】多くのメモリLSIは、例えば、1個の電
極を2個のメモリ素子が共有したり、配線を2本単位や
4本単位で駆動したり、4本の配線を駆動する回路を左
右対称に配置(8本単位)したり、一つの駆動回路が1
6本の配線を駆動するという様に、2の累乗の規則に従
って回路設計やレイアウトがなされている。つまり、メ
モリLSIの設計規則は3,5,7,9,11,13,
17,19,……といった素数を含んでいないので、素
子間隔の約数に2以外の素数を多く含む不良素子分布
は、回路設計やレイアウト設計とは異なる不良原因から
発生していると推定することができる。
極を2個のメモリ素子が共有したり、配線を2本単位や
4本単位で駆動したり、4本の配線を駆動する回路を左
右対称に配置(8本単位)したり、一つの駆動回路が1
6本の配線を駆動するという様に、2の累乗の規則に従
って回路設計やレイアウトがなされている。つまり、メ
モリLSIの設計規則は3,5,7,9,11,13,
17,19,……といった素数を含んでいないので、素
子間隔の約数に2以外の素数を多く含む不良素子分布
は、回路設計やレイアウト設計とは異なる不良原因から
発生していると推定することができる。
【0021】従って、素子間隔の約数に設計規則と無関
係の素数を含む不良素子分布を検出し、半導体集積回路
の製造歩留まりとの関係を照合するようにした本発明に
より、従来は困難とされてきた不規則分布を示す不良原
因の検出及び解析に有効な手法が提供できることにな
る。
係の素数を含む不良素子分布を検出し、半導体集積回路
の製造歩留まりとの関係を照合するようにした本発明に
より、従来は困難とされてきた不規則分布を示す不良原
因の検出及び解析に有効な手法が提供できることにな
る。
【0022】
【発明の実施の形態】以下に、図面を参照しつつ本発明
の実施の形態につき詳述する。
の実施の形態につき詳述する。
【0023】図1は本発明が適用される半導体集積回路
の検査解析システムの概略ブロック図である。図1にお
いて、半導体集積回路試験装置1は予め定められた試験
プログラムに従って被試験LSIに対する処理を実行
し、当該LSIの試験結果を生成する機能を有する。
の検査解析システムの概略ブロック図である。図1にお
いて、半導体集積回路試験装置1は予め定められた試験
プログラムに従って被試験LSIに対する処理を実行
し、当該LSIの試験結果を生成する機能を有する。
【0024】不良素子分布(ビットマップ)作成装置2
は、この試験結果に含まれる不良素子の電気的アドレス
座標を半導体回路上のレイアウトに合せて再配置した結
果を、不良素子分布データ、すなわちビットマップデー
タとして出力する機能を有する。
は、この試験結果に含まれる不良素子の電気的アドレス
座標を半導体回路上のレイアウトに合せて再配置した結
果を、不良素子分布データ、すなわちビットマップデー
タとして出力する機能を有する。
【0025】データ処理部3はこのビットマップデータ
(図11に例を示す)を入力として、本発明による検査
解析処理をなす機能を有しており、この検査解析処理手
順のプログラムはROM等の記録媒体4に予め記録され
ているものとする。このデータ処理部3は、図2に示す
如く、ビットマップデータから不良素子間の間隔を算出
する不良素子間隔算出部31と、この算出された不良素
子間隔に含まれる約数fの種類及び個数を算出する約数
算出部32と、これ等約数fの種類と個数とに応じて不
良素子の分布と設計規則との関係を判定する判定部33
とからなっている。
(図11に例を示す)を入力として、本発明による検査
解析処理をなす機能を有しており、この検査解析処理手
順のプログラムはROM等の記録媒体4に予め記録され
ているものとする。このデータ処理部3は、図2に示す
如く、ビットマップデータから不良素子間の間隔を算出
する不良素子間隔算出部31と、この算出された不良素
子間隔に含まれる約数fの種類及び個数を算出する約数
算出部32と、これ等約数fの種類と個数とに応じて不
良素子の分布と設計規則との関係を判定する判定部33
とからなっている。
【0026】図3は図1におけるデータ処理装置3の処
理の流れを示すフローチャートであり、図2の各部31
〜33の操作手順を示すフローチャートでもある。この
図3を参照しつつ、本発明の実施例の動作を述べる。
理の流れを示すフローチャートであり、図2の各部31
〜33の操作手順を示すフローチャートでもある。この
図3を参照しつつ、本発明の実施例の動作を述べる。
【0027】被検査対象であるメモリLSI上に整然と
配置された回路素子群の位置関係をXY直交座標系で表
すビットマップ上において、図4(A)の黒点で示す不
良素子群の位置(xi ,yi )を全て網羅して調べ、不
良素子数のX座標,Y座標及びXY座標依存性を調べ
る。すなわち各座標毎の不良素子数のグラフを出力する
(ステップS1)。
配置された回路素子群の位置関係をXY直交座標系で表
すビットマップ上において、図4(A)の黒点で示す不
良素子群の位置(xi ,yi )を全て網羅して調べ、不
良素子数のX座標,Y座標及びXY座標依存性を調べ
る。すなわち各座標毎の不良素子数のグラフを出力する
(ステップS1)。
【0028】次に、図4(B)の破線で示す各不良素子
間の相対的位置関係について、X座標に沿った間隔|Δ
x|,Y座標に沿った間隔|Δy|,各不良素子のX座
標とY座標との積の差|Δxy|の値(絶対値)を算出
する。この場合、|Δxy|を算出する根拠は、X座標
とY座標との組合せに依存する不良原因の検出及び解析
を行うためである。
間の相対的位置関係について、X座標に沿った間隔|Δ
x|,Y座標に沿った間隔|Δy|,各不良素子のX座
標とY座標との積の差|Δxy|の値(絶対値)を算出
する。この場合、|Δxy|を算出する根拠は、X座標
とY座標との組合せに依存する不良原因の検出及び解析
を行うためである。
【0029】以上の算出結果を基に、図4(B)に示す
3種の行列を作成する。すなわち、各不良素子相互間に
おけるX座標に沿う間隔|Δx|の行列と、Y座標に沿
う間隔|Δy|の行列と、X座標とY座標との積の差|
Δxy|の行列との3種である。
3種の行列を作成する。すなわち、各不良素子相互間に
おけるX座標に沿う間隔|Δx|の行列と、Y座標に沿
う間隔|Δy|の行列と、X座標とY座標との積の差|
Δxy|の行列との3種である。
【0030】これ等行列中の中には重複するデータが含
まれるので、以下において、実際に演算するデータは図
4(B)において、三角形状の破線にて囲まれたデータ
群(総数N個)だけである。これ等、演算対象のデータ
総数をNとする(ステップS2)。
まれるので、以下において、実際に演算するデータは図
4(B)において、三角形状の破線にて囲まれたデータ
群(総数N個)だけである。これ等、演算対象のデータ
総数をNとする(ステップS2)。
【0031】次に、これ等図4(B)の三角形状破線で
囲まれたデータについて、|Δx|,|Δy|,|Δx
y|の各値をf(fは2以上の自然数で最大値vはX,
Y,XYの1/2を超えない値)で割り切れるか否かを
調べる。すなわち、図4(B)の三角形状の破線で囲ま
れたデータ群が、各々fを約数に有するかどうかを判定
するものであり、割り切れる場合には変数mの値を1と
し、割り切れなければ変数mの値は変化しない(ステッ
プS3)。
囲まれたデータについて、|Δx|,|Δy|,|Δx
y|の各値をf(fは2以上の自然数で最大値vはX,
Y,XYの1/2を超えない値)で割り切れるか否かを
調べる。すなわち、図4(B)の三角形状の破線で囲ま
れたデータ群が、各々fを約数に有するかどうかを判定
するものであり、割り切れる場合には変数mの値を1と
し、割り切れなければ変数mの値は変化しない(ステッ
プS3)。
【0032】次に、|Δx|の行列中における三角形状
破線で囲まれたデータN個中、fを約数に有するデータ
の個数Σmから関数R(f)=Σm/vを求め、fとの
関係を図5の如くグラフ化することにより、X座標方向
の各不良素子間の間隔に含まれる任意の約数fの種類及
びfの含有率を知ることができる。
破線で囲まれたデータN個中、fを約数に有するデータ
の個数Σmから関数R(f)=Σm/vを求め、fとの
関係を図5の如くグラフ化することにより、X座標方向
の各不良素子間の間隔に含まれる任意の約数fの種類及
びfの含有率を知ることができる。
【0033】この図4に示す棒グラフはR(f)の実測
値、破線グラフは累乗近似曲線R(f)=0.5954
*f-0.8417 である(ステップS4)。
値、破線グラフは累乗近似曲線R(f)=0.5954
*f-0.8417 である(ステップS4)。
【0034】この時、R(f)とfとの関連から不良素
子分布とfとの関係が判読しづらい場合は、このR
(f)にfを乗じた関数G(f)との関係を図6に示す
如くグラフ化すると、より解読が容易となる(ステップ
S5)。
子分布とfとの関係が判読しづらい場合は、このR
(f)にfを乗じた関数G(f)との関係を図6に示す
如くグラフ化すると、より解読が容易となる(ステップ
S5)。
【0035】この事例では、約数f中素数5,13,2
3,29,31を約数として多く含む素子間隔の不良分
布があることが明瞭となっている。この素数を約数に多
く含むということは、上述した様に、設計に起因しない
不良原因、すなわち製造上の過程(歩留まり低下)での
原因と考えられ、よって設計者へのフィードバックは不
要であり、むしろ設計者以外へのフィードバックが必要
となる。
3,29,31を約数として多く含む素子間隔の不良分
布があることが明瞭となっている。この素数を約数に多
く含むということは、上述した様に、設計に起因しない
不良原因、すなわち製造上の過程(歩留まり低下)での
原因と考えられ、よって設計者へのフィードバックは不
要であり、むしろ設計者以外へのフィードバックが必要
となる。
【0036】|Δy|,|Δxy|についても、上記の
|Δx|についてと同様の処理を行う。
|Δx|についてと同様の処理を行う。
【0037】そして、最後に、得られたR(f),G
(f)のパターンを過去の事例と夫々照合して、重ね合
せ公差(例えば各f値に対するR(f),G(f)の値
のずれが、信頼性水準10%未満である等)に対する一
致度及び一致事例一覧をレポート出力する(ステップS
6)。
(f)のパターンを過去の事例と夫々照合して、重ね合
せ公差(例えば各f値に対するR(f),G(f)の値
のずれが、信頼性水準10%未満である等)に対する一
致度及び一致事例一覧をレポート出力する(ステップS
6)。
【0038】被検査素子が、例えばDRAM素子の場
合、その回路設計においては、先ず、行1ビット×列1
ビットから構成される4ビットの基本マスクを設計す
る。この基本マスクを行方向に2個並べた行2ビット×
列4ビットを1組とし、これを512個並べることによ
り、行1024ビット×列4ビットのマスクとする。
合、その回路設計においては、先ず、行1ビット×列1
ビットから構成される4ビットの基本マスクを設計す
る。この基本マスクを行方向に2個並べた行2ビット×
列4ビットを1組とし、これを512個並べることによ
り、行1024ビット×列4ビットのマスクとする。
【0039】このマスクを次々に配置していくと、行2
048ビット×列4096ビット+周辺回路+共通配線
+周辺回路+行2048ビット×列4096ビットとな
り、16MビットDRAMの設計が完了する。
048ビット×列4096ビット+周辺回路+共通配線
+周辺回路+行2048ビット×列4096ビットとな
り、16MビットDRAMの設計が完了する。
【0040】この時、各行,各列を駆動する回路は階層
的駆動回路となっており、2の累乗や4の累乗、または
8の累乗、あるいは、2の累乗と4または8の累乗との
組合せで配置される。例えば、親回路が2個や4個、ま
たは8個の子回路を駆動し、子回路も2個や4個または
8個の孫回路を駆動するという様に、階層的な構造とな
っている。
的駆動回路となっており、2の累乗や4の累乗、または
8の累乗、あるいは、2の累乗と4または8の累乗との
組合せで配置される。例えば、親回路が2個や4個、ま
たは8個の子回路を駆動し、子回路も2個や4個または
8個の孫回路を駆動するという様に、階層的な構造とな
っている。
【0041】以上の設計過程で注意すべきことは使用さ
れている数値が全て2のn乗ということである。つま
り、DRAMの不良において設計に起因する不良は、全
て2のn乗を約数に持つ間隔で発生することになる。例
えば、列方向1024番目(アドレスは0から始まるの
で、列アドレスは1023)の配線の駆動回路に設計上
問題がある場合、駆動回路を共有する列のアドレスも影
響を受ける場合が多く、単独不良でない可能性が高くな
る。
れている数値が全て2のn乗ということである。つま
り、DRAMの不良において設計に起因する不良は、全
て2のn乗を約数に持つ間隔で発生することになる。例
えば、列方向1024番目(アドレスは0から始まるの
で、列アドレスは1023)の配線の駆動回路に設計上
問題がある場合、駆動回路を共有する列のアドレスも影
響を受ける場合が多く、単独不良でない可能性が高くな
る。
【0042】この場合、不良アドレス1023と隣接す
る1022や1024の他に、1021,1025等の
2nや、1019,1027等の4nや、8n,16n
や、更には2047,3071,4095等の2の10
乗、つまり1024nの間隔等まで不良が分布する可能
性がある。
る1022や1024の他に、1021,1025等の
2nや、1019,1027等の4nや、8n,16n
や、更には2047,3071,4095等の2の10
乗、つまり1024nの間隔等まで不良が分布する可能
性がある。
【0043】従って、2のn乗でない間隔の不良は、設
計原因ではない不規則性原因、例えば、ゴミの付着や汚
れ等の製造工程上の原因の可能性が高いと推定できるこ
とになる。
計原因ではない不規則性原因、例えば、ゴミの付着や汚
れ等の製造工程上の原因の可能性が高いと推定できるこ
とになる。
【0044】図5,6の例は不規則性の強い不良素子分
布の例であったが、図7,8に上述した設計規則による
規則性の強い不良素子分布の例を示す。
布の例であったが、図7,8に上述した設計規則による
規則性の強い不良素子分布の例を示す。
【0045】図7はR(f)とfとの関係を、図8はG
(f)とfとの関係を夫々示している。
(f)とfとの関係を夫々示している。
【0046】図7,8においては、図5,6の場合に比
較して、fが偶数(2のn乗を含む)の時のR(f),
G(f)の値が他と際立って高いことから、不良素子2
個または配線2本を1単位とする設計原因の不良を含む
と推定できる。
較して、fが偶数(2のn乗を含む)の時のR(f),
G(f)の値が他と際立って高いことから、不良素子2
個または配線2本を1単位とする設計原因の不良を含む
と推定できる。
【0047】更に、過去の半導体集積回路の製造歩留ま
り低下事例におけるfとR(f)及びG(f)との関係
を、データベースに保存しておくことにより、R(f)
やG(f)の値をキーワードとして類似パターンを有す
る不良原因を短時間で検出できることになる。
り低下事例におけるfとR(f)及びG(f)との関係
を、データベースに保存しておくことにより、R(f)
やG(f)の値をキーワードとして類似パターンを有す
る不良原因を短時間で検出できることになる。
【0048】図9及び図10は図3のフローチャートに
おけるステップS2〜S5の詳細を示すフローチャート
である。図9において、ステップS11は初期化処理の
ステップを示しており、約数fを初期値2とし、その終
端値vx ,vy (x,y方向の終端値)を定義する。
おけるステップS2〜S5の詳細を示すフローチャート
である。図9において、ステップS11は初期化処理の
ステップを示しており、約数fを初期値2とし、その終
端値vx ,vy (x,y方向の終端値)を定義する。
【0049】また、図4(B)に示した配列|Δx|,
|Δy|,|Δxy|及びこれ等各配列の各データの要
素を読み込むための配列|Δ|を宣言する。更に、|Δ
x|に対する関数R(x,f),G(x,f),|Δy
|に対する関数R(y,f),G(y,f),|Δxy
|に対する関数R(xy,f),G(xy,f)等の宣
言を行う。
|Δy|,|Δxy|及びこれ等各配列の各データの要
素を読み込むための配列|Δ|を宣言する。更に、|Δ
x|に対する関数R(x,f),G(x,f),|Δy
|に対する関数R(y,f),G(y,f),|Δxy
|に対する関数R(xy,f),G(xy,f)等の宣
言を行う。
【0050】|Δx|,|Δy|,|Δxy|の各不良
素子数n,それ等の解析処理対象数N=(n*n−n)
/2=n(n−1)/2等、プログラム中で使用する変
数を宣言して値を初期化する。
素子数n,それ等の解析処理対象数N=(n*n−n)
/2=n(n−1)/2等、プログラム中で使用する変
数を宣言して値を初期化する。
【0051】次のステップS12においては、半導体上
に整然と配置された素子群の位置関係をXY直交座標系
で表すビットマップ上において、不良素子の分布位置
(xi,yi )を網羅して調べ、X座標及びY座標毎の
不良素子密度を求める。
に整然と配置された素子群の位置関係をXY直交座標系
で表すビットマップ上において、不良素子の分布位置
(xi,yi )を網羅して調べ、X座標及びY座標毎の
不良素子密度を求める。
【0052】次のステップS13においては、配列|Δ
|に不良素子間隔のデータ|Δx|の要素を読込む。そ
して、次のステップS14では、|Δ|の各要素である
ところの|Δx|の行の値kを初期値1から終端値nま
で1ずつ増分し、各行の値に対して別の値jを初期値1
から終端値nまで1ずつ増分する。この時、行と列との
値が等しくなると、ジャンプ先(S16)までジャンプ
する。
|に不良素子間隔のデータ|Δx|の要素を読込む。そ
して、次のステップS14では、|Δ|の各要素である
ところの|Δx|の行の値kを初期値1から終端値nま
で1ずつ増分し、各行の値に対して別の値jを初期値1
から終端値nまで1ずつ増分する。この時、行と列との
値が等しくなると、ジャンプ先(S16)までジャンプ
する。
【0053】ステップS15においては、式に従っ
て、約数fで割り切れるかどうをを調べる。この時、余
剰が0ならば、変数mに1を代入し、そうでなければ0
を代入する。N個の要素に対して、fの各値における式
の値を夫々調べ、変数mを配列NR(f)に累算す
る。
て、約数fで割り切れるかどうをを調べる。この時、余
剰が0ならば、変数mに1を代入し、そうでなければ0
を代入する。N個の要素に対して、fの各値における式
の値を夫々調べ、変数mを配列NR(f)に累算す
る。
【0054】この場合、f=iを約数に有する要素の数
だけm=1となるので、例えば、15個の要素中、3個
が|Δ|=39であるとすると、39は3と13とを約
数に持つので、式はf=3,13,39の時に各3回
成立する。従って、式は累算の結果、 NR(f=3)=3 NR(f=13)=3 NR(f=39)=3 となる。
だけm=1となるので、例えば、15個の要素中、3個
が|Δ|=39であるとすると、39は3と13とを約
数に持つので、式はf=3,13,39の時に各3回
成立する。従って、式は累算の結果、 NR(f=3)=3 NR(f=13)=3 NR(f=39)=3 となる。
【0055】ステップS16において、約数fの値を1
増分し、また列の値jが終端値nに達していない場合、
その値を増分するステップS14へ戻り、行の値kが終
端値nに達していない場合もステップS14へ戻る。
増分し、また列の値jが終端値nに達していない場合、
その値を増分するステップS14へ戻り、行の値kが終
端値nに達していない場合もステップS14へ戻る。
【0056】ステップS17においては、上述のステッ
プで得られたR(f),G(f)の各fに対する関係を
出力するものである。
プで得られたR(f),G(f)の各fに対する関係を
出力するものである。
【0057】以上の実施例では、被検査対象をメモリL
SIとしているが、カラー液晶表示装置や、カラープラ
ズマ発光表示装置や、カラー画像撮像装置、更には3色
印刷装置等に対する検査としても適用することができ
る。
SIとしているが、カラー液晶表示装置や、カラープラ
ズマ発光表示装置や、カラー画像撮像装置、更には3色
印刷装置等に対する検査としても適用することができ
る。
【0058】この場合、システム構成や処理の流れは上
記実施例と同じであるが設計規則に関係の深い約数とし
ては、3を加えて2及び3以外の素数を約数に多く含む
程、不良素子分布は不規則な位置関係にあると判定でき
る。
記実施例と同じであるが設計規則に関係の深い約数とし
ては、3を加えて2及び3以外の素数を約数に多く含む
程、不良素子分布は不規則な位置関係にあると判定でき
る。
【0059】すなわち、カラーを扱うICが3原色に相
当する素子を一つの単位としており、一つの電極や配線
を共有し(2単位)、これ等を左右対称にしたもの(4
単位)が繰返されるという様に、3に2の累乗をかけた
設計規則を用いた点を利用している。
当する素子を一つの単位としており、一つの電極や配線
を共有し(2単位)、これ等を左右対称にしたもの(4
単位)が繰返されるという様に、3に2の累乗をかけた
設計規則を用いた点を利用している。
【0060】
【発明の効果】以上述べた如く、本発明によれば、不良
素子分布の規則性と不規則性との分離自動化を可能とし
たもので、図11のビットマップの例に示す如く、人間
の目では不規則に見えて解析不可能とあきらめていた不
良素子分布であっても、不良原因と不良素子分布状態と
の関連付けができるという効果がある。
素子分布の規則性と不規則性との分離自動化を可能とし
たもので、図11のビットマップの例に示す如く、人間
の目では不規則に見えて解析不可能とあきらめていた不
良素子分布であっても、不良原因と不良素子分布状態と
の関連付けができるという効果がある。
【0061】つまり、人間が分布形状をはっきり認識で
きない離散的かつ低濃度または複合的かつ高濃度の不良
素子分布であっても、R(f)とG(f)を常時監視す
れば、設計上のマージン不足による歩留まり低下の前駆
現象を2の累乗(設計規則と関係有り)成分の増加とし
て検出でき、設計以外の不良原因による前駆現象を3以
上の素数(設計規則と無関係)成分の増加として検出で
きる。
きない離散的かつ低濃度または複合的かつ高濃度の不良
素子分布であっても、R(f)とG(f)を常時監視す
れば、設計上のマージン不足による歩留まり低下の前駆
現象を2の累乗(設計規則と関係有り)成分の増加とし
て検出でき、設計以外の不良原因による前駆現象を3以
上の素数(設計規則と無関係)成分の増加として検出で
きる。
【図1】本発明が適用されるLSI検査解析システムの
概略構成を示す図である。
概略構成を示す図である。
【図2】図1のデータ処理装置3の髄略機能ブロック図
である。
である。
【図3】本発明の実施例の処理動作を示すフローチャー
トである。
トである。
【図4】(A)はビットマップ上における不良素子の配
置例を示す図、(B)はこの場合の不良素子間隔の各デ
ータ配列を示す図である。
置例を示す図、(B)はこの場合の不良素子間隔の各デ
ータ配列を示す図である。
【図5】関数R(f)と約数fとの関係を示す例であ
り、不規則性の強い不良素子分布の場合のグラフの例で
ある。
り、不規則性の強い不良素子分布の場合のグラフの例で
ある。
【図6】関数G(f)と約数fとの関係を示す例であ
り、不規則性の強い不良素子分布の場合のグラフの例で
ある。
り、不規則性の強い不良素子分布の場合のグラフの例で
ある。
【図7】関数R(f)と約数fとの関係を示す例であ
り、規則性の強い不良素子分布の場合のグラフの例であ
る。
り、規則性の強い不良素子分布の場合のグラフの例であ
る。
【図8】関数G(f)と約数fとの関係を示す例であ
り、規則性の強い不良素子分布の場合のグラフの例であ
る。
り、規則性の強い不良素子分布の場合のグラフの例であ
る。
【図9】本発明の実施例の動作の詳細を示すフローチャ
ートの一部である。
ートの一部である。
【図10】本発明の実施例の動作の詳細を示すフローチ
ャートの一部である。
ャートの一部である。
【図11】メモリLSIの不良素子分布であるビットマ
ップ例を示す図である。
ップ例を示す図である。
1 半導体集積回路試験装置 2 不良素子分布作成装置 3 データ処理装置 4 記録媒体 31 不良素子間隔算出部 32 約数算出部 33 判定部
Claims (10)
- 【請求項1】 半導体素子上に配置された回路素子群の
位置関係を示すXY直交座標系において、これ等回路素
子のうち不良素子相互間のX方向の間隔|Δx|と、Y
方向の間隔|Δy|と、X座標にY座標を乗じた間隔|
Δxy|とを全て網羅し算出する間隔算出手段と、 前記間隔|Δx|,|Δy|,|Δxy|の各値に対す
る約数fとこれ等各約数の個数Σmとを夫々算出する約
数算出手段と、 これ等約数fの種類と個数Σmとに応じて前記不良素子
の分布と設計規則との関係を判定する判定手段と、を含
むことを特徴とする半導体集積回路の検査解析装置。 - 【請求項2】 前記判定手段は、 前記間隔|Δx|,|Δy|,|Δxy|の各値の夫々
の総数Nx ,Ny ,Nxyとしたときの各関数R(x,
f)=Σm/Nx ,R(y,f)=Σm/Ny ,R(x
y,f)=Σm/Nxyを算出し、 これ等各関数の個々のfに対する値を参照して、これ等
各値の前記約数fに対する分布状態に応じて前記不良素
子の分布と設計規則との関係を判定することを特徴とす
る請求項1記載の半導体集積回路の検査解析装置。 - 【請求項3】 前記判定手段は、更に前記各関数に夫々
fを乗じた関数R(x,f)*f,R(y,f)*f,
R(xy,f)*fを算出し、これ等各関数の個々のfに
対する値を参照して、これ等各値の前記約数fに対する
分布状態に応じて前記不良素子の分布と設計規則との関
係を判定することを特徴とする請求項2記載の半導体集
積回路の検査解析装置。 - 【請求項4】 前記判定手段は、前記約数f中の素数成
分に相当する前記各関数の個々の値が他の約数のものに
比して大なる場合は、前記不良素子は不規則な位置関係
にあると判定することを特徴とする請求項2または3記
載の半導体集積回路の検査解析装置。 - 【請求項5】 前記不規則な位置関係と判定された場合
は、製造歩留まりの低下と判定することを特徴とする請
求項4記載の半導体集積回路の検査解析装置。 - 【請求項6】 前記判定手段は、前記約数f中の2の累
乗成分に相当する前記各関数の個々の値が他の約数のも
のに比して大なる場合は、前記不良素子は設計規則と関
係があると判定することを特徴とする請求項2または3
記載の半導体集積回路の検査解析装置。 - 【請求項7】 半導体素子上に配置された回路素子群の
位置関係を示すXY直交座標系において、これ等回路素
子のうち不良素子相互間のX方向の間隔|Δx|と、Y
方向の間隔|Δy|と、X座標にY座標を乗じた間隔|
Δxy|とを全て網羅し算出するステップと、 前記間隔|Δx|,|Δy|,|Δxy|の各値に対す
る約数fとこれ等各約数の個数Σmとを夫々算出するス
テップと、 これ等約数fの種類と個数Σmとに応じて前記不良素子
の分布と設計規則との関係を判定する判定ステップと、
を含むことを特徴とする半導体集積回路の検査解析方
法。 - 【請求項8】 前記判定ステップは、 前記間隔|Δx|,|Δy|,|Δxy|の各値の夫々
の総数Nx ,Ny ,Nxyとしたときの各関数R(x,
f)=Σm/Nx ,R(y,f)=Σm/Ny ,R(x
y,f)=Σm/Nxyを算出するステップと、 これ等各関数の個々のfに対する値を参照して、これ等
各値の前記約数fに対する分布状態に応じて前記不良素
子の分布と設計規則との関係を判定するステップと、を
含むことを特徴とする請求項7記載の半導体集積回路の
検査解析方法。 - 【請求項9】 前記判定ステップは、更に、 前記各関数に夫々fを乗じた関数R(x,f)*f,R
(y,f)*f,R(xy,f)*fを算出するステップ
と、 これ等各関数の個々のfに対する値を参照して、これ等
各値の前記約数fに対する分布状態に応じて前記不良素
子の分布と設計規則との関係を判定するステップと、を
含むことを特徴とする請求項8記載の半導体集積回路の
検査解析方法。 - 【請求項10】 半導体素子上に配置された回路素子群
の位置関係を示すXY直交座標系において、これ等回路
素子のうち不良素子相互間のX方向の間隔|Δx|と、
Y方向の間隔|Δy|と、X座標にY座標を乗じた間隔
|Δxy|とを全て網羅し算出するステップと、 前記間隔|Δx|,|Δy|,|Δxy|の各値に対す
る約数fとこれ等各約数の個数Σmとを夫々算出するス
テップと、 これ等約数fの種類と個数Σmとに応じて前記不良素子
の分布と設計規則との関係を判定する判定ステップと、
を含む半導体集積回路の検査解析方法をコンピュータに
実行させるためのプログラムを記録した記録媒体。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9355926A JP3055516B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体集積回路の検査解析装置及びその方法並びにその制御プログラムを記録した記録媒体 |
US09/219,349 US6374199B1 (en) | 1997-12-25 | 1998-12-23 | Inspection and analyzing apparatus for semiconductor integrated circuit and inspection and analyzing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9355926A JP3055516B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体集積回路の検査解析装置及びその方法並びにその制御プログラムを記録した記録媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11186354A JPH11186354A (ja) | 1999-07-09 |
JP3055516B2 true JP3055516B2 (ja) | 2000-06-26 |
Family
ID=18446451
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9355926A Expired - Lifetime JP3055516B2 (ja) | 1997-12-25 | 1997-12-25 | 半導体集積回路の検査解析装置及びその方法並びにその制御プログラムを記録した記録媒体 |
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Country | Link |
---|---|
US (1) | US6374199B1 (ja) |
JP (1) | JP3055516B2 (ja) |
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---|---|---|---|---|
JP3262092B2 (ja) | 1999-01-07 | 2002-03-04 | 日本電気株式会社 | 不良分布解析システム、方法及び記録媒体 |
JP3319433B2 (ja) | 1999-05-12 | 2002-09-03 | 日本電気株式会社 | メモリlsi不良解析装置及びシステム、方法並びに記録媒体 |
JP3530457B2 (ja) | 2000-04-07 | 2004-05-24 | Necエレクトロニクス株式会社 | メモリlsi不良解析装置および解析方法 |
US6694208B1 (en) * | 2000-05-15 | 2004-02-17 | Promos Technologies, Inc. | Method for prioritizing failure modes to improve yield rate in manufacturing semiconductor devices |
JP2002050194A (ja) * | 2000-08-01 | 2002-02-15 | Nec Corp | メモリlsi不良解析装置およびメモリlsi不良解析方法 |
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