CN111916123A - 信号接收电路和半导体装置以及包括它们的半导体*** - Google Patents

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Abstract

本申请提供了一种信号接收电路和半导体装置以及包括它们的半导体***。信号接收电路包括求和电路、时钟锁存电路和反馈电路。求和电路基于输入信号和反馈信号来产生求和信号。时钟锁存电路通过同步于时钟信号对求和信号进行采样来产生采样信号。反馈电路通过基于采样信号而选择多个系数之中的一个来产生反馈信号。

Description

信号接收电路和半导体装置以及包括它们的半导体***
相关申请的交叉引用
本申请要求于2019年5月10日向韩国知识产权局提交的申请号为10-2019-0054909的韩国申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的各种实施例总体上涉及集成电路技术，并且更具体地，涉及半导体装置和半导体***。
背景技术
电子设备包括许多电子元件，并且计算机***包括许多各自包含半导体的电子组件。构成计算机***的半导体装置可以通过发送和接收时钟信号和数据来彼此通信。随着计算机***的操作速度提高，半导体装置的操作速度也提高。例如，时钟信号的频率变得更大使得半导体装置彼此执行高速数据通信。
半导体装置可以同步于时钟信号将数据发送到外部装置，或者可以同步于时钟信号从外部装置接收数据。随着时钟信号的频率增大，用于发送或接收数据的时间裕量减小。此外，发送或接收的数据的“眼”和/或有效窗口也与时间裕量的减小成比例地减小。半导体装置通过信号传输线耦接到外部装置。当通过信号传输线来传送信号时，由于发生在信号传输线上的信号反射，信号完整性可能会降低。因此，为了增大信号的“眼”和/或有效窗口，通常可以使用判决反馈均衡器来补偿由信号的反射而引起的后标要素(post cursorelement)。
发明内容
在一个实施例中，信号接收电路可以包括求和电路(summing circuit)、时钟锁存电路和反馈电路。求和电路可以被配置为基于输入信号和反馈信号来产生求和信号。时钟锁存电路可以被配置为通过同步于时钟信号对所述求和信号进行采样来产生采样信号。反馈电路可以被配置为基于所述所述采样信号而选择第一系数和第二系数之中的一个，并且可以被配置为基于选中系数和所述采样信号来产生所述反馈信号。
在一个实施例中，信号接收电路可以包括接收器、比较电路、时钟锁存电路和反馈电路。接收器可以被配置为基于经由信号总线传输的传输信号来产生输入信号。比较电路可以被配置为基于所述输入信号的电压电平来改变第一求和节点的电压电平，并且可以被配置为基于参考电压的电压电平来改变第二求和节点的电压电平。时钟锁存电路可以被配置为通过同步于时钟信号而锁存所述第一求和节点的电压电平和所述第二求和节点的电压电平来产生采样信号。反馈电路可以被配置为基于所述采样信号而选择第一系数和第二系数之中的一个，并且可以被配置为基于选中的系数和所述采样信号来改变所述第一求和节点的电压电平和所述第二求和节点的电压电平。
在一个实施例中，信号接收电路可以包括接收器、求和电路、时钟锁存电路和反馈电路。接收器可以被配置为基于经由信号总线传输的传输信号来产生输入信号。求和电路可以被配置为基于所述输入信号和反馈信号来产生求和信号。时钟锁存电路可以被配置为通过同步于第一相位时钟信号对所述求和信号进行采样来产生第一采样信号。反馈电路可以被配置为基于第二采样信号而选择第一系数和第二系数之中的一个，所述第二采样信号与具有领先于所述第一相位时钟信号的相位的第二相位时钟信号同步地产生，并且可以被配置为基于选中的系数和所述第二采样信号来产生所述反馈信号。
附图说明
图1是示出根据一个实施例的半导体***的配置的示图。
图2A是示出在对称接口环境(symmetric interface circumstance)下的半导体***的配置和发送电路的电流特性的示图。
图2B是示出由图2A所示的接收器产生的输入信号的波形的示图。
图3A是示出在非对称接口环境下的半导体***的配置和发送电路的电流特性的示图。
图3B是示出由图3A所示的接收器产生的输入信号的波形的示图。
图4是示出根据一个实施例的信号接收电路的配置的示图。
图5是示出根据一个实施例的的判决反馈均衡电路的配置的示图。
图6和图7是示出在非对称接口环境下利用单个系数执行均衡操作时的求和信号的示图。
图8是示出根据一个实施例的当利用不同的系数执行均衡操作时的求和信号的示图。
图9是示出根据一个实施例的判决反馈均衡电路的配置的示图。
图10是示出根据一个实施例的半导体装置的配置的示图。
具体实施方式
在下文中，下面将参考附图通过实施例的示例来描述根据本公开的半导体装置。
图1是示出根据一个实施例的半导体***100的配置的示图。参考图1，半导体***100可以包括外部装置110和半导体装置120。外部装置110可以提供半导体装置120执行操作所需的各种控制信号。外部装置110可以包括各种类型的装置。例如，外部装置110可以是主机，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用程序处理器(AP)和存储器控制器。另外，外部装置110可以是用于测试半导体装置120的测试装置或测试设备。例如，半导体装置120可以是存储装置，并且该存储装置可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态RAM：SRAM)和动态RAM(DRAM)、同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
半导体装置120可以被电耦接到用作测试设备的外部装置110，并且可以执行测试操作。半导体装置120可以被电耦接到用作主机装置的外部装置110，并且可以执行除测试操作之外的各种操作。例如，在制造半导体装置120之后，半导体装置120可以被电耦接到用作测试设备的外部装置110并且可以被测试。在完成测试之后，半导体装置120可以被电耦接到用作主机装置的外部装置110并且可以执行各种操作。
半导体装置120可以通过多个总线电耦接到外部装置110。多个总线中的每一个可以是信号传输路径、用于传送信号的链路或通道。多个总线可以包括第一总线101和第二总线102。第一总线101可以是单向总线或双向总线。第二总线102可以是双向总线。半导体装置120可以通过第一总线101电耦接到外部装置110，并且可以通过第一总线101接收时钟信号CLK。时钟信号CLK可以包括一对或更多对时钟信号。在一个实施例中，传输信号TS可以同步于时钟信号CLK来传送并且例如可以是数据。时钟信号CLK可以包括数据时钟信号和/或数据选通信号。半导体装置120可以通过第二总线102电耦接到外部装置110，并且可以通过第二总线102从外部装置110接收传输信号TS，或者可以通过第二总线102将传输信号TS发送到外部装置110。传输信号TS可以作为单端信号被发送，或者可以与互补信号TSB一起作为差分信号被发送。
外部装置110可以包括时钟发生电路111和信号发送电路112。时钟发生电路111可以产生时钟信号CLK。时钟发生电路111可以驱动第一总线101，从而通过第一总线101来发送时钟信号CLK。时钟发生电路111可以包括诸如锁相环电路的时钟发生器。信号发送电路112可以基于外部装置110的内部信号来输出传输信号TS。信号发送电路112可以基于内部信号来驱动第二总线102，从而通过第二总线102来发送传输信号TS。
半导体装置120可以包括内部时钟发生电路121和信号接收电路122。内部时钟发生电路121可以电耦接到第一总线101，并且可以通过经由第一总线101接收时钟信号CLK来产生多个内部时钟信号INCLK。半导体装置120可以同步于时钟信号CLK来接收通过第二总线102传送的传输信号TS和/或对所述传输信号TS进行采样。在一个实施例中，半导体装置120可以对时钟信号CLK进行分频并且可以使用已分频的时钟，以便充分确保用于接收传输信号TS和/或对其进行采样的时序裕量。内部时钟发生电路121可以对时钟信号CLK的频率进行分频，并且可以产生具有不同相位的多个内部时钟信号INCLK。
信号接收电路122可以电耦接到第二总线102，并且可以通过第二总线102接收从外部装置110传送的传输信号TS。信号接收电路122可以接收由内部时钟发生电路121产生的多个内部时钟信号INCLK。信号接收电路122可以基于多个内部时钟信号INCLK来接收传输信号TS。信号接收电路122可以同步于多个内部时钟信号INCLK来接收从外部装置110传送的传输信号TS。
信号接收电路122可以包括接收器131和判决反馈均衡电路132。接收器131可以电耦接到第二总线102，可以接收传输信号TS以及可以基于传输信号TS来产生输入信号IN。接收器131可以包括被配置为对传输信号TS进行差分放大的放大器。接收器131可以通过将传输信号TS与放大参考电压AVREF进行比较来产生输入信号IN。在一个实施例中，接收器131可以通过将传输信号TS和互补信号TSB差分放大来产生输入信号IN。在一个实施例中，接收器131可以对基于传输信号TS而产生的输入信号IN执行均衡操作。接收器131可以包括能够执行均衡操作的连续时间线性均衡器(CTLE)。接收器131可以将输入信号IN的互补信号INB与输入信号IN一起输出。
判决反馈均衡(DFE)电路132可以接收输入信号IN并且可以产生采样信号PS。判决反馈均衡电路132可以基于采样信号PS来执行均衡操作。采样信号PS可以被反馈回到判决反馈均衡电路132。判决反馈均衡电路132可以基于采样信号PS来消除输入信号IN的后标。判决反馈均衡电路132可以接收多个内部时钟信号INCLK。判决反馈均衡电路132可以通过同步于多个内部时钟信号INCLK来将输入信号IN与互补信号INB进行比较而产生采样信号PS。在一个实施例中，判决反馈均衡电路132还可以接收参考电压VREF。参考电压VREF可以具有与输入信号IN的摆动范围的中间值相对应的电压电平。判决反馈均衡电路132可以通过基于采样信号PS和系数而对输入信号IN执行均衡操作来产生采样信号PS。判决反馈均衡电路132可以基于采样信号PS来改变系数。例如，判决反馈均衡电路132可以基于采样信号PS的逻辑电平而在至少两个系数之中选择一个，并且可以基于选中的系数和采样信号PS来执行均衡操作。例如，当采样信号PS具有第一逻辑电平时，判决反馈均衡电路132可以通过利用第一系数来执行均衡操作。例如，当采样信号PS具有第二逻辑电平时，判决反馈均衡电路132可以通过利用第二系数来执行均衡操作。判决反馈均衡电路132可以将采样信号PS的互补信号PSB与采样信号PS一起产生。
信号接收电路122还可以包括锁存电路133。锁存电路133可以接收采样信号PS并且可以产生输出信号OUT。锁存电路133可以通过锁存采样信号PS来产生输出信号OUT。锁存电路133可以将输出信号OUT的互补信号OUTB与输出信号OUT一起产生。
图2A是示出在对称接口情况下的半导体***的配置和发送电路210的电流特性的示图；并且图2B是示出由图2A所示的接收器220产生的输入信号IN1的波形的示例性代表的示图。参考图2A，半导体***可以包括发送电路210和接收器220。发送电路210可以布置在外部装置110中，而接收器220可以布置在半导体装置120中，如图1所示。发送电路210和接收器220可以通过总线201彼此电耦接。发送电路210可以通过基于内部信号DIN而上拉驱动或下拉驱动总线201来经由总线201发送传输信号TS。接收器220可以通过焊盘221电耦接到总线201，并且可以从传输信号TS产生输入信号IN1。为了在传输信号TS的发送端和接收端处的阻抗匹配，可以将终端电阻TR电耦接到焊盘221。发送电路210可以具有“P对N(P overN)”驱动器的配置。在发送电路210内，用于根据内部信号DIN来上拉驱动总线201的上拉驱动器可以被配置有P沟道MOS晶体管211，而用于根据内部信号DIN来下拉驱动总线201的下拉驱动器可以被配置有N沟道MOS晶体管212。由于P沟道MOS晶体管211和N沟道MOS晶体管212两者都可以在线性区域内操作，因此P沟道MOS晶体管211和N沟道MOS晶体管212可以具有相同的电流特性。因此，总线201可以被相同的驱动力上拉驱动或下拉驱动。如图2B所示，不管传输信号TS的转变方向如何，从接收器220输出的输入信号IN1可以具有对称的电压电平。根据传输信号TS而从逻辑低电平转变到逻辑高电平的输入信号IN1和根据传输信号TS而从逻辑高电平转变到逻辑低电平的输入信号IN1可以是对称的。例如，在图2B的时间“T”，在输入信号IN1的最大摆动电平VHIGH的电压电平与转变到逻辑高电平的输入信号IN1的电压电平之间的差A可以与输入信号IN1的最小摆动电平VLOW的电压电平和转变到逻辑低电平的输入信号IN1的电压电平之间的差A相同。
图3A是示出在非对称接口情况下的半导体***的配置和发送电路310的电流特性的示图；并且图3B是示出由图3A所示的接收器320产生的输入信号IN2的波形的示图。参考图3A，半导体***可以包括发送电路310和接收器320。发送电路310可以具有“N对N”驱动器的配置，该配置与图2A所示的发送电路210不同。“N对N”驱动器可以用于传输高速信号或具有低共模的信号。在发送电路310内，用于根据内部信号DIN而上拉驱动总线301的上拉驱动器可以被配置有N沟道MOS晶体管311，而用于根据内部信号DIN而下拉驱动总线301的下拉驱动器可以被配置有N沟道MOS晶体管312。用于下拉驱动总线301的N沟道MOS晶体管312可以在线性区域内操作，而用于上拉驱动总线301的N沟道MOS晶体管311由于通过N沟道MOS晶体管311的阈值电压引起的电压降而可以在饱和区域内操作。因此，用于上拉驱动总线301的驱动力可以小于用于下拉驱动总线301的驱动力。接收器320可以通过焊盘321电耦接到总线301，并且可以从传输信号TS产生输入信号IN2。如图3B所示，从接收器320输出的输入信号IN2可以根据传输信号TS的转变方向和输入信号IN2的转变方向而具有彼此不对称的电压电平。根据传输信号TS而从逻辑低电平转变到逻辑高电平的输入信号IN2相对缓慢地从逻辑低电平转变到逻辑高电平。另一方面，根据传输信号TS而从逻辑高电平转变到逻辑低电平的输入信号IN2相对较快地从逻辑高电平转变到逻辑低电平。例如，在图3B中的时间“T”，在输入信号IN2的最大摆动电平VHIGH的电压电平与转变到逻辑高电平的输入信号IN2的电压电平之间的差(“B”)可以比在输入信号IN2的最小摆动电平VLOW的电压电平与转变到逻辑低电平的输入信号IN2的电压电平之间的差(“A”)大。
如图2A至图3B所示，根据接口环境，通过总线102传送的传输信号TS的波形和由图1的接收器131产生的输入信号IN的波形可以根据传输信号TS的转变方向和输入信号IN的转变方向而是不对称的。此外，当终端电阻TR的电阻值与上拉驱动器的导通电阻值和下拉驱动器的导通电阻值之间的一个不匹配时，传输信号TS和输入信号IN可以具有诸如图3B所示的波形。因此，在非对称接口的环境下，图1所示的信号接收电路122和判决反馈均衡电路132需要根据输入信号IN的转变方向而执行彼此不同的均衡操作。
图4是示出根据一个实施例的信号接收电路400的配置的示图。信号接收电路400可以被应用为图1所示的信号接收电路122。参考图4，信号接收电路400可以包括接收器410和判决反馈均衡电路420。接收器410可以基于传输信号TS来产生输入信号IN。当传输信号TS作为差分信号被提供时，接收器410可以通过对传输信号TS和传输信号TS的互补信号TSB进行差分放大来产生输入信号IN。当传输信号TS作为单端信号被提供时，接收器410可以通过对传输信号TS和放大参考电压AVREF进行差分放大来产生输入信号IN。在一个实施例中，接收器410可以将输入信号IN的互补信号INB与输入信号IN一起输出。
判决反馈均衡电路420可以通过对输入信号IN执行均衡操作来产生采样信号PS。判决反馈均衡电路420可以包括求和电路421、时钟锁存电路422和反馈电路423。求和电路421可以接收输入信号IN和反馈信号FB。求和电路421可以基于输入信号IN和反馈信号FB来产生求和信号CS。求和电路421可以基于输入信号IN来产生求和信号CS，并且可以基于反馈信号FB来改变求和信号CS的电压电平。求和电路421可以通过将输入信号IN的电压电平与参考电压VREF的电压电平进行比较来产生求和信号CS。参考电压VREF可以具有与输入信号IN的摆动范围的中间值相对应的电压电平。在一个实施例中，求和电路421可以通过将输入信号IN的电压电平与互补信号INB的电压电平进行比较来产生求和信号CS。求和电路421可以将求和信号CS的互补信号CSB与求和信号CS一起输出。求和电路421可以基于反馈信号FB来改变求和信号CS的电压电平。在实施例中，求和电路421可以基于反馈信号FB来改变求和信号CS的电压电平以及求和信号CS的互补信号CSB的电压电平。反馈信号FB可以由反馈电路423产生。
时钟锁存电路422可以基于求和信号CS来产生采样信号PS。时钟锁存电路422可以基于求和信号CS的电压电平来确定采样信号PS的电压电平。时钟锁存电路422可以同步于时钟信号CLK对求和信号CS进行采样，并且可以将被采样的信号输出为采样信号PS。时钟锁存电路422可以同步于时钟信号CLK来锁存求和信号CS的电压电平，并且可以将被锁存的信号输出为采样信号PS。时钟锁存电路422可以将采样信号PS的互补信号PSB与采样信号PS一起输出。
反馈电路423可以接收采样信号PS，并且可以基于采样信号PS来产生反馈信号FB。反馈电路423可以接收第一系数W1和第二系数W2。第一系数W1和第二系数W2可以是用于判决反馈均衡电路420的均衡操作的加权因子。第一系数W1和第二系数W2可以彼此具有不同的大小。例如，第一系数W1和第二系数W2可以是彼此具有不同电压电平的模拟电压信号，并且第二系数W2的电压电平可以高于第一系数W1的电压电平。反馈电路423可以基于采样信号PS而选择第一系数W1和第二系数W2之中的一个，并且可以基于选中的系数和采样信号PS来产生反馈信号FB。当采样信号PS具有第一逻辑电平时，反馈电路423可以选择第一系数W1，所述采样信号PS是基于在先接收的输入信号IN来产生。反馈电路423可以基于第一系数W1和采样信号PS来产生反馈信号FB。另一方面，当采样信号PS具有第二逻辑电平时，反馈电路423可以选择第二系数W2，所述采样信号PS是基于在先接收的输入信号IN来产生。反馈电路423可以基于第二系数W2和采样信号PS来产生反馈信号FB。第一逻辑电平可以是逻辑高电平，而第二逻辑电平可以是逻辑低电平。
反馈电路423可以包括第一乘法器424、第二乘法器425和选择器426。第一乘法器424可以接收第一系数W1和采样信号PS，并且可以基于第一系数W1和采样信号PS来产生第一补偿信号F1。第一乘法器424可以通过对第一系数W1和采样信号PS执行乘法运算来产生第一补偿信号F1。第二乘法器425可以接收第二系数W2和采样信号PS的互补信号PSB，并且可以基于第二系数W2和互补信号PSB来产生第二补偿信号F2。第二乘法器425可以通过对第二系数W2和互补信号PSB执行乘法运算来产生第二补偿信号F2。选择器426可以接收分别从第一乘法器424和第二乘法器425输出的第一补偿信号F1和第二补偿信号F2，以及可以接收采样信号PS。选择器426可以基于采样信号PS而将第一补偿信号F1和第二补偿信号F2之间的一个输出为反馈信号FB。例如，当采样信号PS具有第一逻辑电平时，选择器426可以将由第一乘法器424产生的第一补偿信号F1输出为反馈信号FB。例如，当采样信号PS具有第二逻辑电平时，选择器426可以将由第二乘法器425产生的第二补偿信号F2输出为反馈信号FB。
信号接收电路400还可以包括锁存电路430。锁存电路430可以基于采样信号PS来产生输出信号OUT。锁存电路430可以锁存采样信号PS，并且可以将被锁存的信号输出为输出信号OUT。锁存电路430可以将互补信号PSB与采样信号PS一起锁存，并且可以将输出信号OUT的互补信号OUTB与输出信号OUT一起输出。
信号接收电路400可以基于由求和电路421产生的求和信号CS的摆动范围来改变参考电压VREF的电压电平。当基于输入信号IN所产生的求和信号CS的电压电平基于由反馈电路423产生的反馈信号FB而被改变时，求和信号CS的共模可能变得与输入信号IN的共模不同。因此，信号接收电路400可以改变参考电压VREF的电压电平，从而使参考电压VREF能具有与求和信号CS的摆动范围的中间值相对应的电压电平。信号接收电路400还可以包括参考电压发生电路440。参考电压发生电路440可以基于电压控制信号VC来改变参考电压VREF的电压电平。电压控制信号VC可以是基于第一系数W1和第二系数W2的电压电平或大小所能产生的任意控制信号。
信号接收电路400还可以包括系数设置电路450。系数设置电路450可以接收第一控制信号CD1和第二控制信号CD2，并且可以产生第一系数W1和第二系数W2。系数设置电路450可以基于第一控制信号CD1来产生第一系数W1，并且可以基于第二控制信号CD2来产生第二系数W2。系数设置电路450可以是数-模转换器。系数设置电路450可以产生具有根据第一控制信号CD1的码值而改变的电压电平的第一系数W1，并且可以产生具有根据第二控制信号CD2的码值而改变的的电压电平的第二系数W2。第一控制信号CD1和第二控制信号CD2可以是考虑接口环境所能产生的任意控制信号。
图5是示出一个根据实施例的判决反馈均衡电路500的配置的示图。判决反馈均衡电路500可以用作图4所示的判决反馈均衡电路420。参考图5，判决反馈均衡电路500可以包括比较电路510、时钟锁存电路520和反馈电路530。比较电路510可以基于输入信号IN和参考电压VREF来改变第一求和节点SN1的电压电平和第二求和节点SN2的电压电平。比较电路510可以通过将输入信号IN与参考电压VREF进行比较来改变第一求和节点SN1的电压电平和第二求和节点SN2的电压电平。在一个实施例中，比较电路510可以接收输入信号IN的互补信号INB而不是参考电压VREF。在一个实施例中，比较电路510可以通过将输入信号IN与互补信号INB进行比较来改变第一求和节点SN1的电压电平和第二求和节点SN2的电压电平。
时钟锁存电路520可以电耦接到第一求和节点SN1和第二求和节点SN2，并且可以接收第一求和信号CS和第二求和信号CSB。第一求和信号CS可以从第二求和节点SN2输出，而第二求和信号CSB可以从第一求和节点SN1输出。时钟锁存电路520可以接收时钟信号CLK。时钟锁存电路520可以通过同步于时钟信号CLK对第一求和信号CS和第二求和信号CSB进行采样来产生采样信号PS。时钟锁存电路520可以同步于时钟信号CLK而基于第一求和信号CS的电压电平和第二求和信号CSB的电压电平来输出采样信号PS以及采样信号PS的互补信号PSB。例如，时钟锁存电路520可以通过在时钟信号CLK的每个上升沿处锁存第一求和节点SN1的电压电平和第二求和节点SN2的电压电平来产生采样信号PS以及采样信号PS的互补信号PSB。
反馈电路530可以电耦接到第一求和节点SN1和第二求和节点SN2，并且可以接收采样信号PS。反馈电路530可以接收第一系数W1和第二系数W2，并且可以基于采样信号PS来选择第一系数W1和第二系数W2之中的一个。当采样信号PS具有逻辑高电平时，反馈电路530可以基于第一系数W1和采样信号PS来改变第二求和节点SN2的电压电平。当采样信号PS具有逻辑低电平时，反馈电路530可以基于第二系数W2和采样信号PS来改变第一求和节点SN1的电压电平。反馈电路530可以接收时钟信号CLK并且可以同步于时钟信号CLK来操作。当时钟信号CLK具有逻辑高电平时，反馈电路530可以基于第一系数W1、第二系数W2和采样信号PS来改变第一求和节点SN1的电压电平和第二求和节点SN2的电压电平。
反馈电路530可以包括第一补偿电路531和第二补偿电路532。第一补偿电路531可以电耦接到第二求和节点SN2，并且可以基于第一系数W1和采样信号PS来改变第二求和节点SN2的电压电平。第二补偿电路532可以电耦接到第一求和节点SN1，并且可以基于第二系数W2和采样信号PS的互补信号PSB来改变第一求和节点SN1的电压电平。
比较电路510可以包括第一晶体管T11和第二晶体管T12。第一晶体管T11和第二晶体管T12中的每一个可以是N沟道MOS晶体管。第一晶体管T11可以在其栅极处接收输入信号IN，可以在其漏极处电耦接到第一求和节点SN1，并且可以在其源极处通过电流源电耦接到第一电源电压节点501。第二晶体管T12可以在其栅极处接收参考电压VREF，可以在其漏极处电耦接到第二求和节点SN2，并且可以在其源极处通过电流源电耦接到第一电源电压节点501。可以通过第一电源电压节点501提供第一电源电压。第一求和节点SN1可以通过电阻式负载电耦接到第二电源电压节点502。第二求和节点SN2可以通过电阻式负载电耦接到第二电源电压节点502。所述电阻式负载可以彼此具有相同的电阻值。可以通过第二电源电压节点502提供第二电源电压。第二电源电压可以具有比第一电源电压高的电压电平。
反馈电路530可以包括第一晶体管T21、第二晶体管T22、第三晶体管T23和第四晶体管T24。第一晶体管至第四晶体管T21、T22、T23和T24中的每一个可以是N沟道MOS晶体管。第一晶体管T21和第二晶体管T22可以配置第一补偿电路531，而第三晶体管T23和第四晶体管T24可以配置第二补偿电路532。第一晶体管T21可以在其栅极处接收采样信号PS，并且可以在其源极处通过电流源电耦接到第一电源电压节点501。第二晶体管T22可以在其栅极处接收第一系数W1，可以在其漏极处电耦接到第二求和节点SN2，并且可以在其源极处电耦接到第一晶体管T21的漏极。第三晶体管T23可以在其栅极处接收采样信号PS的互补信号PSB，并且可以在其源极处通过电流源电耦接到第一电源电压节点501。第四晶体管T24可以在其栅极处接收第二系数W2，可以在其漏极处电耦接到第一求和节点SN1，并且可以在其源极处电耦接到第三晶体管T23的漏极。
当采样信号PS具有逻辑高电平时，第一晶体管T21可以被导通，并且第一补偿电路531可以根据第一系数W1的电压电平来降低第二求和节点SN2的电压电平，所述采样信号PS是基于在先接收的输入信号IN来产生。当输入信号IN具有逻辑低电平时，较大量的电流可以流过比较电路510的第二晶体管T12。因此，第二求和节点SN2的电压电平可以变得低于第一求和节点SN1的电压电平。反馈电路530可以加速第二求和节点SN2的电压电平的下降，并且相对地，可以加速第一求和节点SN1的电压电平的上升。第二求和节点SN2的电压电平可以与第一系数W1成比例地降低，并且相对地，第一求和节点SN1的电压电平可以与第一系数W1成比例地上升。因此，第一求和信号CS可以具有比输入信号IN低的电压电平。当输入信号IN具有逻辑高电平时，较大量的电流可以流过比较电路510的第一晶体管T11。因此，第一求和节点SN1的电压电平可以变得低于第二求和节点SN2的电压电平。反馈电路530可以与第一系数W1成比例地升高第一求和节点SN1的电压电平，并且可以与第一系数W1成比例地降低第二求和节点SN2的电压电平。因此，第一求和信号CS可以具有比输入信号IN低的电压电平。
当基于在先接收的输入信号IN而产生的采样信号PS具有逻辑低电平时，基于在先接收的输入信号IN而产生的采样信号PS的互补信号PSB可以具有逻辑高电平。因此，第三晶体管T23可以被导通，并且第二补偿电路532可以根据第二系数W2的电压电平来降低第一求和节点SN1的电压电平。当输入信号IN具有逻辑高电平时，较大量的电流可以流过比较电路510的第一晶体管T11。因此，第一求和节点SN1的电压电平可以变得低于第二求和节点SN2的电压电平。反馈电路530可以加速第一求和节点SN1的电压电平的下降，并且相对地，可以加速第二求和节点SN2的电压电平的上升。第一求和节点SN1的电压电平可以与第二系数W2成比例地降低，并且相对地，第二求和节点SN2的电压电平可以与第二系数W2成比例地上升。当输入信号IN具有逻辑低电平时，第二求和节点SN2的电压电平可以变得低于第一求和节点SN1的电压电平。反馈电路530可以与第二系数W2成比例地升高第一求和节点SN1的电压电平，并且可以与第二系数W2成比例地降低第二求和节点SN2的电压电平。因此，第一求和信号CS可以具有比输入信号IN高的电压电平。
判决反馈均衡电路500可以如下通过对输入信号IN执行均衡操作来产生第一求和信号CS和第二求和信号CSB。当输入信号IN从逻辑高电平转变到逻辑低电平时，第一求和信号CS的电压电平可以降低，并且第一求和信号CS的电压电平可以与第一系数W1成比例地额外降低。第二求和信号CSB的电压电平可以上升，并且第二求和信号CSB的电压电平可以与第一系数W1成比例地额外上升。当输入信号IN从逻辑低电平转变到逻辑高电平时，第一求和信号CS的电压电平可以上升，并且第一求和信号CS的电压电平可以与第二系数W2成比例地额外上升。第二求和信号CSB的电压电平可以降低，并且第二求和信号CSB的电压电平可以与第二系数W2成比例地额外降低。
此外，当输入信号IN保持为具有逻辑高电平时，第一求和信号CS的电压电平可以与第一系数W1成比例地降低，而当输入信号IN保持为具有逻辑低电平时，第一求和信号CS的电压电平可以与第二系数W2成比例地上升。因此，第一求和信号CS的电压电平和第二求和信号CSB的电压电平可以根据采样信号PS的逻辑电平而被不对称地补偿。
图6和图7是示出在非对称接口环境下利用单个系数执行均衡操作时的求和信号的示图。例如，图6示出了当利用第一系数W1来执行均衡操作时第一求和信号CS的波形，并且图7示出了当利用第二系数W2来执行均衡操作时第一求和信号CS的波形。参考图6，当输入信号IN从逻辑低电平转变到逻辑高电平并且利用第一系数W1来执行均衡操作时，第一求和信号CS的电压电平可以与第一系数W1成比例地额外上升量A。当输入信号IN从逻辑高电平转变到逻辑低电平并且利用第一系数W1来执行均衡操作时，第一求和信号CS的电压电平可以与第一系数W1成比例额外降低量A。当假设基于通过非对称接口环境(诸如图2B中所示的“N对N”驱动器)传输的信号来产生输入信号IN时，与转变到逻辑低电平的情况相比，输入信号IN可以相对缓慢地转变到逻辑高电平。因此，当通过利用单个系数对电压电平补偿量A时，针对输入信号IN的电压补偿可能在输入信号IN转变到逻辑高电平时不足(“欠均衡”)。
当输入信号IN保持为具有逻辑低电平并且利用第一系数W1来执行均衡操作时，第一求和信号CS的电压电平可以上升量A。当输入信号IN保持为具有逻辑高电平并且利用第一系数W1来执行均衡操作时，第一求和信号CS的电压电平可以降低量A。当第一求和信号CS的电压电平转变时，在最大电压电平与最小电压电平之间的差可以是“AC眼”，而当第一求和信号CS的电压电平保持不变时，在最大电压电平与最小电压电平之间的差可以是“DC眼”。当仅利用第一系数W1来执行均衡操作时，可能出现在补偿信号的“AC眼”与“DC眼”之间的失配，并且“AC眼”可能变得小于“DC眼”。
参考图7，当输入信号IN从逻辑低电平转变到逻辑高电平并且利用第二系数W2来执行均衡操作时，第一求和信号CS的电压电平可以与第二系数W2成比例额外上升量B。当输入信号IN从逻辑高电平转变到逻辑低电平并且利用第二系数W2来执行均衡操作时，第一求和信号CS的电压电平可以与第二系数W2成比例额外降低量B。当假设基于通过非对称接口环境(诸如图2B中所示的“N对N”驱动器)传输的信号而产生输入信号IN时，与转变到逻辑低电平的情况相比，输入信号IN可以相对缓慢地转变到逻辑高电平。因此，当通过利用单个系数对电压电平补偿量B时，对输入信号IN的电压补偿可能在输入信号IN转变到逻辑低电平时太大(“过均衡”)。
当输入信号IN保持为具有逻辑低电平并且用第二系数W2来执行均衡操作时，第一求和信号CS的电压电平可以上升量B。当输入信号IN保持为具有逻辑高电平并且利用第二系数W2来执行均衡操作时，第一求和信号CS的电压电平可以降低量B。当仅利用第二系数W2来执行均衡操作时，可能出现在补偿信号的“AC眼”与“DC眼”之间的失配，并且“AC眼”可能变得大于“DC眼”。当如图6和图7所示出现“AC眼”与“DC眼”之间的失配时，可以减小用于通过锁存求和信号来产生采样信号的采样裕量。
图8是示出根据一个实施例的当用不同的系数执行均衡操作时的求和信号的示图。参考图8，当输入信号IN从逻辑低电平转变到逻辑高电平时，可以利用第二系数W2来执行均衡操作，并且求和信号的电压电平可以与第二系数W2成比例地额外上升足够的量B。当输入信号IN从逻辑高电平转变到逻辑低电平时，可以利用第一系数W1来执行均衡操作，并且求和信号的电压电平可以与第一系数W1成比例地额外降低量A，从而防止过均衡。当输入信号IN保持为具有逻辑高电平时，可以利用第一系数W1来执行均衡操作，并且求和信号的电压电平可以与第一系数W1成比例地降低。当输入信号IN保持为具有逻辑低电平时，可以利用第二系数W2来执行均衡操作，并且求和信号的电压电平可以与第二系数W2成比例地上升。因此，求和信号的“DC眼”与“AC眼”可以变得彼此相等，并且求和信号的采样裕量可以被优化。
如图8所示，当利用不同的系数对求和信号执行均衡操作时，与被均衡的求和信号的中间值相对应的电压电平可以不同于参考电压VREF的电压电平。例如，参考图8，与被均衡的求和信号的中间值相对应的电压电平可以高于参考电压VREF的电压电平。因此，参考电压发生电路可以改变参考电压VREF的电压电平，从而允许信号接收电路执行精确的接收操作。
图9是示出根据一个实施例的判决反馈均衡电路900的配置的示图。判决反馈均衡电路900可以代替图4所示的判决反馈均衡电路420的配置。判决反馈均衡电路900可以包括比较电路910、时钟锁存电路920和反馈电路930。比较电路910可以接收输入信号IN和参考电压VREF，并且可以通过对输入信号IN与参考电压VREF之间的电压电平进行比较来改变第一求和节点SN1的电压电平和第二求和节点SN2的电压电平。求和信号CS的互补信号CSB可以通过第一求和节点SN1输出，并且求和信号CS可以通过第二求和节点SN2输出。比较电路910可以接收时钟信号CLK并且可以同步于时钟信号CLK来操作。当时钟信号CLK具有逻辑高电平时，比较电路910可以通过对输入信号IN与参考电压VREF之间的电压电平进行比较来改变第一求和节点SN1的电压电平和第二求和节点SN2的电压电平。在一个实施例中，比较电路910可以被修改成被配置为接收输入信号IN的互补信号INB而不是参考电压VREF。
时钟锁存电路920可以电耦接到第一求和节点SN1和第二求和节点SN2，并且可以基于第一求和节点SN1的电压电平和第二求和节点SN2的电压电平来产生采样信号PS。时钟锁存电路920可以根据第一求和节点SN1的电压电平和第二求和节点SN2的电压电平来改变采样信号PS的电压电平，并且可以锁存采样信号PS的电压电平。时钟锁存电路920可以接收时钟信号CLK并且可以同步于时钟信号CLK来产生采样信号PS。当时钟信号CLK具有逻辑低电平时，时钟锁存电路920可以对采样信号PS以及采样信号PS的互补信号PSB预充电。当时钟信号CLK具有逻辑高电平时，时钟锁存电路920可以根据第一求和节点SN1的电压电平和第二求和节点SN2的电压电平来改变采样信号PS的电压电平以及采样信号PS的互补信号PSB的电压电平，并且可以锁存采样信号PS的电压电平以及采样信号PS的互补信号PSB的电压电平。
反馈电路930可以电耦接到第一求和节点SN1和第二求和节点SN2，并且可以接收采样信号PS。反馈电路930可以接收第一系数W1和第二系数W2，并且可以基于采样信号PS来选择在第一系数W1与第二系数W2之间的一个。当采样信号PS具有逻辑高电平时，反馈电路930可以基于第一系数W1和采样信号PS来改变第二求和节点SN2的电压电平。当采样信号PS具有逻辑低电平时，反馈电路930可以基于第二系数W2和采样信号PS来改变第一求和节点SN1的电压电平。反馈电路930可以接收时钟信号CLK并且可以同步于时钟信号CLK来操作。当时钟信号CLK具有逻辑高电平时，反馈电路930可以基于第一系数W1、第二系数W2和采样信号PS来改变第一求和节点SN1的电压电平和第二求和节点SN2的电压电平。
反馈电路930可以包括第一补偿电路931和第二补偿电路932。第一补偿电路931可以电耦接到第二求和节点SN2，并且可以基于第一系数W1和采样信号PS来改变第二求和节点SN2的电压电平。第二补偿电路932可以电耦接到第一求和节点SN1，并且可以基于第二系数W2和采样信号PS的互补信号PSB来改变第一求和节点SN1的电压电平。
比较电路910可以包括第一晶体管T31、第二晶体管T32和第三晶体管T33。第一晶体管T31、第二晶体管T32和第三晶体管T33中的每一个可以是N沟道MOS晶体管。第一晶体管T31可以电耦接在第一求和节点SN1与第一公共节点CN1之间，并且可以在其栅极处接收输入信号IN。第二晶体管T32可以电耦接在第二求和节点SN2与第一公共节点CN1之间，并且可以在其栅极处接收参考电压VREF。在一个实施例中，第二晶体管T32可以被修改和/或改变成被配置为接收输入信号IN的互补信号INB而不是参考电压VREF。第三晶体管T33可以电耦接在第一公共节点CN1与第一电源电压节点901之间，并且可以在其栅极处接收时钟信号CLK。第一电源电压节点901可以接收第一电源电压。当时钟信号CLK具有逻辑高电平时，第三晶体管T33可以形成从第一公共节点CN1流到第一电源电压节点901的电流路径。因此，当时钟信号CLK具有逻辑高电平时，比较电路910可以通过将输入信号IN的电压电平与参考电压VREF的电压电平进行比较来改变第一求和节点SN1的电压电平和第二求和节点SN2的电压电平。由于当输入信号IN具有逻辑高电平时流过第一晶体管T31的电流量变得大于流过第二晶体管T32的电流量，因此第一求和节点SN1的电压电平可以变得低于第二求和节点SN2的电压电平。由于当输入信号IN具有逻辑低电平时流过第一晶体管T31的电流量变得小于流过第二晶体管T32的电流量，因此第一求和节点SN1的电压电平可以变得高于第二求和节点SN2的电压电平。
时钟锁存电路920可以包括第一晶体管T41、第二晶体管T42、第三晶体管T43、第四晶体管T44、第五晶体管T45、第六晶体管T46和第七晶体管T47。第一晶体管至第五晶体管T41、T42、T43、T44和T45中的每一个可以是P沟道MOS晶体管，而第六晶体管T46和第七晶体管T47中的每一个可以是N沟道MOS晶体管。第一晶体管T41可以电耦接在第二电源电压节点902与第一输出节点ON1之间，并且可以在其栅极处接收时钟信号CLK。第二电源电压节点902可以接收第二电源电压，该第二电源电压具有比第一电源电压高的电压电平。第二晶体管T42可以电耦接在第二电源电压节点902与第二输出节点ON2之间，并且可以在其栅极处接收时钟信号CLK。第三晶体管T43可以电耦接在第一输出节点ON1与第二输出节点ON2之间，并且可以在其栅极处接收时钟信号CLK。第四晶体管T44可以电耦接在第二电源电压节点902与第一输出节点ON1之间，并且可以在其栅极处电耦接到第二输出节点ON2。第五晶体管T45可以电耦接在第二电源电压节点902与第二输出节点ON2之间，并且可以在其栅极处电耦接到第一输出节点ON1。第六晶体管T46可以电耦接在第一输出节点ON1与第二求和节点SN2之间，并且可以在其栅极处电耦接到第二输出节点ON2。第七晶体管T47可以电耦接在第二输出节点ON2与第一求和节点SN1之间，并且可以在其栅极处电耦接至第一输出节点ON1。第一晶体管至第三晶体管T41、T42和T43可以执行预充电操作。当时钟信号CLK具有逻辑低电平时，第一晶体管T41和第二晶体管T42可以将第一输出节点ON1和第二输出节点ON2分别预充电至第二电源电压。当时钟信号CLK具有逻辑低电平时，第三晶体管T43可以通过将第一输出节点ON1和第二输出节点ON2彼此电耦接来使第一输出节点ON1的电压电平和第二输出节点ON2的电压电平保持为相同的电压电平。
当时钟信号CLK具有逻辑高电平时，第一晶体管至第三晶体管T41、T42和T43可以被关断，并且第四晶体管至第七晶体管T44、T45、T46和T47可以执行锁存操作。当比较电路910接收到输入信号IN并且第一求和节点SN1的电压电平变得高于第二求和节点SN2的电压电平时，流过第七晶体管T47的电流量可以变得小于流过第六晶体管T46的电流量。因此，第一输出节点ON1的电压电平可以变得低于第二输出节点ON2的电压电平，并且第五晶体管T45可以将第二输出节点ON2的电压电平驱动至第二电源电压。第六晶体管T46可以基于第二输出节点ON2的电压电平来保持从第一输出节点ON1流到第二求和节点SN2的电流。因此，可以从第一输出节点ON1输出具有逻辑低电平的采样信号PS，并且可以从第二输出节点ON2输出采样信号PS的互补信号PSB，该互补信号PSB具有逻辑高电平。
当比较电路910接收到输入信号IN并且第一求和节点SN1的电压电平变得低于第二求和节点SN2的电压电平时，流过第七晶体管T47的电流量可以变得大于流过第六晶体管T46的电流量。因此，第二输出节点ON2的电压电平可以变得低于第一输出节点ON1的电压电平，并且第四晶体管T44可以将第一输出节点ON1的电压电平驱动至第二电源电压。第七晶体管T47可以基于第一输出节点ON1的电压电平来保持从第二输出节点ON2流到第一求和节点SN1的电流。因此，可以从第一输出节点ON1输出具有逻辑高电平的采样信号PS，并且可以从第二输出节点ON2输出采样信号PS的互补信号PSB，该互补信号PSB具有逻辑低电平。
反馈电路930可以包括第一晶体管T51、第二晶体管T52、第三晶体管T53、第四晶体管T54和第五晶体管T55。第一晶体管至第五晶体管T51、T52、T53、T54和T55中的每一个可以是N沟道MOS晶体管。第一晶体管T51和第二晶体管T52可以配置第一补偿电路931，并且可以串联地电耦接在第二求和节点SN2与第二公共节点CN2之间。第一晶体管T51可以在其栅极处接收第一系数W1，并且第二晶体管T52可以在其栅极处接收采样信号PS。第三晶体管T53和第四晶体管T54可以配置第二补偿电路932，并且可以串联地电耦接在第一求和节点SN1与第二公共节点CN2之间。第三晶体管T53可以在其栅极处接收第二系数W2，并且第四晶体管T54可以在其栅极处接收采样信号PS的互补信号PSB。第五晶体管T55可以电耦接在第二公共节点CN2与第一电源电压节点901之间，并且可以在其栅极处接收时钟信号CLK。当时钟信号CLK具有逻辑高电平时，第五晶体管T55可以形成从第二公共节点CN2流到第一电源电压节点901的电流路径。因此，当时钟信号CLK具有逻辑高电平时，反馈电路930可以基于第一系数W1和采样信号PS来改变第二求和节点SN2的电压电平，或者可以基于第二系数W2和采样信号PS的互补信号PSB来改变第一求和节点SN1的电压电平。
当基于在先接收的输入信号IN而产生的采样信号PS具有逻辑高电平时，第一补偿电路931可以根据第一系数W1的电压电平来降低第二求和节点SN2的电压电平。当基于在先接收的输入信号IN而产生的采样信号PS具有逻辑低电平时，基于在先接收的输入信号IN而产生的采样信号PS的互补信号PSB具有逻辑高电平，因此，第二补偿电路932可以根据第二系数W2的电压电平来降低第一求和节点SN1的电压电平。当输入信号IN从逻辑高电平转变到逻辑低电平时，可以执行均衡操作，使得第一输出节点ON1的电压电平与第一系数W1成比例地额外降低。当输入信号IN从逻辑低电平转变到逻辑高电平时，可以执行均衡操作，使得第一输出节点ON1的电压电平与第二系数W2成比例地额外上升。当输入信号IN保持具有逻辑高电平时，可以执行均衡操作，使得第一输出节点ON1的电压电平与第一系数W1成比例地降低。当输入信号IN保持具有逻辑低电平时，可以执行均衡操作，使得第一输出节点ON1的电压电平与第二系数W2成比例地上升。因此，第一输出节点ON1的电压电平可以根据采样信号PS的逻辑电平而被非对称地补偿。
图10是示出根据一个实施例的半导体装置1000的配置的示图。参考图10，半导体装置1000可以包括内部时钟发生电路1100和信号接收电路1200。内部时钟发生电路1100可以从外部装置接收时钟信号CLK，并且可以基于时钟信号CLK来产生多个相位时钟信号。时钟信号CLK可以通过时钟总线1001来传输，该时钟总线1001被配置为将半导体装置1000电耦接到外部装置。时钟信号CLK可以通过时钟缓冲器1110被缓冲，并且被缓冲的时钟信号CLK可以被提供给相位时钟发生电路1120。相位时钟发生电路1120可以基于时钟缓冲器1110的输出来产生多个相位时钟信号。例如，相位时钟发生电路1120可以对时钟缓冲器1110的输出进行分频，并且可以产生彼此具有不同相位的多个相位时钟信号。相位时钟发生电路1120可以产生第一相位时钟信号CLK0、第二相位时钟信号CLK90、第三相位时钟信号CLK180和第四相位时钟信号CLK270。第一相位时钟信号CLK0可以具有比第二相位时钟信号CLK90领先90度的相位，第二相位时钟信号CLK90可以具有比第三相位时钟信号CLK180领先90度的相位，第三相位时钟信号CLK180可以具有比第四相位时钟信号CLK270领先90度的相位，并且第四相位时钟信号CLK270可以具有比第一相位时钟信号CLK0领先90度的相位。
信号接收电路1200可以共同电耦接到与外部装置电耦接的信号总线1002，并且可以接收通过信号总线1002传输的传输信号TS。信号接收电路1200可以通过接收器1210来接收传输信号TS。接收器1210可以通过将传输信号TS与传输信号TS的差分信号TSB或放大参考电压AVREF进行比较来产生输入信号IN。信号接收电路1200可以包括多个接收路径。接收路径的数量可以对应于由相位时钟发生电路1120产生的相位时钟信号的数量。信号接收电路1200可以包括第一接收路径1220、第二接收路径1230、第三接收路径1240和第四接收路径1250。第一接收路径1220可以基于第一相位时钟信号CLK0来从输入信号IN产生第一输出信号OUT1。第一接收路径1220可以通过同步于第一相位时钟信号CLK0对输入信号IN进行采样来产生第一采样信号PS0，并且可以通过锁存第一采样信号PS0来产生第一输出信号OUT1。第二接收路径1230可以基于第二相位时钟信号CLK90来从输入信号IN产生第二输出信号OUT2。第二接收路径1230可以通过同步于第二相位时钟信号CLK90对输入信号IN进行采样来产生第二采样信号PS90，并且可以通过锁存第二采样信号PS90来产生第二输出信号OUT2。第二接收路径1230可以通过第一采样信号PS0的反馈来执行均衡操作。第三接收路径1240可以基于第三相位时钟信号CLK180来从输入信号IN产生第三输出信号OUT3。第三接收路径1240可以通过同步于第三相位时钟信号CLK180对输入信号IN进行采样来产生第三采样信号PS180，并且可以通过锁存第三采样信号PS180来产生第三输出信号OUT3。第三接收路径1240可以通过第二采样信号PS90的反馈来执行均衡操作。第四接收路径1250可以基于第四相位时钟信号CLK270来从输入信号IN产生第四输出信号OUT4。第四接收路径1250可以通过同步于第四相位时钟信号CLK270对输入信号IN进行采样来产生第四采样信号PS270，并且可以通过锁存第四采样信号PS270来产生第四输出信号OUT4。第四接收路径1250可以通过第三采样信号PS180的反馈来执行均衡操作。第一接收路径1220可以通过第四采样信号PS270的反馈来执行均衡操作。
第一接收路径1220可以包括第一判决反馈均衡电路(DFE)1221和第一锁存电路1222。第一判决反馈均衡电路1221可以同步于第一相位时钟信号CLK0来从输入信号IN产生第一采样信号PS0。第一判决反馈均衡电路1221可以接收第四采样信号P270，并且可以基于第四采样信号P270来对输入信号IN执行均衡操作。第一锁存电路1222可以通过锁存第一采样信号PS0来产生第一输出信号OUT1。
第二接收路径1230可以包括第二判决反馈均衡电路(DFE)1231和第二锁存电路1232。第二判决反馈均衡电路1231可以同步于第二相位时钟信号CLK90来从输入信号IN产生第二采样信号PS90。第二判决反馈均衡电路1231可以接收第一采样信号PS0，并且可以基于第一采样信号PS0来对输入信号IN执行均衡操作。第二锁存电路1232可以通过锁存第二采样信号PS90来产生第二输出信号OUT2。
第三接收路径1240可以包括第三判决反馈均衡电路(DFE)1241和第三锁存电路1242。第三判决反馈均衡电路1241可以同步于第三相位时钟信号CLK180来从输入信号IN产生第三采样信号PS180。第三判决反馈均衡电路1241可以接收第二采样信号PS90，并且可以基于第二采样信号PS90来对输入信号IN执行均衡操作。第三锁存电路1242可以通过锁存第三采样信号PS180来产生第三输出信号OUT3。
第四接收路径1250可以包括第四判决反馈均衡电路(DFE)1251和第四锁存电路1252。第四判决反馈均衡电路1251可以同步于第四相位时钟信号CLK270来从输入信号IN产生第四采样信号PS270。第四判决反馈均衡电路1251可以接收第三采样信号PS180，并且可以基于第三采样信号PS180来对输入信号IN执行均衡操作。第四锁存电路1252可以通过锁存第四采样信号PS270来产生第四输出信号OUT4。第一判决反馈均衡电路至第四判决反馈均衡电路1221、1231、1241和1251中的每一个可以被配置为与图4、图5和图9中分别示出的判决反馈均衡电路420、500和900之中的任意一个基本相同。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅是示例性的。因此，信号接收电路、半导体装置以及包括其的半导体***不应基于所描述的实施例而受到限制。相反，本文中所描述的信号接收电路、半导体装置和包括其的半导体***仅应根据结合以上描述和附图的所附权利要求而受到限制。

Claims (24)

1.一种信号接收电路，包括：
求和电路，其被配置为基于输入信号和反馈信号来产生求和信号；
时钟锁存电路，其被配置为通过同步于时钟信号对所述求和信号进行采样来产生采样信号；以及
反馈电路，其被配置为基于所述采样信号而选择第一系数和第二系数之中的一个，并且被配置为基于选中的系数和所述采样信号来产生所述反馈信号。
2.根据权利要求1所述的信号接收电路，其中，所述求和电路被配置为基于所述输入信号和参考电压来产生所述求和信号，并且被配置为基于所述反馈信号来改变所述求和信号的电压电平。
3.根据权利要求2所述的信号接收电路，
还包括：参考电压发生电路，其被配置为产生所述参考电压，
其中，所述参考电压的电压电平是基于所述第一系数、所述第二系数和所述求和信号的摆动范围之中的至少一个来确定的。
4.根据权利要求1所述的信号接收电路，其中，所述求和电路被配置为基于所述输入信号以及所述输入信号的互补信号来产生所述求和信号以及所述求和信号的互补信号，并且被配置为基于所述反馈信号来改变所述求和信号的电压电平以及所述求和信号的互补信号的电压电平。
5.根据权利要求1所述的信号接收电路，其中，所述反馈电路被配置为：
当基于在先接收的输入信号而产生的所述采样信号具有第一逻辑电平时，基于所述第一系数和所述采样信号来产生所述反馈信号；以及
当基于在先接收的输入信号而产生的所述采样信号具有第二逻辑电平时，基于所述第二系数和所述采样信号来产生所述反馈信号。
6.根据权利要求5所述的信号接收电路，其中，所述第二系数具有比所述第一系数大的值。
7.根据权利要求5所述的信号接收电路，其中，所述第一系数和第二系数是彼此具有不同电压电平的模拟电压信号。
8.根据权利要求1所述的信号接收电路，其中，所述反馈电路包括：
第一乘法器，其被配置为基于所述第一系数和所述采样信号来产生第一补偿信号；
第二乘法器，其被配置为基于所述第二系数和所述采样信号来产生第二补偿信号；以及
选择器，其被配置为基于所述采样信号来将所述第一补偿信号和所述第二补偿信号之中的一个输出为所述反馈信号。
9.根据权利要求1所述的信号接收电路，还包括：系数设置电路，其被配置为基于第一控制信号来设置所述第一系数的电压电平，并且被配置为基于第二控制信号来设置所述第二系数的电压电平。
10.根据权利要求1所述的信号接收电路，还包括：接收器，其被配置为通过对经由信号总线传输的传输信号和放大参考电压进行差分放大来产生所述输入信号。
11.根据权利要求1所述的信号接收电路，还包括：锁存电路，其被配置为通过锁存所述采样信号来产生输出信号。
12.一种信号接收电路，包括：
接收器，其被配置为基于经由信号总线传输的传输信号来产生输入信号；
比较电路，其被配置为基于所述输入信号的电压电平来改变第一求和节点的电压电平，并且被配置为基于参考电压的电压电平来改变第二求和节点的电压电平；
时钟锁存电路，其被配置为通过同步于时钟信号而锁存所述第一求和节点的电压电平和所述第二求和节点的电压电平来产生采样信号；以及
反馈电路，其被配置为基于所述采样信号而选择第一系数和第二系数之中的一个，并且被配置为基于选中的系数和所述采样信号来改变所述第一求和节点的电压电平和所述第二求和节点的电压电平。
13.根据权利要求12所述的信号接收电路，其中，所述第一系数和第二系数是彼此具有不同电压电平的模拟电压信号。
14.根据权利要求13所述的信号接收电路，
其中，所述第二系数具有比所述第一系数高的电压电平，以及
其中，所述反馈电路被配置为当所述采样信号具有第一逻辑电平时，基于所述第一系数和所述采样信号来改变所述第二求和节点的电压电平，并且被配置为当所述采样信号具有第二逻辑电平时，基于所述第二系数和所述采样信号来改变所述第一求和节点的电压电平。
15.根据权利要求13所述的信号接收电路，其中，所述反馈电路包括：
第一补偿电路，其被配置为基于所述第一系数和所述采样信号来改变所述第二求和节点的电压电平；以及
第二补偿电路，其被配置为基于所述第二系数和所述采样信号的互补信号来改变所述第一求和节点的电压电平。
16.根据权利要求13所述的信号接收电路，还包括：系数设置电路，其被配置为基于第一控制信号来设置所述第一系数的电压电平，并且被配置为基于第二控制信号来设置所述第二系数的电压电平。
17.根据权利要求13所述的信号接收电路，
还包括：参考电压发生电路，其被配置为产生所述参考电压，
其中，所述参考电压的电压电平是基于所述第一系数、所述第二系数和所述求和信号的摆动范围之中的至少一个来确定的。
18.一种信号接收电路，包括：
接收器，其被配置为基于经由信号总线传输的传输信号来产生输入信号；
求和电路，其被配置为基于所述输入信号和反馈信号来产生求和信号；
时钟锁存电路，其被配置为通过同步于第一相位时钟信号对所述求和信号进行采样来产生第一采样信号；以及
反馈电路，其被配置为基于第二采样信号而选择第一系数和第二系数之中的一个，所述第二采样信号与具有领先于所述第一相位时钟信号的相位的第二相位时钟信号同步地产生，并且被配置为基于选中的系数和所述第二采样信号来产生所述反馈信号。
19.根据权利要求18所述的信号接收电路，其中，所述求和电路被配置为通过将所述输入信号与参考电压进行比较来产生所述求和信号，并且被配置为基于所述反馈信号来改变所述求和信号的电压电平。
20.根据权利要求19所述的信号接收电路，
还包括：参考电压发生电路，其被配置为产生所述参考电压，
其中，所述参考电压的电压电平是基于所述第一系数、所述第二系数和所述求和信号的摆动范围之中的至少一个来确定的。
21.根据权利要求18所述的信号接收电路，其中，所述反馈电路被配置为：
当所述第二采样信号具有第一逻辑电平时，基于所述第一系数和所述第二采样信号来产生所述反馈信号；以及
当所述第二采样信号具有第二逻辑电平时，基于所述第二系数和所述第二采样信号来产生所述反馈信号。
22.根据权利要求21所述的信号接收电路，其中，所述第二系数具有比所述第一系数大的值。
23.根据权利要求18所述的信号接收电路，其中，所述反馈电路包括：
第一乘法器，其被配置为基于所述第一系数和所述第二采样信号来产生第一补偿信号；
第二乘法器，其被配置为基于所述第二系数和所述第二采样信号来产生第二补偿信号；以及
选择器，其被配置为基于所述第二采样信号来将所述第一补偿信号和所述第二补偿信号之中的一个输出为所述反馈信号。
24.根据权利要求18所述的信号接收电路，还包括：系数设置电路，其被配置为基于第一控制信号来设置所述第一系数的电压电平，并且被配置为基于第二控制信号来设置所述第二系数的电压电平。
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