JP2006244528A - マイクロコンピュータ - Google Patents
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Abstract
【解決手段】中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。メモリ制御手段は、前記クロックに対応し、第1の電位状態と第2の電位状態とに遷移するデータストローブ信号を生成する。メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うDDR方式の同期型メモリである。メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。
【選択図】図1
Description
メモリインタフェースモジュールには、クロック制御部12から出力される、プロセッサの内部クロックと、前記内部クロックの1/2の周波数のコマンド同期化信号33とが供給されている。コマンド同期化信号は、プロセッサ外部のDDR−SDRAMに供給される外部クロックと同じ周波数で、同じ位相をもったクロックである。メモリインタフェースモジュールは、メモリが外部クロック31の立ち上がりで各種コマンドを受け取れるよう制御する。メモリは、外部クロックがLOWの期間(T2)にメモリに対して出力されたコマンドについては、外部クロックの次の立ち上がりの時点で受け取ることが可能であるが、外部クロックがHIGHの期間にメモリに対して与えられたコマンドについては受け取ることが出来ない。そのためコマンド出力可能期間、つまり外部クロックがLOWのときにのみ制御信号を出力し、コマンド出力不可期間には制御信号の出力はしないようにする必要がある。
メモリ動作の基準となる外部クロックと、外部クロックの2倍の周波数の内部クロックを共にプロセッサ内部で生成するため、外部クロックと内部クロックの位相差の制御が可能となる。また、外部クロックの2倍の周波数の内部クロックを使用することで、外部クロックに対して90度の位相シフトを容易に行うことが出来る。
2 CPU/Cacheモジュール
3 DMAC
4 リクエスト制御部
5 レジスタR/W制御部
6 レジスタ
7 外部バス制御部
8 アドレス制御部
9 制御信号
10 データ制御部
11 データバッファ
12 クロック制御部
13 クロック生成部
14 クロック分周器
15 ラッチ
16 分周器用インバータ
17 外部クロック用インバータ
20 マイクロプロセッサ
21 ダブルデータレートシンクロナスDRAM(DDR−SDRAM)
30 内部クロック
31 外部クロック
32 反転クロック
33 出力コマンド同期化信号
34 アドレス
35 メモリ制御信号
36 データ
101 レジスタアクセスリクエスト
102 レジスタ書き込み信号
103 データ
104 メモリアクセスリクエスト
105 メモリタイミング情報
106 メモリアドレス情報
107 リクエストアドレス
Claims (6)
- 中央処理ユニットと、
前記中央処理ユニットに接続されたメモリ制御手段と、
前記中央処理ユニットと前記メモリ制御手段とにクロックを供給するためのクロック制御部と、を有し、一つの半導体チップ上に形成されたマイクロコンピュータであって、
前記マイクロコンピュータは、前記クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、前記外部クロックを反転した外部反転クロックをマイクロコンピュータの外部に出力し、
前記メモリ制御手段は、前記クロックに対応し、第1の電位状態と第2の電位状態とに遷移するデータストローブ信号を生成可能であり、
前記メモリ制御手段によって制御されるメモリは、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うことが可能なダブルデータレート方式の同期型メモリであり、
前記メモリ制御手段は、前記同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力し、
前記中央処理ユニットは、前記同期型メモリにアクセスするためのメモリアドレスを生成し、
前記メモリ制御手段は、前記外部クロックに同期して前記メモリアドレスを出力することが可能であることを特徴とするマイクロコンピュータ。 - 前記マイクロコンピュータは、前記同期型メモリの動作を規定するためのコマンド信号を出力可能であり、
前記メモリ制御手段は、前記メモリに対し、前記外部クロックに同期(立ち上がりエッジ)して前記コマンド信号を出力可能であることを特徴とする請求項1記載のマイクロコンピュータ。 - 前記メモリ制御手段は、前記外部クロックに同期して、前記コマンド信号を出力すると共に前記アドレス信号を出力することを特徴とする請求項2記載のマイクロコンピュータ。
- 中央処理装置と、
前記中央処理装置に接続された外部メモリ制御手段と、
前記中央処理装置と前記外部メモリ制御手段とにクロックを供給するためのクロック制御部と、を有し、一つの半導体チップ上に形成されたマイクロコンピュータであって、
前記マイクロコンピュータは前記クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、
前記外部クロックを反転した外部反転クロックをマイクロコンピュータの外部に出力し、
前記外部メモリ制御手段は、前記クロックに対応し、第1の電位状態と第2の電位状態とに遷移するデータストローブ信号を生成可能であり、
前記外部メモリ制御手段によって制御されるメモリは、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うことが可能なダブルデータレート方式の同期型メモリであり、
前記外部メモリ制御手段は、前記同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力し、
前記中央処理装置は、前記同期型メモリの動作を規定するための制御信号を生成可能で、
前記外部メモリ制御手段は、前記外部クロックに同期して前記制御信号を出力することが可能であることを特徴とするマイクロコンピュータ。 - 前記中央処理装置は、前記同期型メモリにアクセスするための外部メモリアドレス信号を生成可能であり、
前記外部メモリ制御手段は、前記外部クロックに同期して前記外部メモリアドレス信号を出力可能であることを特徴とする請求項4記載のマイクロコンピュータ。 - 前記外部メモリ制御手段は、前記外部クロックに同期して、前記制御信号を出力して前記同期型メモリの動作を規定し、前記同期型メモリの動作に対応した前記メモリアドレスを出力することを特徴とする請求項5記載のマイクロコンピュータ。
Priority Applications (1)
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---|---|---|---|
JP2006155841A JP2006244528A (ja) | 2006-06-05 | 2006-06-05 | マイクロコンピュータ |
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Application Number | Priority Date | Filing Date | Title |
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JP2006155841A JP2006244528A (ja) | 2006-06-05 | 2006-06-05 | マイクロコンピュータ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2009245314A Division JP4785153B2 (ja) | 2009-10-26 | 2009-10-26 | マイクロコンピュータ及びマイコンシステム |
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ID=37050803
Family Applications (1)
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JP2006155841A Pending JP2006244528A (ja) | 2006-06-05 | 2006-06-05 | マイクロコンピュータ |
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Country | Link |
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05120114A (ja) * | 1991-04-23 | 1993-05-18 | Texas Instr Inc <Ti> | マイクロプロセツサと同期して動作するランダムアクセスメモリ |
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-
2006
- 2006-06-05 JP JP2006155841A patent/JP2006244528A/ja active Pending
Patent Citations (6)
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