JP4683690B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4683690B2 JP4683690B2 JP2000125945A JP2000125945A JP4683690B2 JP 4683690 B2 JP4683690 B2 JP 4683690B2 JP 2000125945 A JP2000125945 A JP 2000125945A JP 2000125945 A JP2000125945 A JP 2000125945A JP 4683690 B2 JP4683690 B2 JP 4683690B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- circuit
- strobe
- capture
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には外部にデータバスが接続されるインターフェイスを含む半導体装置に関する。
【０００２】
【従来の技術】
半導体装置が用いられるシステムの高速化に伴い、たとえば、半導体装置のなかでも半導体記憶装置では、データを外部から取込むために、データに同期して周期的に変化するデータストローブ信号を用いる仕様が提案されている。データストローブ信号は、データの送出側から出力され、プリント基板上をデータバスと平行に配置される信号線上を伝わってデータを受信する半導体装置に入力される。
【０００３】
たとえば、現在の半導体装置、特にＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）では、データストローブ信号を授受する端子をチップに対して１つ備えている。
【０００４】
図３０は、従来のデータストローブ信号とデータの関係を説明するための波形図である。
【０００５】
図３０を参照して、時刻ｔ１におけるストローブ信号ＳＴＲＢの立下りエッジにおいて、データ信号ＤＱのＬ（ロー）レベルがラッチされ半導体装置に取込まれる。
【０００６】
時刻ｔ２では、ストローブ信号ＳＴＲＢの立上りエッジにおいて、データ信号ＤＱのＨ（ハイ）レベルがラッチされ半導体装置に取込まれる。
【０００７】
時刻ｔ３では、時刻ｔ２における場合と異なり、ストローブ信号ＳＴＲＢの立上りエッジでデータＤＱのＬレベルを取込み、時刻ｔ４では、時刻ｔ１の場合と異なり、ストローブ信号ＳＴＲＢの立下りエッジでデータＤＱのＨレベルを取込んでいる。
【０００８】
このように、データストローブが１本の場合には、データストローブの立上りエッジでデータのＨ（ハイ）データ、Ｌ（ロー）データを取込み、同様に、データストローブの立下りエッジでもデータのＨデータ、Ｌデータを取込む必要がある。
【０００９】
したがって、データストローブ信号に対して、立上りエッジ、立下りエッジ間のタイミング精度が要求される。
【００１０】
そのため、現在、ストローブ信号を２つ使用してデータを取込むタイミングを決めようというデファレンシャルデータストローブ方式が提案されている。
【００１１】
図３１は、デファレンシャルデータストローブによってデータを取込む説明をするための動作波形図である。
【００１２】
図３１を参照して、２つのストローブ信号は、データに同期して送られる相補なストローブ信号ＳＴＲＢ１、ＳＴＲＢ２である。半導体装置では、この相補なストローブ信号ＳＴＲＢ１、ＳＴＲＢ２の波形の交点でデータを取込むタイミングを決定する。
【００１３】
時刻ｔ１において、ストローブ信号ＳＴＲＢ１の立下りエッジとストローブ信号ＳＴＲＢ２の立上りエッジが交差する時刻で、データ信号ＤＱのＬレベルが半導体装置に取込まれる。
【００１４】
同様に、時刻ｔ２において、ストローブ信号ＳＴＲＢ１の立上りエッジとストローブ信号ＳＴＲＢ２の立下りエッジが交差し、その時刻にデータ信号ＤＱのＨレベルが半導体装置に取込まれる。
【００１５】
【発明が解決しようとする課題】
しかしながら、デファレンシャルデータストローブ方式においては、ＳＳＯ（Simultaneously Switching Output）と呼ばれる現象で発生するデータのスキューによりデータストローブ信号の精度を高く保つことができない。
【００１６】
ＳＳＯについて簡単に説明する。半導体記憶装置のように、多数の出力端子を有するデバイスにおいては、多数の出力端子が同時にＨデータを出力すると、デバイス内で電源電位が電圧降下を起こす。このため、出力されるＨデータが遅れる場合がある。また、多数の出力端子が同時にＬデータを出力すると、デバイス内部で接地電位が浮き上がり、Ｌデータが遅れたりする。このような現象をＳＳＯという。
【００１７】
図３２は、ＳＳＯによるスキューを説明するための図である。
図３２を参照して、多数の出力端子が同時にＨデータを出力すると、デバイス内で電源電位が電圧降下を起こす。このため、出力されるＨデータが遅れる。また、多数の出力端子が同時にＬデータを出力すると、デバイス内部で接地電位が浮き上がり、Ｌデータが遅れる。
【００１８】
図３３は、ＳＳＯが発生した場合のストローブ信号に対するデータのタイミングマージンを説明するための図である。
【００１９】
図３３を参照して、データ信号ＤＱ１〜ＤＱｎ−１がＨデータを出力し、このときにデータ信号ＤＱｎがＬデータを出力する場合を考える。ＳＳＯのため、データ信号ＤＱｎに対してデータ信号ＤＱ１〜ＤＱｎ−１が、スキューＴＤだけ遅れてデータが確定する。したがって、時刻ｔ１においてデータ信号ＤＱｎがＬレベルに立下り、スキューＴＤ分だけ遅れた時刻ｔ２においてデータ信号ＤＱ１〜ＤＱｎ−１がＨレベルに立上がる。
【００２０】
続いて、データ信号ＤＱ１〜ＤＱｎを取込むためのストローブ信号ＤＱＳは、データ信号ＤＱ１〜ＤＱｎが確定してから固定遅延時間Ｔｆｄ後の時刻ｔ３において変化する。
【００２１】
そして、時刻ｔ４においてデータ信号ＤＱｎがＬレベルからＨレベルに立上がる。
【００２２】
このようにデータ信号にＳＳＯによるスキューが生じた場合には、データをストローブ信号ＤＱＳで取込むことができる有効なウィンドウは、スキューＴＤ分だけ狭まってしまう。したがって、ストローブ信号の取込エッジに対してセットアップ時間Ｔｓおよびホールド時間Ｔｈはともに小さくなってしまう。
【００２３】
つまり、複数の出力端子から出力されるデータの組合せによって、データが出力されるタイミングが早かったり遅かったりする。したがって、ストローブ信号ＳＴＲＢ１、ＳＴＲＢ２が仮に正しいタイミングで出力された場合でも、このＳＳＯによるスキューＴＤ分だけデータを取込むタイミングを調整しなければ正しくデータが取込めないという問題点があった。
【００２４】
また、従来のシステムでは、端子をプルアップする出力トランジスタおよびプルダウンする出力トランジスタを持つデバイスにおいては、両方の特性を合わせる必要がある。しかし、以下２つの問題があり調整が非常に難しい。
【００２５】
第１には、プルアップトランジスタとプルダウントランジスタの回路特性が異なる点が問題となる。たとえば、出力トランジスタとして、ＮチャネルＭＯＳトランジスタを使用する場合、プルダウン用として使うときには主として非飽和領域で動作する。一方、プルアップ用として使うときには、主として飽和領域で動作する。
【００２６】
第２には、プルアップトランジスタとプルダウントランジスタがプロセスによる相異なる変動をするという点が問題となる。たとえば、プルアップ用としてＰチャネルＭＯＳトランジスタ、プルダウン用としてＮチャネルＭＯＳトランジスタを使うときには、製造ばらつきがＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタで異なってしまう。
【００２７】
さらに、従来のオープンドレインシステムではプルダウントランジスタしか持っておらず、立上り時間はターミネーションの抵抗によって定まる。このため、出力信号の立上り波形と立下り波形の遅延時間を合せ込むことは非常に難しい。
【００２８】
この発明の目的は、出力されるデータの極性によってデータの遅延量が変化する場合でも正しく高速にデータを取込むことができる半導体装置を提供することである。
【００２９】
【課題を解決するための手段】
本発明のある局面における半導体装置は、外部から与えられるデータ信号を受ける第１の端子と、データ信号に同期してデータ信号の取込み時刻の基準として外部から与えられる第１のストローブ信号を受ける第２の端子と、第１のストローブ信号と相補な第２のストローブ信号を外部から受ける第３の端子と、信号波形が表わす論理値が遷移する部分をエッジと称するとき、データ信号がハイレベルの場合に、第１、第２のストローブ信号の立ち上がりエッジを選択し、データ信号がローレベルの場合に、第１、第２のストローブ信号の立下りエッジを選択してデータ信号を取込み、内部データ信号を出力するデータ入力回路とを備え、データ入力回路は、第１のストローブ信号の立上りエッジおよび第２のストローブ信号の立上りエッジに応じてデータ信号のハイデータを取込むハイデータ取込信号を出力する第１の取込制御回路と、第１のストローブ信号の立下りエッジおよび第２のストローブ信号の立下りエッジに応じてデータ信号のローデータを取込むローデータ取込信号を出力する第２の取込制御回路と、ハイデータ取込信号に応じてハイデータを取込む第１のデータ取込回路と、ローデータ取込信号に応じてローデータを取込む第２のデータ取込回路と、ハイデータ取込信号とローデータ取込信号のうち遅く入力された信号のいずれか一方のエッジをデータ取込エッジとして選択する信号選択回路と、信号選択回路によって選択された取込エッジにより第１、第２のデータ取込回路の出力を取込み、内部データ信号を確定させるデータ保持回路とを含み、内部データ信号に応じて動作する内部回路をさらに備える。
【００３８】
この発明の他の局面における半導体装置は、外部から与えられるデータ信号を受ける第１の端子と、データ信号に同期してデータ信号の取込み時刻の基準として外部から与えられる第１のストローブ信号を受ける第２の端子と、第１のストローブ信号と相補な第２のストローブ信号を外部から受ける第３の端子と、信号波形が表わす論理値が遷移する部分をエッジと称するとき、第１、第２のストローブ信号の立上りエッジまたは立下りエッジから、前記データ信号のレベルに応じてデータ取込エッジを選択し、データ取込エッジを基準にデータ信号を取込み、内部データ信号を出力するデータ入力回路とを備え、データ入力回路は、データ信号のレベルがハイレベルの場合には、第１、第２のストローブ信号のうちの立上りエッジで取込み時刻を示す信号に応じてデータ信号を取込み、データ信号のレベルがローレベルの場合には、第１、第２のストローブ信号のうち立下りエッジで取込み時刻を示す信号に応じてデータ信号を取込む。
【００４８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４９】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【００５０】
図１を参照して、半導体装置１は、各々が行列状に配列される複数のメモリセルを有するメモリアレイバンク１４＃０〜１４＃３と、外部から与えられるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取込み、内部行アドレス、内部列アドレスおよび内部バンクアドレスを出力するアドレスバッファ２と、外部からクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて半導体記憶装置内部で用いられるクロック信号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４と、外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信号ＣＬＫＩに同期して取込む制御信号入力バッファ６とを含む。
【００５１】
半導体記憶装置１は、さらに、アドレスバッファ２から内部アドレス信号を受け、かつ、制御信号入力バッファ６からクロック信号に同期化された制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信号ＣＬＫＩに同期して各ブロックに制御信号を出力するコントロール回路と、コントロール回路で認識された動作モードを保持するモードレジスタとを含む。図１においては、コントロール回路とモードレジスタとを１つのブロック８で示す。
【００５２】
コントロール回路は、内部バンクアドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマンドデコーダとを含んでいる。
【００５３】
半導体記憶装置１は、さらに、メモリアレイバンク１４＃０〜１４＃３にそれぞれ対応して設けられ、アドレスバッファ２から与えられた行アドレス信号Ｘをデコードする行デコーダと、これらの行デコーダの出力信号に従ってメモリアレイバンク１４＃０〜１４＃３の内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバとを含む。図１では、行デコーダとワードドライバをまとめてブロック１０＃０〜１０＃３として示す。
【００５４】
半導体記憶装置１は、さらに、アドレスバッファ２から与えられた内部列アドレス信号Ｙをデコードして列選択信号を発生する列デコーダ１２＃０〜１２＃３と、メモリアレイバンク１４＃０〜１４＃３の選択行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプ１６＃０〜１６＃３とを含む。
【００５５】
半導体記憶装置１は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。
【００５６】
プリアンプおよびライトドライバはメモリアレイバンク１４＃０〜１４＃３に対応してそれぞれ設けられている。図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８＃０〜１８＃３として示される。
【００５７】
入力バッファ２２は、外部から端子に与えられるデータＤＱ０〜ＤＱ１５を互いに相補なストローブ信号ＳＴＲＢ１、ＳＴＲＢ２に応じて内部に取込む。このストローブ信号ＳＴＲＢ１、ＳＴＲＢ２は、半導体記憶装置１に対してデータを出力する他の半導体装置等が、データと同期して出力するデータの取込時刻の基準となる信号である。半導体記憶装置１は、外部からデータと並行して伝達され、２つの端子にそれぞれ与えられるストローブ信号ＳＴＲＢ１、ＳＴＲＢ２を受けとり、データ信号の取込基準とする。
【００５８】
半導体記憶装置１は、さらに、参照電位Ｖｒｅｆを発生するＶｒｅｆ発生回路２４を含む。参照電位Ｖｒｅｆは入力バッファに入力され、データを取り込む際のしきい値の基準となる。
【００５９】
出力バッファ２０は、半導体記憶装置１が外部にデータを出力するときには、クロック信号ＣＬＫＱに同期してデータＤＱ０〜ＤＱ１５を出力するとともに、このデータ信号を他の半導体装置が取込むためのストローブ信号ＳＴＲＢ１、ＳＴＲＢ２を外部に出力する。
【００６０】
図２は、図１に示した入力バッファ２２の構成を示す回路図である。
図２を参照して、入力バッファ２２は、ストローブ信号ＳＴＲＢ１および参照電位Ｖｒｅｆを受けて相補な内部ストローブ信号ＩＳＴＲＢ１、／ＩＳＴＲＢ１を出力する内部ストローブ発生回路３４と、ストローブ信号ＳＴＲＢ２および参照電位Ｖｒｅｆを受けて内部ストローブ信号ＩＳＴＲＢ２、／ＩＳＴＲＢ２を出力する内部ストローブ発生回路３６と、内部ストローブ信号ＩＳＴＲＢ１、／ＩＳＴＲＢ１、ＩＳＴＲＢ２、／ＩＳＴＲＢ２を受けてＨデータ取込用のストローブ信号ＳＴＨおよびＬデータ取込用のストローブ信号ＳＴＬを出力する変換回路３８とを含む。
【００６１】
入力バッファ２２は、さらに、データ信号ＤＱｎおよび参照電位Ｖｒｅｆを受けて相補な内部データＤＱＨ、ＤＱＬを出力する相補データ発生回路３２と、Ｈデータである内部データＤＱＨをストローブ信号ＳＴＨに応じて取込むデータ取込回路４０と、Ｌデータである内部データＤＱＬをストローブ信号ＳＴＬに応じて取込むデータ取込回路４２とを含む。
【００６２】
データがＨレベルである場合はそのままの極性でデータが取り込まれ、データがＬレベルである場合はデータが反転して内部に取込まれ、データが伝達されるので、データの極性が内部の処理に与える影響を少なくすることができる。
【００６３】
入力バッファ２２は、さらに、ストローブ信号ＳＴＨ、ＳＴＬのうち遅い方のストローブ信号を選択する信号選択回路４４と、信号選択回路４４の出力に応じてデータ取込回路４０、４２のデータを取込むデータラッチ回路４６とを含む。データラッチ回路４６からは内部データＩＤＱｎが出力される。
【００６４】
相補データ発生回路３２は、データ信号ＤＱｎを＋入力ノードに受け参照電位Ｖｒｅｆを−入力ノードに受けて内部データ信号ＤＱＨを出力する差動増幅回路４８と、参照電位Ｖｒｅｆを＋入力ノードに受けデータ信号ＤＱｎを−入力ノードに受ける差動増幅回路５０とを含む。
【００６５】
内部ストローブ発生回路３４は、ストローブ信号ＳＴＲＢ１を＋入力ノードに受け参照電位Ｖｒｅｆを−入力ノードに受け内部ストローブ信号ＩＳＴＲＢ１を出力する差動増幅回路５２と、参照電位Ｖｒｅｆを＋入力ノードに受けストローブ信号ＳＴＲＢ１を−入力ノードに受け内部ストローブ信号／ＩＳＴＲＢ１を出力する差動増幅回路５４とを含む。
【００６６】
内部ストローブ発生回路３６は、ストローブ信号ＳＴＲＢ２を＋入力ノードに受け参照電位Ｖｒｅｆを−入力ノードに受け内部ストローブ信号ＩＳＴＲＢ２を出力する差動増幅回路５６と、参照電位Ｖｒｅｆを＋入力ノードに受けストローブ信号ＳＴＲＢ２を−入力ノードに受け内部ストローブ信号／ＩＳＴＲＢ２を出力する差動増幅回路５８とを含む。
【００６７】
変換回路３８は、内部ストローブ信号ＩＳＴＲＢ１、ＩＳＴＲＢ２を受けて、Ｈデータを取込むストローブ信号ＳＴＨを出力する取込制御回路６０と、内部ストローブ信号／ＩＳＴＲＢ１、／ＩＳＴＲＢ２を受けて、Ｌデータを取込むストローブ信号ＳＴＬを出力する取込制御回路６２とを含む。
【００６８】
図３は、図２における差動増幅回路４８の構成を示す回路図である。
図３を参照して、差動増幅回路４８は、参照電位Ｖｒｅｆをゲートに受けるＮチャネルＭＯＳトランジスタ７６と、ＮチャネルＭＯＳトランジスタ７６のドレインにゲートおよびドレインが接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７６のドレインとゲートが接続され電源ノードにソースが接続されるＰチャネルＭＯＳトランジスタ７４と、入力信号ＩＮをゲートに受けてソースがＮチャネルＭＯＳトランジスタ７６のソースと接続され、ドレインがＰチャネルＭＯＳトランジスタ７４のドレインと接続されるＮチャネルＭＯＳトランジスタ７８と、信号ＢＩＡＳをゲートに受けＮチャネルＭＯＳトランジスタ７６のソースと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ８０と、ＮチャネルＭＯＳトランジスタ７８のドレインの電位を入力に受けて反転し、出力信号ＯＵＴを出力するインバータ８２とを含む。
【００６９】
なお、図２の差動増幅回路５０〜５８は、差動増幅回路４８と同様な構成を有するため説明は繰返さない。
【００７０】
図４は、図２における変換回路３８の構成を示す回路図である。
図４を参照して、変換回路３８は、取込制御回路６０、６２を含む。
【００７１】
取込制御回路６０は、ストローブ信号ＩＳＴＲＢ１を受けてその立上りに応じてパルスを発生するパルス発生回路９２と、内部ストローブ信号ＩＳＴＲＢ２の立上りに応じてパルスを発生するパルス発生回路９４と、パルス発生回路９２、９４の出力を受けてストローブ信号ＳＴＨを出力するＯＲ回路９６とを含む。
【００７２】
取込制御回路６２は、内部ストローブ信号／ＩＳＴＲＢ１の立上りに応じてパルスを発生するパルス発生回路９８と、内部ストローブ信号／ＩＳＴＲＢ２の立上りに応じてパルスを発生するパルス発生回路１００と、パルス発生回路９８、１００の出力を受けてストローブ信号ＳＴＬを出力するＯＲ回路１０２とを含む。
【００７３】
なお、図４では、差動増幅回路の出力からワンショットパルスを生成し、ワンショットパルスのＯＲを取る方法を示したが、他にも、データの取込トリガにストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のエッジを使ったトリガ方式、すなわちいわゆるエッジトリガ方式を用いる回路を使用しても良い。
【００７４】
図５は、図２におけるデータ取込回路４０の構成を示す回路図である。
図５を参照して、データ取込回路４０は、データ入力ＤＩＮを受けて反転するインバータ１１２と、ストローブ信号入力ＳＴを受けて反転するインバータ１１４と、インバータ１１２の出力を一方の入力に受けるＮＡＮＤ回路１１８と、インバータ１１４の出力およびＮＡＮＤ回路１１８の出力を受けてデータ出力信号ＤＯＵＴを出力するＮＡＮＤ回路１１６とを含む。
【００７５】
ＮＡＮＤ回路１１８の他方の入力には、データ出力信号ＤＯＵＴが与えられる。
【００７６】
なお、図２におけるデータ取込回路４２は、データ取込回路４０と同様な構成を有するため説明は繰返さない。
【００７７】
図６は、図２における信号選択回路４４の構成を示す回路図である。
図６を参照して、信号選択回路４４は、ストローブ信号ＳＴＨを受けて反転するインバータ１３２と、ストローブ信号ＳＴＬを受けて反転するインバータ１３４と、交差結合型のフリップフロップを構成するＮＡＮＤ回路１３８、１３６と、交差結合型のフリップフロップを構成するＮＡＮＤ回路１４２、１４０と、ＮＡＮＤ回路１３８の出力およびＮＡＮＤ回路１４２の出力を受けて、信号選択回路４４の出力である信号ＯＵＴを出力するＮＯＲ回路１４４と、信号ＯＵＴを受けて遅延させる遅延回路１４６と、遅延回路１４６の出力から一定幅のＬレベルのパルスを発生するパルス発生回路１４８とを含む。
【００７８】
ＮＡＮＤ回路１３８、１４２にはパルス発生回路１４８の出力が与えられ、ＮＡＮＤ回路１３６にはインバータ１３２の出力が与えられ、ＮＡＮＤ回路１４０にはインバータ１３４の出力が与えられる。
【００７９】
信号選択回路４４の動作を簡単に説明する。
初期状態において、パルス発生回路１４８の出力は図示しないパワーオンリセット信号等により一旦Ｌレベルにされる。ＮＡＮＤ回路１３８、１３６により構成されるフリップフロップ、ＮＡＮＤ回路１４０、１４２により構成されるフリップフロップは、ともに出力がＨレベルとなり、信号ＯＵＴはＬレベルとなる。
【００８０】
その後、パルス発生回路１４８のリセットが解除され出力はＨレベルになる。この状態で選択回路４４はストローブ信号の入力を待つ待機状態となる。
【００８１】
次に、ストローブ信号ＳＴＨがＨレベルになると、ＮＡＮＤ回路１３８の出力は、Ｌレベルになる。この時は、まだ信号ＯＵＴは変化しない。
【００８２】
さらに、ストローブ信号ＳＴＬがＨレベルになると、ＮＡＮＤ回路１４２の出力は、Ｌレベルになる。すると、ＮＯＲ回路１４４の入力はともにＬレベルとなり信号ＯＵＴは、Ｈレベルに立上がる。すなわち、２つのストローブ信号のうち遅く入力されたストローブ信号のエッジで信号ＯＵＴが立上がる。
【００８３】
信号ＯＵＴは遅延回路１４６を経由して、パルス発生回路１４８に伝達される。パルス発生回路１４８は、信号ＯＵＴの立上りに応じて所定時間Ｌレベルとなるパルスを発生する。すると、ＮＡＮＤ回路１３８、１３６により構成されるフリップフロップ、ＮＡＮＤ回路１４０、１４２により構成されるフリップフロップは、ともに出力がＨレベルとなり、信号ＯＵＴはＬレベルとなる。そして、再び、選択回路４４はストローブ信号の入力を待つ待機状態となる。
【００８４】
図７は、データラッチ回路４６の構成を示す回路図である。
図７を参照して、データラッチ回路４６は、３入力のＮＡＮＤ回路１２２、１２４を含む。ＮＡＮＤ回路１２２は、ＮＡＮＤ回路１２４の出力、データ取込回路４０の出力および信号選択回路４４の出力を受けて内部データ信号ＩＤＱｎを出力する。ＮＡＮＤ回路１２４は、データ取込回路４２の出力、信号選択回路４４の出力および内部データ信号ＩＤＱｎを受けＮＡＮＤ回路１２２の入力に対して信号を出力する。
【００８５】
図８は、図２に示した入力バッファ２２が信号を取込む説明をするための動作波形図である。
【００８６】
図２、図８を参照して、時刻ｔ１において外部からＬレベルのデータ信号ＤＱｎが与えられると、信号選択回路４４によって、ストローブＳＴＲＢ１の立下りに応じて発生された信号によってデータ信号ＤＱｎのＬレベルが内部データＩＤＱｎとして内部に取込まれる。
【００８７】
時刻ｔ２において、データ信号ＤＱｎがＨレベルになるときには、信号選択回路４４によってストローブ信号ＳＴＲＢ１の立上りに応じて発生された信号によってデータ信号ＤＱｎのＨレベルが内部データ信号ＩＤＱｎとして取込まれる。
【００８８】
時刻ｔ３においても、同様に、ストローブ信号ＳＴＲＢ１の立下りエッジに応じてデータ信号ＤＱｎのＬレベルが取込まれる。
【００８９】
時刻ｔ４では、データ信号がＬレベルであるが、データストローブ信号ＳＴＲＢ１のエッジは立上りエッジである。このような場合には、ストローブ信号ＳＴＲＢ２の立下りエッジに応じて発生される信号でデータ信号ＤＱｎのＬレベルが半導体装置に取込まれる。
【００９０】
また、時刻ｔ５においては、データ信号ＤＱｎはＨレベルであり、このときストローブ信号ＳＴＲＢ１は立下りエッジである。このような場合には、ストローブ信号ＳＴＲＢ２の立上りエッジに応じてデータ信号ＤＱｎのＨレベルが取込まれる。
【００９１】
すなわち、Ｈデータの取込は、その時点におけるデータストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のうちの立上りエッジであるものを使用してデータを取込む。反対に、データがＬである場合には、データストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のうち立下りエッジであるものを使いデータを取込む。
【００９２】
このように、入力されたデータに応じてデータストローブ信号の取込エッジを選択する。
【００９３】
図９は、取込エッジとデータの遅延との関係を説明するための図である。
図９を参照して、時刻ｔ１においては、入力されてくるＬデータが半導体装置に到達する。このときＬデータに対するＳＳＯやシステムバス線上での悪影響は、ストローブ信号ＳＴＲＢ１の立下りエッジに対する影響と同じである。
【００９４】
したがって、データの遅延時間とストローブ信号ＳＴＲＢ１の遅延時間は同じであるため、内部取込タイミングの調整をほとんどする必要がなくなる。
【００９５】
同様に、Ｈデータが伝達されてきた場合には、２つの相補なストローブ信号のうち立上りエッジにあるものを使用すれば、同様に、伝達されたデータの取込のミスを少なくすることができる。
【００９６】
［実施の形態２］
図１０は、本発明の実施の形態２において用いられる入力バッファ１２２の構成を示す回路図である。
【００９７】
図１０を参照して、入力バッファ１２２は、図２に示した入力バッファ２２の構成において、相補データ発生回路３２に代えて差動増幅回路１５２を備え、内部ストローブ発生回路３４に代えて差動増幅回路１５４を備え、内部ストローブ発生回路３６に代えて差動増幅回路１５６を備える点が実施の形態１の半導体装置と異なる。
【００９８】
他の構成は、図２に示した入力バッファ２２と同様であるので説明は繰返さない。
【００９９】
図１１は、図１０における差動増幅回路１５２の構成を示す回路図である。
図１１を参照して、差動増幅回路１５２は、参照電位Ｖｒｅｆをゲートに受けるＮチャネルＭＯＳトランジスタ１７６と、ゲートおよびドレインがＮチャネルＭＯＳトランジスタ１７６のドレインと接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ１７２と、ゲートがＮチャネルＭＯＳトランジスタ１７６のドレインと接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ１７４と、ゲートに入力信号ＩＮを受けＰチャネルＭＯＳトランジスタ１７４のドレインとＮチャネルＭＯＳトランジスタ１７６のソースとの間に接続されるＮチャネルＭＯＳトランジスタ１７８と、ＮチャネルＭＯＳトランジスタ１７６のソースと接地ノードとの間に接続され、ゲートに信号ＢＩＡＳを受けるＮチャネルＭＯＳトランジスタ１８０とを含む。
【０１００】
ＮチャネルＭＯＳトランジスタ１７６のドレインからは出力信号ＯＵＴが出力され、ＮチャネルＭＯＳトランジスタ１７８のドレインからは出力信号ＯＵＴと相補な反転出力信号／ＯＵＴが出力される。差動増幅回路１５４および１５６も同様の構成である。
【０１０１】
以上説明したような構成を取ることにより、実施の形態１の場合よりも回路規模を削減し、同様な効果を得ることができる。
【０１０２】
［実施の形態３］
図１２は、実施の形態３の半導体装置１８２の構成を示す回路図である。
【０１０３】
図１２を参照して、半導体装置１８２は、端子から入力されてくるデータを内部に取込む入力バッファ１８６と、データ端子を駆動するためにデータ端子と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ１８４とを含む。
【０１０４】
入力バッファ１８６は、実施の形態１および実施の形態２で示したようなストローブ信号に応じてデータを取込む入力バッファである。
【０１０５】
データ端子に接続されるデータバスは抵抗１８８によって所定の電位に結合されている。このようなデータバスに用いられる出力として、データ端子を内部で接地ノードに結合する素子のみを設けた出力端子をオープンドレイン端子といい、このようなインターフェイスをオープンドレイン型インターフェイスと呼ぶ。
【０１０６】
データバスには、他の半導体装置１９０が接続されており、この他の半導体装置１９０もストローブ信号によりデータを取込む入力バッファ１９４と、端子を接地ノードに内部で結合するためのトランジスタ１９２とを含む。
【０１０７】
このようなオープンドレイン型インターフェイスにおいては、データの立上り時間は、抵抗１８８で決定され、データの立下り時間は、トランジスタ１８４、１９２によって決定される。データバスの放電はデータ出力を行なう半導体装置の出力トランジスタにより行なわれ、データバスの充電は抵抗１８８によって行なわれるため、データの立上り時の遅延時間と立下り時の遅延時間との間に差が出やすい。このようなインターフェイスにおいては、データの極性によりストローブ信号のエッジを選択することは特に有効である。
【０１０８】
［実施の形態４］
図１３は、入力されるデータの特性に応じてストローブ信号の極性を選択して取込動作を行なう説明をするための波形図である。
【０１０９】
図１３を参照して、図３３で説明されたように、データ信号ＤＱ１〜ＤＱｎの間にはスキューＴＤが生じている。ストローブ信号ＤＱＳ，／ＤＱＳは、データ信号の有効な部分を取込むためにデータ信号の確定に対して所定の固定遅延時間Ｔｆｄだけ遅れて取込エッジが受信側に到達するように考慮されている。
【０１１０】
しかし、ストローブ信号の極性によってデータ信号の場合と同様なスキューが生じるため、ストローブ信号ＤＱＳとストローブ信号／ＤＱＳとの間にもスキューＴＤが生する。
【０１１１】
ただし、ＳＳＯによってデータとストローブ信号に生じる遅延時間は、データの極性によって双方にほぼ一律に生じると考えられる。そこで、ＬレベルからＨレベルに立上がるデータ信号ＤＱ１〜ＤＱｎ−１に対しては、確定するデータに対応してＬレベルからＨレベルに立上がるエッジが入力されるストローブ信号ＤＱＳを使用すれば、データの確定した時刻ｔ２とストローブ信号の取込エッジの時刻ｔ３との時間差はＳＳＯが発生しても固定遅延時間Ｔｆｄにほぼ保たれる。
【０１１２】
同様に、ＨレベルからＬレベルに立下がるデータ信号ＤＱｎとストローブ信号／ＤＱＳとの間にも同様の関係がある。
【０１１３】
時刻ｔ１においてデータ信号ＤＱｎがＨレベルからＬレベルに立下り、続いて時刻ｔ２においてスキューＴＤだけ遅れてデータ信号ＤＱ１〜ＤＱｎ−１が立上がる。
【０１１４】
図１３では、スキューＴＤと固定遅延時間Ｔｆｄとがちょうど同じ時間となっているので、時刻ｔ２において、ストローブ信号／ＤＱＳがＨレベルからＬレベルに立下がっている。このストローブ信号／ＤＱＳの立下りエッジでデータ信号ＤＱｎを取込めば、セットアップ時間はＴｓ１となり、ホールド時間はＴｈ１となる。
【０１１５】
続いてストローブ信号／ＤＱＳからスキュー時間ＴＤだけ遅れて時刻ｔ３にストローブ信号ＤＱＳがＬレベルからＨレベルに立上がる。ストローブ信号ＤＱＳの立上りエッジでデータ信号ＤＱ１〜ＤＱｎ−１を取込めば、セットアップ時間はＴｓ２となり、ホールド時間はＴｈ２となる。
【０１１６】
このようにデータの極性によって取込に使用するストローブ信号を選択すれば、図３３に示した場合よりもセットアップ時間およびホールド時間のマージンが広がることになる。
【０１１７】
しかし、必ずしも常にデータの極性によって取込むストローブ信号を選択する必要はない。ある時刻においてデータがＬレベルであったとすると、続いて出力されるデータによって波形に生じる変化はＬレベルからＨレベルに遷移するか、それともＬレベルのままデータが保持されるかのどちらかである。
【０１１８】
データがＬレベルのまま保持される場合には、データはストローブ信号の前は１データ区間変化していないということであるので、ストローブ信号はどちらの極性のものを用いても先に説明したセットアップ時間には問題は生じない。
【０１１９】
一方、データがＬレベルからＨレベルに遷移した場合には、図１３で説明したように、データと同様にＬレベルからＨレベルに遷移するストローブ信号でデータを取込むべきである。
【０１２０】
同様に考えて、前状態のデータがＨレベルの場合に、引続きデータとしてＨレベルが出力される場合にはストローブ信号はいずれの極性のストローブ信号を用いてもよい。データがＨレベルからＬレベルに遷移する場合にはストローブ信号もＨレベルからＬレベルに遷移するものを用いるべきである。
【０１２１】
図１４は、本発明の実施の形態４の入力バッファ２００の構成を示すブロック図である。
【０１２２】
図１４を参照して、入力バッファ２００は、ストローブ信号ＳＴＲＢ１と参照電位Ｖｒｅｆとを受けて相補なストローブ信号ＤＱＳ１およびＺＤＱＳ１を出力する差動増幅回路２０２と、ストローブ信号ＳＴＲＢ２と参照電位Ｖｒｅｆとを受けて相補なストローブ信号ＤＱＳ２，ＺＤＱＳ２を出力する差動増幅回路２０４と、参照電位Ｖｒｅｆを第１の入力に受けデータ信号ＤＱ１〜ＤＱｎを第２の入力にそれぞれ受けるデータ入力回路２０６〜２１０とを含む。データ入力回路２０６〜２１０は、４つのストローブ信号ＤＱＳ１、ＺＤＱＳ１、ＤＱＳ２、ＺＤＱＳ２に応じてデータを取り込み、それぞれ内部データ信号ＩＤ１ａ，ＩＤ１ｂ〜ＩＤｎａ，ＩＤｎｂを出力する。
【０１２３】
差動増幅回路２０２，２０４は、図１１に示した差動増幅回路１５２と同様な構成を示しており、説明は繰返さない。
【０１２４】
図１５は、図１４に示したデータ入力回路２１０の構成を示したブロック図である。
【０１２５】
図１５を参照して、データ入力回路２１０は、データ信号ＤＱｎと参照電位Ｖｒｅｆとを受けて信号Ｓ１を出力する差動増幅回路２１２と、信号Ｓ１をストローブ信号ＤＱＳ１，ＺＤＱＳ１に応じて取込むラッチ回路２１４と、信号Ｓ１をストローブ信号ＤＱＳ２，ＺＤＱＳ２に応じて取込むラッチ回路２１６と、ラッチ回路２１４の出力およびラッチ回路２１６の出力を受け、いずれか一方を出力するセレクタ２１７と、セレクタ２１７の出力を保持して内部データ信号ＩＤｎａ，ＩＤｎｂとして出力するラッチ回路２２１とを含む。
【０１２６】
データ入力回路２１０は、さらに、ストローブ信号ＤＱＳ１，ＺＤＱＳ１，ＤＱＳ２，ＺＤＱＳ２を受けてそれぞれの波形のエッジでパルス信号を発生するパルス発生回路２２６と、パルス発生回路２２６の出力および内部データ信号ＩＤｎａ，ＩＤｎｂを受けて選択信号ＳＥＬ１Ｒ，ＳＥＬ２Ｆ，ＳＥＬ１Ｆ，ＳＥＬ２Ｒを出力する選択信号発生回路２２８とを含む。
【０１２７】
セレクタ２１７は、ラッチ回路２１４の出力する信号Ｓ２およびラッチ回路２１６の出力する信号Ｓ５を受け、選択信号ＳＥＬ１Ｒ，ＳＥＬ２Ｆに応じていずれか一方を信号Ｓ６として出力するセレクタ２１８と、ラッチ回路２１４の出力する信号Ｓ３とラッチ回路２１６の出力する信号Ｓ４とを受け、いずれか一方を選択信号ＳＥＬ１Ｆ，ＳＥＬ２Ｒに応じて信号Ｓ７として出力するセレクタ２２０とを含む。
【０１２８】
ラッチ回路２２１は、信号Ｓ６を保持して内部データ信号ＩＤｎａとして出力するラッチ回路２２２と、信号Ｓ７を保持して内部データ信号ＩＤｎｂとして出力するラッチ回路２２４とを含む。
【０１２９】
図１６は、図１５におけるラッチ回路２１４の構成を示す回路図である。
図１６を参照して、ラッチ回路２１４は、信号Ｓ１を受けて信号Ｓ２を出力するラッチ回路２３０と、信号Ｓ１を受けて信号Ｓ３を出力するラッチ回路２３２とを含む。
【０１３０】
ラッチ回路２３０は、信号Ｓ１をストローブ信号ＺＤＱＳ１に応じて取込むＤフリップフロップ２４０と、Ｄフリップフロップ２４０の出力をストローブ信号ＤＱＳ１に応じて取込むＤフリップフロップ２４２とを含む。Ｄフリップフロップ２４２は信号Ｓ２を出力する。
【０１３１】
ラッチ回路２３２は、信号Ｓ１をストローブ信号ＤＱＳ１に応じて取込むＤフリップフロップ２４４と、Ｄフリップフロップ２４４の出力をストローブ信号ＺＤＱＳ１に応じて取込むＤフリップフロップ２４６とを含む。Ｄフリップフロップ２４６は信号Ｓ３を出力する。
【０１３２】
図１７は、図１５におけるラッチ回路２１６の構成を示した回路図である。
図１７を参照して、ラッチ回路２１６は、信号Ｓ１を受けて信号Ｓ４を出力するラッチ回路２３４と、信号Ｓ１を受けて信号Ｓ５を出力するラッチ回路２３６とを含む。
【０１３３】
ラッチ回路２３４は、信号Ｓ１をストローブ信号ＺＤＱＳ２に応じて取込むＤフリップフロップ２５０と、Ｄフリップフロップ２５０の出力をストローブ信号ＤＱＳ２に応じて取込むＤフリップフロップ２５２とを含む。Ｄフリップフロップ２５２は信号Ｓ４を出力する。
【０１３４】
ラッチ回路２３６は、信号Ｓ１をストローブ信号ＤＱＳ２に応じて取込むＤフリップフロップ２５４と、Ｄフリップフロップ２５４の出力をストローブ信号ＺＤＱＳ２に応じて取込むＤフリップフロップ２５６とを含む。Ｄフリップフロップ２５６は信号Ｓ５を出力する。
【０１３５】
図１８は、図１５におけるセレクタ２１８の構成を示す回路図である。
図１８を参照して、セレクタ２１８は、選択信号ＳＥＬ１Ｒに応じて導通し信号Ｓ２を信号Ｓ６として出力するためのＮチャネルＭＯＳトランジスタ２６２と、選択信号ＳＥＬ２Ｆに応じて導通し信号Ｓ５を信号Ｓ６として出力するためのＮチャネルＭＯＳトランジスタ２６４とを含む。
【０１３６】
図１９は、図１５におけるセレクタ２２０の構成を示す回路図である。
図１９を参照して、セレクタ２２０は、選択信号ＳＥＬ２Ｒに応じて導通し信号Ｓ４を信号Ｓ７として出力するためのＮチャネルＭＯＳトランジスタ２６６と、選択信号ＳＥＬ１Ｆに応じて導通し信号Ｓ３を信号Ｓ７として出力するためのＮチャネルＭＯＳトランジスタ２６８とを含む。
【０１３７】
図２０は、図１５におけるパルス発生回路２２６の構成を示した回路図である。
【０１３８】
図２０を参照して、パルス発生回路２２６は、ストローブ信号ＤＱＳ１を受けてパルス信号Ｓ１Ｒを出力するパルス発生回路２７０と、ストローブ信号ＺＤＱＳ１を受けてパルス信号Ｓ１Ｆを出力するパルス発生回路２７２と、ストローブ信号ＤＱＳ２を受けてパルス信号Ｓ２Ｒを出力するパルス発生回路２７４と、ストローブ信号ＺＤＱＳ２を受けてパルス信号Ｓ２Ｆを出力するパルス発生回路２７６とを含む。
【０１３９】
パルス発生回路２７６は、ストローブ信号ＺＤＱＳ２を受ける直列に接続されたインバータ２８２，２８４，２８６と、インバータ２８６の出力とストローブ信号ＺＤＱＳ２とを受けるＡＮＤ回路２８８とを含む。ＡＮＤ回路２８８はパルス信号Ｓ２Ｆを出力する。
【０１４０】
パルス発生回路２７０，２７２，２７４はパルス発生回路２７６と同様な構成を有するため説明は繰返さない。
【０１４１】
図２１は、図１５における選択信号発生回路２２８の構成を示す回路図である。
【０１４２】
図２１を参照して、選択信号発生回路２２８は、内部データ信号ＩＤｎｂに応じてパルス信号Ｓ１Ｒ、Ｓ２Ｆのいずれかを選択的に出力するゲート回路２９０と、内部データ信号ＩＤｎａに応じてパルス信号Ｓ１Ｆ、Ｓ２Ｒのいずれかを選択的に出力するゲート回路２９１とを含む。
【０１４３】
ゲート回路２９０は、内部データ信号ＩＤｎｂを受けるインバータ２９２と、パルス信号Ｓ１Ｒとインバータ２９２の出力とを受けるＮＡＮＤ回路２９４と、ＮＡＮＤ回路２９４の出力を受けて反転し選択信号ＳＥＬ１Ｒを出力するインバータ２９６と、内部データ信号ＩＤｎｂとパルス信号Ｓ２Ｆとを受けるＮＡＮＤ回路２９８と、ＮＡＮＤ回路２９８の出力を受けて反転し選択信号ＳＥＬ２Ｆを出力するインバータ３００とを含む。
【０１４４】
ゲート回路２９１は、内部データ信号ＩＤｎａを受けて反転するインバータ３０２と、パルス信号Ｓ１Ｆと内部データ信号ＩＤｎａとを受けるＮＡＮＤ回路３０４と、ＮＡＮＤ回路３０４の出力を受けて反転し選択信号ＳＥＬ１Ｆを出力するインバータ３０６と、インバータ３０２の出力とパルス信号Ｓ２Ｒとを受けるＮＡＮＤ回路３０８と、ＮＡＮＤ回路３０８の出力を受けて反転し選択信号ＳＥＬ２Ｒを出力するインバータ３１０とを含む。
【０１４５】
選択信号発生回路２２８は、内部データ信号ＩＤｎａ，ＩＤｎｂがＨレベルであるときには、次にスキューが問題となるＬレベルのデータが入力された場合のために、ＨレベルからＬレベルに立下がるストローブ信号をデータの取込みに使用するため選択する。Ｓ１Ｆ、Ｓ２Ｆはそれぞれストローブ信号ＳＴＲＢ１，ＳＴＲＢ２の立下りに応じて発生するパルス信号であり、これらのパルス信号がそれぞれ、以前に保持している内部データ信号ＩＤｎａ，ＩＤｎｂがＨレベルであるときに選択される。
【０１４６】
一方、選択信号発生回路２２８は、内部データ信号ＩＤｎａ，ＩＤｎｂがＬレベルであるときには、次にスキューが問題となるＨレベルのデータが入力された場合のために、ＬレベルからＨレベルに立上がるストローブ信号をデータの取込みに使用するため選択する。Ｓ１Ｒ、Ｓ２Ｒはそれぞれストローブ信号ＳＴＲＢ１，ＳＴＲＢ２の立上りに応じて発生するパルス信号であり、これらのパルス信号がそれぞれ、以前に保持している内部データ信号ＩＤｎａ，ＩＤｎｂがＬレベルであるときに選択される。
【０１４７】
図２２は、実施の形態４の半導体装置において入力バッファの動作を説明するための動作波形図である。
【０１４８】
図１５、図２２を参照して、データ入力回路２１０は、外部から入力されたデータ信号ＤＱｎを２ビットの内部データ信号ＩＤｎａ，ＩＤｎｂにシリアル−パラレル変換して出力するデータ入力回路である。
【０１４９】
時刻ｔ１において、データ入力回路２１０の内部データ信号ＩＤｎａはＬレベルであり、入力されたＨレベルのデータ信号ＤＱｎがラッチ２２４に取込まれて、内部データ信号ＩＤｎｂはＨレベルになったとする。
【０１５０】
時刻ｔ１に入力されたデータ信号ＤＱｎがＨレベルであったことが、内部データ信号ＩＤｎｂを参照することによってわかる。この場合、次にデータ信号を内部に取込む時刻ｔ２でストローブ信号として使用されるべき信号は、ＨレベルからＬレベルに立下がるストローブ信号である。したがって、図２１に示した選択信号発生回路２２８はパルス信号Ｓ２Ｆによって選択信号ＳＥＬ２Ｆを活性化する。応じて図１８に示したセレクタ２１８は信号Ｓ５をラッチ回路２２２に出力する。
【０１５１】
この信号Ｓ５はラッチ回路２３６によってラッチされた信号である。ラッチ回路２３６は時刻ｔ２において、ストローブ信号ＺＤＱＳ２に従い、つまりＨレベルからＬレベルに立下がるストローブ信号ＳＴＲＢ２に応じて信号Ｓ１を取込みＨデータを保持している。したがって、セレクタ２１８はＨデータを出力し、応じて内部データ信号ＩＤｎａはＬレベルからＨレベルに変化する。
【０１５２】
次に、時刻ｔ３におけるデータ信号ＤＱｎの取込みについて説明する。時刻ｔ２に入力されたデータ信号ＤＱｎがＨレベルであったことが、内部データ信号ＩＤｎａを参照することによってわかる。この場合、次にデータ信号を内部に取込む時刻ｔ３でストローブ信号として使用されるべき信号は、ＨレベルからＬレベルに立下がるストローブ信号である。したがって、図２１に示した選択信号発生回路２２８はパルス信号Ｓ１Ｆによって選択信号ＳＥＬ１Ｆを活性化する。応じて図１９に示したセレクタ２２０は信号Ｓ３をラッチ回路２２４に伝達する。信号Ｓ３は時刻ｔ３においてラッチ回路２３２によりストローブ信号ＺＤＱＳ１に従い、つまりＨレベルからＬレベルに立下がるストローブ信号ＳＴＲＢ１に応じて取込まれた信号であるため、スキューによってマージンが減少することはない。
【０１５３】
以降同様にして、時刻ｔ３において取込まれ、ラッチ回路２２４に保持されていた内部データ信号ＩＤｎｂがＬレベルであるので、時刻ｔ４においては、ＬレベルからＨレベルに立上がるストローブ信号ＳＴＲＢ１に応じてラッチ回路２３０でラッチされた信号Ｓ２が、内部データ信号ＩＤｎａとなる。また、時刻ｔ４において取込まれ、ラッチ回路２２２に保持されていた内部データ信号ＩＤｎａがＨレベルであるので、時刻ｔ５においては、ＨレベルからＬレベルに立下がるストローブ信号ＳＴＲＢ１に応じてラッチ回路２３２でラッチされた信号Ｓ３が、内部データ信号ＩＤｎｂとなる。
【０１５４】
以上、データの取込について説明したが、ここで１つ注意しなければならない点がある。それは、シンクロナスＤＲＡＭでバーストリードやバーストライト時にデータの出力を開始する際の先頭のデータをどのように扱うかについてである。以前にデータが出力されていない先頭のデータでは当然ながら前状態は不定である。
【０１５５】
図２３は、半導体装置のデータ授受を行なうデータバスを説明するための図である。
【０１５６】
図２３を参照して、半導体装置ＬＳＩ１と半導体装置ＬＳＩ２との間のデータ授受はデータバス３５０によって行なわれる。この場合、データバス３５０は、通常は抵抗３５２によって所定の固定電位Ｖｔｔに結合されている。したがって、半導体装置ＬＳＩ１，ＬＳＩ２の双方がデータをデータバスに出力していない場合には、データバス３５０の電位は固定電位Ｖｔｔとなる。
【０１５７】
しかしながら、一般のＤＲＡＭの場合では、固定電位ＶｔｔはデータのＨレベルの電位とＬレベルの電位との中間電位に設定される場合が多いため、バースト長に相当するデータを出力する前に強制的に前状態を決定する必要がある。すなわち、バースト動作開始前のデータのスタンバイ電位をＬレベルもしくはＨレベルのいずれかに固定する必要がある。このようにバースト動作開始前のデータを固定した部分は、プリアンブルと一般に呼ばれる。したがって、バースト動作時に有効なデータを出力する前にプリアンブルを出力する出力バッファ回路を備える必要がある。
【０１５８】
図２４は、一般のＤＤＲ（ダブルデータレート）シンクロナスＤＲＡＭのストローブ信号ＤＱＳとデータ信号ＤＱとの関係を示した図である。
【０１５９】
図２４を見てわかるように、バースト出力動作時の先頭データ以前にストローブ信号ＤＱＳはＬレベルに確定している。すなわち、ストローブ信号ＤＱＳは、時刻ｔ１において先頭データが取込まれるタイミングに対して、ｔＤＳＬで示される時間分前からＬレベルに確定していなければならない。したがって半導体装置がデータ信号を出力する際にも、ストローブ信号ＤＱＳが出力しているＬレベルのプリアンブルをデータ信号にも加えてやればよい。
【０１６０】
図２５は、プリアンブルを出力するための出力バッファ４００の構成を示した回路図である。
【０１６１】
図２５を参照して、出力バッファ４００は、クロック信号ＣＬＫを受けてバースト長に相当する時刻をカウントするバースト長カウンタ４０２と、バースト長カウンタのカウント値に応じてリセット信号ＲＥＳＥＴを出力するリセット回路４０４と、バースト長カウンタのカウント値に応じて出力制御信号ＯＥを出力する出力制御回路４０５と、出力制御信号ＯＥとクロック信号ＣＬＫとを受けて出力クロック信号／ＣＬＫＤを出力するＮＡＮＤ回路４０６と、出力クロック信号／ＣＬＫＤを受けて反転して出力クロック信号ＣＬＫＤを出力するインバータ４０７とを含む。
【０１６２】
出力バッファ４００は、さらに、リセット信号ＲＥＳＥＴに応じてＬレベルに出力がリセットされ、内部データ信号Ｄｉを受けて保持するラッチ回路４０８と、ラッチ回路の出力信号Ｄｏを受けて反転するインバータ４１０と、出力クロック信号ＣＬＫＤ，／ＣＬＫＤに応じて活性化され、インバータ４１０の出力を反転して外部端子にデータ信号ＤＱとして出力するクロックドインバータ４１２とを含む。
【０１６３】
クロックドインバータ４１２の出力は、図１の出力バッファ２０に図２５の出力バッファ４００を使用する場合にはデータ入出力端子ＤＱに接続される場合が一般的であるが、入力端子と出力端子とを分離した場合には出力端子に接続される。
【０１６４】
図２６は、出力バッファ４００の動作を説明するための動作波形図である。
図２５、図２６を参照して、時刻ｔ１においてバースト長カウンタ４０２にクロック信号が入力され、時刻ｔ２〜ｔ３の間、リセット回路４０４はバースト長カウンタ４０２のカウント値に応じてリセット信号ＲＥＳＥＴを活性化する。応じてラッチ回路４０８はリセットされ出力信号ＤｏはＬレベルとなる。このとき出力制御回路４０５は出力制御信号ＯＥを活性化しており、したがってＬレベルとなっている出力信号Ｄｏは、インバータ４１０およびクロックドインバータ４１２によって外部に出力されデータ信号ＤＱはＬレベルになる。
【０１６５】
続いて、時刻ｔ３においてリセット回路４０４はリセット信号ＲＥＳＥＴをリセットし、ラッチ回路４０８にはデータＤ１が入力され、インバータ４１０およびクロックドインバータ４１２によって外部に対してデータＤ１が出力される。
【０１６６】
続いて時刻ｔ４において内部データ信号ＤｉにデータＤ２が入力され、同様に外部に対してデータＤ２が出力される。このようにすることによりデータ信号ＤＱに有効なデータの前状態としてＬレベルのプリアンブルを付加することができる。
【０１６７】
図２７は、プリアンブルが付加されたデータを受ける半導体装置に設けられるプリセット回路４１０の構成を示す回路図である。
【０１６８】
図２７を参照して、プリセット回路４１０は、ライト命令信号ＺＷＲＩＴＥをクロック信号ＺＣＬＫに同期して受けるＤフリップフロップ４１１と、Ｄフリップフロップ４１１の出力をクロック信号ＣＬＫに同期して受けるＤフリップフロップ４１２と、Ｄフリップフロップ４１２の出力を受けて反転し内部ライト信号ＩＷＲＩＴＥを出力するインバータ４１３と、クロック信号ＣＬＫ、ＺＣＬＫに応じて内部ライト信号ＩＷＲＩＴＥを受けてからの書込サイクルをカウントする２ＢＩＴカウンタ４１４と２ＢＩＴカウンタ４１４の出力するカウント値Ａ０，Ａ１がともに“１”になった時にリセットパルスＲＳＴを出力するゲート回路４１６と、内部ライト信号ＩＷＲＩＴＥによりセットされ、リセット信号ＲＳＴによりリセットされ信号ＷＣＹＣＬＥを出力するラッチ回路４１８と、信号ＷＣＹＣＬＥを受けて立ち下がりエッジを検出しパルス信号ＰＲＥＲＳＴを出力するパルス発生回路４２０とを含む。
【０１６９】
２ＢＩＴカウンタ４１４は、内部ライト信号ＩＷＲＩＴＥを受けて反転するインバータ４３８と、クロック信号ＺＣＬＫを一方の入力に受けるＮＡＮＤ回路４２２と、クロック信号ＺＣＬＫと信号Ａ０とを受けるＮＡＮＤ回路４２４と、交差結合されるＮＡＮＤ回路４２６、４２８とを含む。ＮＡＮＤ回路４２８は、３入力のＮＡＮＤ回路であり、第２、第３の入力にはそれぞれインバータ４３８の出力とＮＡＮＤ回路４２４の出力とを受ける。ＮＡＮＤ回路４２６は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４２２の出力を受ける。
【０１７０】
２ＢＩＴカウンタ４１４は、さらに、クロック信号ＣＬＫとＮＡＮＤ回路４２６の出力とを受けるＮＡＮＤ回路４３０と、クロック信号ＣＬＫとＮＡＮＤ回路４２８の出力とを受けるＮＡＮＤ回路４３２と、交差結合されるＮＡＮＤ回路４３４、４３６とを含む。ＮＡＮＤ回路４３４は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４３０の出力を受ける。ＮＡＮＤ回路４３６は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４３２の出力を受ける。ＮＡＮＤ回路４３４は、信号Ａ０を出力し、ＮＡＮＤ回路４３６の出力は、ＮＡＮＤ回路４２２の第２の入力に与えられる。
【０１７１】
２ＢＩＴカウンタ４１４は、さらに、内部ライト信号ＩＷＲＩＴＥを受けて反転するインバータ４５８と、クロック信号ＺＣＬＫ、信号Ａ０をそれぞれ第１、第２の入力に受ける３入力のＮＡＮＤ回路４４２と、クロック信号ＺＣＬＫと信号Ａ１とを受けるＮＡＮＤ回路４４４と、交差結合されるＮＡＮＤ回路４４６、４４８とを含む。ＮＡＮＤ回路４４８は、３入力のＮＡＮＤ回路であり、第２、第３の入力にはそれぞれインバータ４５８の出力とＮＡＮＤ回路４４４の出力とを受ける。ＮＡＮＤ回路４４６は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４４２の出力を受ける。
【０１７２】
２ＢＩＴカウンタ４１４は、さらに、クロック信号ＣＬＫとＮＡＮＤ回路４４６の出力とを受けるＮＡＮＤ回路４５０と、クロック信号ＣＬＫとＮＡＮＤ回路４４８の出力とを受けるＮＡＮＤ回路４５２と、交差結合されるＮＡＮＤ回路４５４、４５６とを含む。ＮＡＮＤ回路４５４は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４５０の出力を受ける。ＮＡＮＤ回路４５６は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４５２の出力を受ける。ＮＡＮＤ回路４５４は、信号Ａ１を出力し、ＮＡＮＤ回路４５６の出力は、ＮＡＮＤ回路４４２の第３の入力に与えられる。
【０１７３】
ゲート回路４１６は、信号Ａ０、Ａ１を受けるＮＡＮＤ回路４６０と、ＮＡＮＤ回路４６０の出力を受けて反転しリセット信号ＲＳＴを出力するインバータ４６２とを含む。
【０１７４】
ラッチ回路４１８は、内部ライト信号ＩＷＲＩＴＥを受けて反転するインバータ４６６と、リセット信号ＲＳＴを受けて反転するインバータ４６４と、インバータ４６６、４６４の出力をそれぞれ受ける交差結合されたＮＡＮＤ回路４６８，４７０とを含む。ＮＡＮＤ回路４６８は信号ＷＣＹＣＬＥを出力する。
【０１７５】
パルス発生回路４２０は、信号ＷＣＹＣＬＥを受けて反転するインバータ４７２と、インバータ４７２の出力を受ける直列に接続されたインバータ４７４，４７６，４７８と、インバータ４７２，４７８の出力を受けるＮＡＮＤ回路４８０と、ＮＡＮＤ回路４８０の出力を受けて反転し、パルス信号ＰＲＥＲＳＴを出力するインバータ４８２とを含む。
【０１７６】
図２８は、図１５に示したラッチ回路２２４の構成を示す回路図である。
図２８を参照して、ラッチ回路２２４は、パルス信号ＰＲＥＲＳＴを受けて反転するインバータ４９２と、信号Ｓ７とインバータ４９２の出力を受けるＮＡＮＤ回路４９４とＮＡＮＤ回路４９４の出力を受けて信号Ｓ７に帰還するインバータ４９６と、ＮＡＮＤ回路４９４の出力を受けて反転し内部データ信号ＩＤｎｂを出力するインバータ４９８とを含む。
【０１７７】
図２９は、プリセット回路４１０とラッチ回路２２４の動作を説明するための動作波形図である。
【０１７８】
図２９を参照して、時刻ｔ１のライトコマンドにより書込みが開始される。２ＢＩＴカウンタのカウント値Ａ１，Ａ０はクロック信号ＣＬＫに応じて“００”，“０１”，“１０”とカウントアップされ、時刻ｔ４には“１１”となる。
【０１７９】
時刻ｔ４には、リセット信号ＲＳＴが出力され、応じて信号ＷＣＹＣＬＥは立下り、パルス信号ＰＲＥＲＳＴが出力される。このパルス信号ＰＲＥＲＳＴによって、ライトサイクルが終了する度に、内部データ信号ＩＤｎｂはＬレベルにセットされる。
【０１８０】
このようにしておけば、プリアンブルでＤＱにＬレベルを出力する図２６に示したような波形が入力された時に、プリアンブルのＬレベルを取込む準備ができる。したがって、プリアンブルのＬレベルデータを正常に図１５のラッチ回路２２２に取込むことができ、プリアンブルに引き続き入力されるデータを高速に受信することができる。
【０１８１】
以上説明したように、実施の形態４では、ストローブ信号の立上りエッジと立下りエッジの両方でデータを保持しておき、以前に受信したデータの極性に応じて、保持したデータのいずれを有効なデータとして内部回路に伝達するかを決定する。したがって、セットアップ時間のマージンを広げることができるので、より高速な動作が可能となる。
【０１８２】
なお、実施の形態４では、１ビットの入力データを２ビットにシリアル−パラレル変換して内部に伝達する入力バッファ回路について説明したが、１ビットのまま内部に伝達する入力バッファ回路に対しても適用は可能である。また、シリアル−パラレル変換をたとえば１ビットから４ビットに変換するように、さらに多ビットに変換して内部に伝達する入力バッファ回路に対しても適用は可能である。
【０１８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８４】
【発明の効果】
本発明のある局面における半導体装置は、相補なストローブ信号のエッジの遅いほうを使用してデータの取込を行なう。したがって、出力されるデータの極性によってデータの遅延量が変化する場合でも内部取込タイミングの調整をほとんどする必要がなく、正しく高速にデータを取込むことができる。
【０１８５】
さらに、データがＨレベルである場合とＬレベルである場合で別々にデータを取込むため、確実に必要なデータを取込むことができるという効果を奏する場合がある。
【０１８６】
さらに、データがＨレベルである場合とＬレベルである場合でデータが反転して内部にデータが伝達されるので、データの極性に依存する内部の処理の影響を少なくすることができるという効果を奏する場合がある。
【０１８７】
さらに、より少ない回路規模で処理を実現できるという効果を奏する場合がある。
【０１８８】
さらに、オープンドレイン型インターフェイスのようにデータの立上りと立下りとの遅延時間に差が出やすい場合に、特に有効にデータ伝送を正確に速く行えるという効果を奏する場合がある。
【０１８９】
さらに、出力されるデータの極性によってデータの遅延量が変化する場合でも内部取込タイミングの調整をほとんどする必要がなく、正しく高速にデータを取込むことができるという効果を奏する場合がある。
【０１９０】
さらに、以前に受信していたデータの極性で次に受信するためのデータを取込むストローブ信号を選択する。したがって、データの受信のタイミングマージンが改善され高速動作が可能となるという効果を奏する場合がある。
【０１９１】
さらに、シリアル−パラレル変換して内部にデータを伝達する入力バッファ回路の動作速度をさらに改善することができるという効果を奏する場合がある。
【０１９２】
さらに、データ出力の際に、前もって所定の論理に外部に接続されるデータバスを固定するので、非活性化時のデータバスの論理レベルがハイ、ローいずれのレベルでもない場合においても第１番目に受信するデータの前状態が決まるのでデータ受信側の高速化を図ることができるという効果を奏する場合がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【図２】 図１に示した入力バッファ２２の構成を示す回路図である。
【図３】 図２における差動増幅回路４８の構成を示す回路図である。
【図４】 図２における変換回路３８の構成を示す回路図である。
【図５】 図２におけるデータ取込回路４０の構成を示す回路図である。
【図６】 図２における信号選択回路４４の構成を示す回路図である。
【図７】 データラッチ回路４６の構成を示す回路図である。
【図８】 図２に示した入力バッファ２２が信号を取込む説明をするための動作波形図である。
【図９】 取込エッジとデータの遅延との関係を説明するための図である。
【図１０】 本発明の実施の形態２において用いられる入力バッファ１２２の構成を示す回路図である。
【図１１】 図１０における差動増幅回路１５２の構成を示す回路図である。
【図１２】 実施の形態３の半導体装置１８２の構成を示す回路図である。
【図１３】 入力されるデータの特性に応じてストローブ信号の極性を選択して取込動作を行なう説明をするための波形図である。
【図１４】 本発明の実施の形態４の入力バッファ２００の構成を示すブロック図である。
【図１５】 図１４に示したデータ入力回路２１０の構成を示したブロック図である。
【図１６】 図１５におけるラッチ回路２１４の構成を示す回路図である。
【図１７】 図１５におけるラッチ回路２１６の構成を示した回路図である。
【図１８】 図１５におけるセレクタ２１８の構成を示す回路図である。
【図１９】 図１５におけるセレクタ２２０の構成を示す回路図である。
【図２０】 図１５におけるパルス発生回路２２６の構成を示した回路図である。
【図２１】 図１５における選択信号発生回路２２８の構成を示す回路図である。
【図２２】 実施の形態４の半導体装置において入力バッファの動作を説明するための動作波形図である。
【図２３】 半導体装置のデータ授受を行なうデータバスを説明するための図である。
【図２４】 一般のＤＤＲ（ダブルデータレート）シンクロナスＤＲＡＭのストローブ信号ＤＱＳとデータ信号ＤＱとの関係を示した図である。
【図２５】 プリアンブルを出力するための出力バッファ４００の構成を示した回路図である。
【図２６】 出力バッファ４００の動作を説明するための動作波形図である。
【図２７】 プリアンブルが付加されたデータを受ける半導体装置に設けられるプリセット回路４１０の構成を示す回路図である。
【図２８】 図１５に示したラッチ回路２２４の構成を示す回路図である。
【図２９】 プリセット回路４１０とラッチ回路２２４の動作を説明するための動作波形図である。
【図３０】 従来のデータストローブ信号とデータの関係を説明するための波形図である。
【図３１】 デファレンシャルデータストローブによってデータを取込む説明をするための動作波形図である。
【図３２】 ＳＳＯによるスキューを説明するための図である。
【図３３】 ＳＳＯが発生した場合のストローブ信号に対するデータのタイミングマージンを説明するための図である。
【符号の説明】
１，１８２ 半導体装置、２２，１８６，１９４ 入力バッファ、２０ 出力バッファ、４ クロックバッファ、３２ 相補データ発生回路、３４，３６ 内部ストローブ発生回路、４０，４２ データ取込回路、３８ 変換回路、６０，６２ 取込制御回路、４６ データラッチ回路、４４ 信号選択回路、７２，７４，１７２，１７４ ＰチャネルＭＯＳトランジスタ、１６，７８，８０，１７６，１７８，１８０，１８４，１９２ ＮチャネルＭＯＳトランジスタ、８２，１１２，１１４，１３２，１３４ インバータ、９２，９４，９８，１００ パルス発生回路、９６，１０２ ＯＲ回路、１２２，１２４，１１６，１１８，１３８，３６，１４２，１４０ ＮＡＮＤ回路、１４４ ＮＯＲ回路、１４６ 遅延回路、１４８ パルス発生回路、４８，５０，５２〜５８，１５２〜１５６ 差動増幅回路、１８８ 抵抗、２０２，２０４，２１２ 差動増幅回路、２００入力バッファ、２０６，２１０ データ入力回路、２１４，２１６，２２２，２２４，２３０〜２３６，４０８ ラッチ回路、２１８，２２０ セレクタ、２２６，２７０〜２７６ パルス発生回路、２２８ 選択信号発生回路、２４０〜２５６ Ｄフリップフロップ、２６２〜２６８ ＮチャネルＭＯＳトランジスタ、２８２，２８４，２８６，２９２，２９６，３００，３０２，３０６，３１０，４１０ インバータ、２８８ ＡＮＤ回路、２９４，２９８，３０４，３０８ＮＡＮＤ回路、２０２，２０４ 差動増幅回路、２７０，２７２，２７４ パルス発生回路、３５０ データバス、３５２ 抵抗、４００ 出力バッファ、４０２ バースト長カウンタ、４０４ リセット回路、４０５ 出力制御回路、４１２ クロックドインバータ。
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には外部にデータバスが接続されるインターフェイスを含む半導体装置に関する。
【０００２】
【従来の技術】
半導体装置が用いられるシステムの高速化に伴い、たとえば、半導体装置のなかでも半導体記憶装置では、データを外部から取込むために、データに同期して周期的に変化するデータストローブ信号を用いる仕様が提案されている。データストローブ信号は、データの送出側から出力され、プリント基板上をデータバスと平行に配置される信号線上を伝わってデータを受信する半導体装置に入力される。
【０００３】
たとえば、現在の半導体装置、特にＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）では、データストローブ信号を授受する端子をチップに対して１つ備えている。
【０００４】
図３０は、従来のデータストローブ信号とデータの関係を説明するための波形図である。
【０００５】
図３０を参照して、時刻ｔ１におけるストローブ信号ＳＴＲＢの立下りエッジにおいて、データ信号ＤＱのＬ（ロー）レベルがラッチされ半導体装置に取込まれる。
【０００６】
時刻ｔ２では、ストローブ信号ＳＴＲＢの立上りエッジにおいて、データ信号ＤＱのＨ（ハイ）レベルがラッチされ半導体装置に取込まれる。
【０００７】
時刻ｔ３では、時刻ｔ２における場合と異なり、ストローブ信号ＳＴＲＢの立上りエッジでデータＤＱのＬレベルを取込み、時刻ｔ４では、時刻ｔ１の場合と異なり、ストローブ信号ＳＴＲＢの立下りエッジでデータＤＱのＨレベルを取込んでいる。
【０００８】
このように、データストローブが１本の場合には、データストローブの立上りエッジでデータのＨ（ハイ）データ、Ｌ（ロー）データを取込み、同様に、データストローブの立下りエッジでもデータのＨデータ、Ｌデータを取込む必要がある。
【０００９】
したがって、データストローブ信号に対して、立上りエッジ、立下りエッジ間のタイミング精度が要求される。
【００１０】
そのため、現在、ストローブ信号を２つ使用してデータを取込むタイミングを決めようというデファレンシャルデータストローブ方式が提案されている。
【００１１】
図３１は、デファレンシャルデータストローブによってデータを取込む説明をするための動作波形図である。
【００１２】
図３１を参照して、２つのストローブ信号は、データに同期して送られる相補なストローブ信号ＳＴＲＢ１、ＳＴＲＢ２である。半導体装置では、この相補なストローブ信号ＳＴＲＢ１、ＳＴＲＢ２の波形の交点でデータを取込むタイミングを決定する。
【００１３】
時刻ｔ１において、ストローブ信号ＳＴＲＢ１の立下りエッジとストローブ信号ＳＴＲＢ２の立上りエッジが交差する時刻で、データ信号ＤＱのＬレベルが半導体装置に取込まれる。
【００１４】
同様に、時刻ｔ２において、ストローブ信号ＳＴＲＢ１の立上りエッジとストローブ信号ＳＴＲＢ２の立下りエッジが交差し、その時刻にデータ信号ＤＱのＨレベルが半導体装置に取込まれる。
【００１５】
【発明が解決しようとする課題】
しかしながら、デファレンシャルデータストローブ方式においては、ＳＳＯ（Simultaneously Switching Output）と呼ばれる現象で発生するデータのスキューによりデータストローブ信号の精度を高く保つことができない。
【００１６】
ＳＳＯについて簡単に説明する。半導体記憶装置のように、多数の出力端子を有するデバイスにおいては、多数の出力端子が同時にＨデータを出力すると、デバイス内で電源電位が電圧降下を起こす。このため、出力されるＨデータが遅れる場合がある。また、多数の出力端子が同時にＬデータを出力すると、デバイス内部で接地電位が浮き上がり、Ｌデータが遅れたりする。このような現象をＳＳＯという。
【００１７】
図３２は、ＳＳＯによるスキューを説明するための図である。
図３２を参照して、多数の出力端子が同時にＨデータを出力すると、デバイス内で電源電位が電圧降下を起こす。このため、出力されるＨデータが遅れる。また、多数の出力端子が同時にＬデータを出力すると、デバイス内部で接地電位が浮き上がり、Ｌデータが遅れる。
【００１８】
図３３は、ＳＳＯが発生した場合のストローブ信号に対するデータのタイミングマージンを説明するための図である。
【００１９】
図３３を参照して、データ信号ＤＱ１〜ＤＱｎ−１がＨデータを出力し、このときにデータ信号ＤＱｎがＬデータを出力する場合を考える。ＳＳＯのため、データ信号ＤＱｎに対してデータ信号ＤＱ１〜ＤＱｎ−１が、スキューＴＤだけ遅れてデータが確定する。したがって、時刻ｔ１においてデータ信号ＤＱｎがＬレベルに立下り、スキューＴＤ分だけ遅れた時刻ｔ２においてデータ信号ＤＱ１〜ＤＱｎ−１がＨレベルに立上がる。
【００２０】
続いて、データ信号ＤＱ１〜ＤＱｎを取込むためのストローブ信号ＤＱＳは、データ信号ＤＱ１〜ＤＱｎが確定してから固定遅延時間Ｔｆｄ後の時刻ｔ３において変化する。
【００２１】
そして、時刻ｔ４においてデータ信号ＤＱｎがＬレベルからＨレベルに立上がる。
【００２２】
このようにデータ信号にＳＳＯによるスキューが生じた場合には、データをストローブ信号ＤＱＳで取込むことができる有効なウィンドウは、スキューＴＤ分だけ狭まってしまう。したがって、ストローブ信号の取込エッジに対してセットアップ時間Ｔｓおよびホールド時間Ｔｈはともに小さくなってしまう。
【００２３】
つまり、複数の出力端子から出力されるデータの組合せによって、データが出力されるタイミングが早かったり遅かったりする。したがって、ストローブ信号ＳＴＲＢ１、ＳＴＲＢ２が仮に正しいタイミングで出力された場合でも、このＳＳＯによるスキューＴＤ分だけデータを取込むタイミングを調整しなければ正しくデータが取込めないという問題点があった。
【００２４】
また、従来のシステムでは、端子をプルアップする出力トランジスタおよびプルダウンする出力トランジスタを持つデバイスにおいては、両方の特性を合わせる必要がある。しかし、以下２つの問題があり調整が非常に難しい。
【００２５】
第１には、プルアップトランジスタとプルダウントランジスタの回路特性が異なる点が問題となる。たとえば、出力トランジスタとして、ＮチャネルＭＯＳトランジスタを使用する場合、プルダウン用として使うときには主として非飽和領域で動作する。一方、プルアップ用として使うときには、主として飽和領域で動作する。
【００２６】
第２には、プルアップトランジスタとプルダウントランジスタがプロセスによる相異なる変動をするという点が問題となる。たとえば、プルアップ用としてＰチャネルＭＯＳトランジスタ、プルダウン用としてＮチャネルＭＯＳトランジスタを使うときには、製造ばらつきがＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタで異なってしまう。
【００２７】
さらに、従来のオープンドレインシステムではプルダウントランジスタしか持っておらず、立上り時間はターミネーションの抵抗によって定まる。このため、出力信号の立上り波形と立下り波形の遅延時間を合せ込むことは非常に難しい。
【００２８】
この発明の目的は、出力されるデータの極性によってデータの遅延量が変化する場合でも正しく高速にデータを取込むことができる半導体装置を提供することである。
【００２９】
【課題を解決するための手段】
本発明のある局面における半導体装置は、外部から与えられるデータ信号を受ける第１の端子と、データ信号に同期してデータ信号の取込み時刻の基準として外部から与えられる第１のストローブ信号を受ける第２の端子と、第１のストローブ信号と相補な第２のストローブ信号を外部から受ける第３の端子と、信号波形が表わす論理値が遷移する部分をエッジと称するとき、データ信号がハイレベルの場合に、第１、第２のストローブ信号の立ち上がりエッジを選択し、データ信号がローレベルの場合に、第１、第２のストローブ信号の立下りエッジを選択してデータ信号を取込み、内部データ信号を出力するデータ入力回路とを備え、データ入力回路は、第１のストローブ信号の立上りエッジおよび第２のストローブ信号の立上りエッジに応じてデータ信号のハイデータを取込むハイデータ取込信号を出力する第１の取込制御回路と、第１のストローブ信号の立下りエッジおよび第２のストローブ信号の立下りエッジに応じてデータ信号のローデータを取込むローデータ取込信号を出力する第２の取込制御回路と、ハイデータ取込信号に応じてハイデータを取込む第１のデータ取込回路と、ローデータ取込信号に応じてローデータを取込む第２のデータ取込回路と、ハイデータ取込信号とローデータ取込信号のうち遅く入力された信号のいずれか一方のエッジをデータ取込エッジとして選択する信号選択回路と、信号選択回路によって選択された取込エッジにより第１、第２のデータ取込回路の出力を取込み、内部データ信号を確定させるデータ保持回路とを含み、内部データ信号に応じて動作する内部回路をさらに備える。
【００３８】
この発明の他の局面における半導体装置は、外部から与えられるデータ信号を受ける第１の端子と、データ信号に同期してデータ信号の取込み時刻の基準として外部から与えられる第１のストローブ信号を受ける第２の端子と、第１のストローブ信号と相補な第２のストローブ信号を外部から受ける第３の端子と、信号波形が表わす論理値が遷移する部分をエッジと称するとき、第１、第２のストローブ信号の立上りエッジまたは立下りエッジから、前記データ信号のレベルに応じてデータ取込エッジを選択し、データ取込エッジを基準にデータ信号を取込み、内部データ信号を出力するデータ入力回路とを備え、データ入力回路は、データ信号のレベルがハイレベルの場合には、第１、第２のストローブ信号のうちの立上りエッジで取込み時刻を示す信号に応じてデータ信号を取込み、データ信号のレベルがローレベルの場合には、第１、第２のストローブ信号のうち立下りエッジで取込み時刻を示す信号に応じてデータ信号を取込む。
【００４８】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４９】
［実施の形態１］
図１は、本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【００５０】
図１を参照して、半導体装置１は、各々が行列状に配列される複数のメモリセルを有するメモリアレイバンク１４＃０〜１４＃３と、外部から与えられるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取込み、内部行アドレス、内部列アドレスおよび内部バンクアドレスを出力するアドレスバッファ２と、外部からクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて半導体記憶装置内部で用いられるクロック信号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４と、外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信号ＣＬＫＩに同期して取込む制御信号入力バッファ６とを含む。
【００５１】
半導体記憶装置１は、さらに、アドレスバッファ２から内部アドレス信号を受け、かつ、制御信号入力バッファ６からクロック信号に同期化された制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信号ＣＬＫＩに同期して各ブロックに制御信号を出力するコントロール回路と、コントロール回路で認識された動作モードを保持するモードレジスタとを含む。図１においては、コントロール回路とモードレジスタとを１つのブロック８で示す。
【００５２】
コントロール回路は、内部バンクアドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマンドデコーダとを含んでいる。
【００５３】
半導体記憶装置１は、さらに、メモリアレイバンク１４＃０〜１４＃３にそれぞれ対応して設けられ、アドレスバッファ２から与えられた行アドレス信号Ｘをデコードする行デコーダと、これらの行デコーダの出力信号に従ってメモリアレイバンク１４＃０〜１４＃３の内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバとを含む。図１では、行デコーダとワードドライバをまとめてブロック１０＃０〜１０＃３として示す。
【００５４】
半導体記憶装置１は、さらに、アドレスバッファ２から与えられた内部列アドレス信号Ｙをデコードして列選択信号を発生する列デコーダ１２＃０〜１２＃３と、メモリアレイバンク１４＃０〜１４＃３の選択行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプ１６＃０〜１６＃３とを含む。
【００５５】
半導体記憶装置１は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。
【００５６】
プリアンプおよびライトドライバはメモリアレイバンク１４＃０〜１４＃３に対応してそれぞれ設けられている。図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８＃０〜１８＃３として示される。
【００５７】
入力バッファ２２は、外部から端子に与えられるデータＤＱ０〜ＤＱ１５を互いに相補なストローブ信号ＳＴＲＢ１、ＳＴＲＢ２に応じて内部に取込む。このストローブ信号ＳＴＲＢ１、ＳＴＲＢ２は、半導体記憶装置１に対してデータを出力する他の半導体装置等が、データと同期して出力するデータの取込時刻の基準となる信号である。半導体記憶装置１は、外部からデータと並行して伝達され、２つの端子にそれぞれ与えられるストローブ信号ＳＴＲＢ１、ＳＴＲＢ２を受けとり、データ信号の取込基準とする。
【００５８】
半導体記憶装置１は、さらに、参照電位Ｖｒｅｆを発生するＶｒｅｆ発生回路２４を含む。参照電位Ｖｒｅｆは入力バッファに入力され、データを取り込む際のしきい値の基準となる。
【００５９】
出力バッファ２０は、半導体記憶装置１が外部にデータを出力するときには、クロック信号ＣＬＫＱに同期してデータＤＱ０〜ＤＱ１５を出力するとともに、このデータ信号を他の半導体装置が取込むためのストローブ信号ＳＴＲＢ１、ＳＴＲＢ２を外部に出力する。
【００６０】
図２は、図１に示した入力バッファ２２の構成を示す回路図である。
図２を参照して、入力バッファ２２は、ストローブ信号ＳＴＲＢ１および参照電位Ｖｒｅｆを受けて相補な内部ストローブ信号ＩＳＴＲＢ１、／ＩＳＴＲＢ１を出力する内部ストローブ発生回路３４と、ストローブ信号ＳＴＲＢ２および参照電位Ｖｒｅｆを受けて内部ストローブ信号ＩＳＴＲＢ２、／ＩＳＴＲＢ２を出力する内部ストローブ発生回路３６と、内部ストローブ信号ＩＳＴＲＢ１、／ＩＳＴＲＢ１、ＩＳＴＲＢ２、／ＩＳＴＲＢ２を受けてＨデータ取込用のストローブ信号ＳＴＨおよびＬデータ取込用のストローブ信号ＳＴＬを出力する変換回路３８とを含む。
【００６１】
入力バッファ２２は、さらに、データ信号ＤＱｎおよび参照電位Ｖｒｅｆを受けて相補な内部データＤＱＨ、ＤＱＬを出力する相補データ発生回路３２と、Ｈデータである内部データＤＱＨをストローブ信号ＳＴＨに応じて取込むデータ取込回路４０と、Ｌデータである内部データＤＱＬをストローブ信号ＳＴＬに応じて取込むデータ取込回路４２とを含む。
【００６２】
データがＨレベルである場合はそのままの極性でデータが取り込まれ、データがＬレベルである場合はデータが反転して内部に取込まれ、データが伝達されるので、データの極性が内部の処理に与える影響を少なくすることができる。
【００６３】
入力バッファ２２は、さらに、ストローブ信号ＳＴＨ、ＳＴＬのうち遅い方のストローブ信号を選択する信号選択回路４４と、信号選択回路４４の出力に応じてデータ取込回路４０、４２のデータを取込むデータラッチ回路４６とを含む。データラッチ回路４６からは内部データＩＤＱｎが出力される。
【００６４】
相補データ発生回路３２は、データ信号ＤＱｎを＋入力ノードに受け参照電位Ｖｒｅｆを−入力ノードに受けて内部データ信号ＤＱＨを出力する差動増幅回路４８と、参照電位Ｖｒｅｆを＋入力ノードに受けデータ信号ＤＱｎを−入力ノードに受ける差動増幅回路５０とを含む。
【００６５】
内部ストローブ発生回路３４は、ストローブ信号ＳＴＲＢ１を＋入力ノードに受け参照電位Ｖｒｅｆを−入力ノードに受け内部ストローブ信号ＩＳＴＲＢ１を出力する差動増幅回路５２と、参照電位Ｖｒｅｆを＋入力ノードに受けストローブ信号ＳＴＲＢ１を−入力ノードに受け内部ストローブ信号／ＩＳＴＲＢ１を出力する差動増幅回路５４とを含む。
【００６６】
内部ストローブ発生回路３６は、ストローブ信号ＳＴＲＢ２を＋入力ノードに受け参照電位Ｖｒｅｆを−入力ノードに受け内部ストローブ信号ＩＳＴＲＢ２を出力する差動増幅回路５６と、参照電位Ｖｒｅｆを＋入力ノードに受けストローブ信号ＳＴＲＢ２を−入力ノードに受け内部ストローブ信号／ＩＳＴＲＢ２を出力する差動増幅回路５８とを含む。
【００６７】
変換回路３８は、内部ストローブ信号ＩＳＴＲＢ１、ＩＳＴＲＢ２を受けて、Ｈデータを取込むストローブ信号ＳＴＨを出力する取込制御回路６０と、内部ストローブ信号／ＩＳＴＲＢ１、／ＩＳＴＲＢ２を受けて、Ｌデータを取込むストローブ信号ＳＴＬを出力する取込制御回路６２とを含む。
【００６８】
図３は、図２における差動増幅回路４８の構成を示す回路図である。
図３を参照して、差動増幅回路４８は、参照電位Ｖｒｅｆをゲートに受けるＮチャネルＭＯＳトランジスタ７６と、ＮチャネルＭＯＳトランジスタ７６のドレインにゲートおよびドレインが接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ７２と、ＮチャネルＭＯＳトランジスタ７６のドレインとゲートが接続され電源ノードにソースが接続されるＰチャネルＭＯＳトランジスタ７４と、入力信号ＩＮをゲートに受けてソースがＮチャネルＭＯＳトランジスタ７６のソースと接続され、ドレインがＰチャネルＭＯＳトランジスタ７４のドレインと接続されるＮチャネルＭＯＳトランジスタ７８と、信号ＢＩＡＳをゲートに受けＮチャネルＭＯＳトランジスタ７６のソースと接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ８０と、ＮチャネルＭＯＳトランジスタ７８のドレインの電位を入力に受けて反転し、出力信号ＯＵＴを出力するインバータ８２とを含む。
【００６９】
なお、図２の差動増幅回路５０〜５８は、差動増幅回路４８と同様な構成を有するため説明は繰返さない。
【００７０】
図４は、図２における変換回路３８の構成を示す回路図である。
図４を参照して、変換回路３８は、取込制御回路６０、６２を含む。
【００７１】
取込制御回路６０は、ストローブ信号ＩＳＴＲＢ１を受けてその立上りに応じてパルスを発生するパルス発生回路９２と、内部ストローブ信号ＩＳＴＲＢ２の立上りに応じてパルスを発生するパルス発生回路９４と、パルス発生回路９２、９４の出力を受けてストローブ信号ＳＴＨを出力するＯＲ回路９６とを含む。
【００７２】
取込制御回路６２は、内部ストローブ信号／ＩＳＴＲＢ１の立上りに応じてパルスを発生するパルス発生回路９８と、内部ストローブ信号／ＩＳＴＲＢ２の立上りに応じてパルスを発生するパルス発生回路１００と、パルス発生回路９８、１００の出力を受けてストローブ信号ＳＴＬを出力するＯＲ回路１０２とを含む。
【００７３】
なお、図４では、差動増幅回路の出力からワンショットパルスを生成し、ワンショットパルスのＯＲを取る方法を示したが、他にも、データの取込トリガにストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のエッジを使ったトリガ方式、すなわちいわゆるエッジトリガ方式を用いる回路を使用しても良い。
【００７４】
図５は、図２におけるデータ取込回路４０の構成を示す回路図である。
図５を参照して、データ取込回路４０は、データ入力ＤＩＮを受けて反転するインバータ１１２と、ストローブ信号入力ＳＴを受けて反転するインバータ１１４と、インバータ１１２の出力を一方の入力に受けるＮＡＮＤ回路１１８と、インバータ１１４の出力およびＮＡＮＤ回路１１８の出力を受けてデータ出力信号ＤＯＵＴを出力するＮＡＮＤ回路１１６とを含む。
【００７５】
ＮＡＮＤ回路１１８の他方の入力には、データ出力信号ＤＯＵＴが与えられる。
【００７６】
なお、図２におけるデータ取込回路４２は、データ取込回路４０と同様な構成を有するため説明は繰返さない。
【００７７】
図６は、図２における信号選択回路４４の構成を示す回路図である。
図６を参照して、信号選択回路４４は、ストローブ信号ＳＴＨを受けて反転するインバータ１３２と、ストローブ信号ＳＴＬを受けて反転するインバータ１３４と、交差結合型のフリップフロップを構成するＮＡＮＤ回路１３８、１３６と、交差結合型のフリップフロップを構成するＮＡＮＤ回路１４２、１４０と、ＮＡＮＤ回路１３８の出力およびＮＡＮＤ回路１４２の出力を受けて、信号選択回路４４の出力である信号ＯＵＴを出力するＮＯＲ回路１４４と、信号ＯＵＴを受けて遅延させる遅延回路１４６と、遅延回路１４６の出力から一定幅のＬレベルのパルスを発生するパルス発生回路１４８とを含む。
【００７８】
ＮＡＮＤ回路１３８、１４２にはパルス発生回路１４８の出力が与えられ、ＮＡＮＤ回路１３６にはインバータ１３２の出力が与えられ、ＮＡＮＤ回路１４０にはインバータ１３４の出力が与えられる。
【００７９】
信号選択回路４４の動作を簡単に説明する。
初期状態において、パルス発生回路１４８の出力は図示しないパワーオンリセット信号等により一旦Ｌレベルにされる。ＮＡＮＤ回路１３８、１３６により構成されるフリップフロップ、ＮＡＮＤ回路１４０、１４２により構成されるフリップフロップは、ともに出力がＨレベルとなり、信号ＯＵＴはＬレベルとなる。
【００８０】
その後、パルス発生回路１４８のリセットが解除され出力はＨレベルになる。この状態で選択回路４４はストローブ信号の入力を待つ待機状態となる。
【００８１】
次に、ストローブ信号ＳＴＨがＨレベルになると、ＮＡＮＤ回路１３８の出力は、Ｌレベルになる。この時は、まだ信号ＯＵＴは変化しない。
【００８２】
さらに、ストローブ信号ＳＴＬがＨレベルになると、ＮＡＮＤ回路１４２の出力は、Ｌレベルになる。すると、ＮＯＲ回路１４４の入力はともにＬレベルとなり信号ＯＵＴは、Ｈレベルに立上がる。すなわち、２つのストローブ信号のうち遅く入力されたストローブ信号のエッジで信号ＯＵＴが立上がる。
【００８３】
信号ＯＵＴは遅延回路１４６を経由して、パルス発生回路１４８に伝達される。パルス発生回路１４８は、信号ＯＵＴの立上りに応じて所定時間Ｌレベルとなるパルスを発生する。すると、ＮＡＮＤ回路１３８、１３６により構成されるフリップフロップ、ＮＡＮＤ回路１４０、１４２により構成されるフリップフロップは、ともに出力がＨレベルとなり、信号ＯＵＴはＬレベルとなる。そして、再び、選択回路４４はストローブ信号の入力を待つ待機状態となる。
【００８４】
図７は、データラッチ回路４６の構成を示す回路図である。
図７を参照して、データラッチ回路４６は、３入力のＮＡＮＤ回路１２２、１２４を含む。ＮＡＮＤ回路１２２は、ＮＡＮＤ回路１２４の出力、データ取込回路４０の出力および信号選択回路４４の出力を受けて内部データ信号ＩＤＱｎを出力する。ＮＡＮＤ回路１２４は、データ取込回路４２の出力、信号選択回路４４の出力および内部データ信号ＩＤＱｎを受けＮＡＮＤ回路１２２の入力に対して信号を出力する。
【００８５】
図８は、図２に示した入力バッファ２２が信号を取込む説明をするための動作波形図である。
【００８６】
図２、図８を参照して、時刻ｔ１において外部からＬレベルのデータ信号ＤＱｎが与えられると、信号選択回路４４によって、ストローブＳＴＲＢ１の立下りに応じて発生された信号によってデータ信号ＤＱｎのＬレベルが内部データＩＤＱｎとして内部に取込まれる。
【００８７】
時刻ｔ２において、データ信号ＤＱｎがＨレベルになるときには、信号選択回路４４によってストローブ信号ＳＴＲＢ１の立上りに応じて発生された信号によってデータ信号ＤＱｎのＨレベルが内部データ信号ＩＤＱｎとして取込まれる。
【００８８】
時刻ｔ３においても、同様に、ストローブ信号ＳＴＲＢ１の立下りエッジに応じてデータ信号ＤＱｎのＬレベルが取込まれる。
【００８９】
時刻ｔ４では、データ信号がＬレベルであるが、データストローブ信号ＳＴＲＢ１のエッジは立上りエッジである。このような場合には、ストローブ信号ＳＴＲＢ２の立下りエッジに応じて発生される信号でデータ信号ＤＱｎのＬレベルが半導体装置に取込まれる。
【００９０】
また、時刻ｔ５においては、データ信号ＤＱｎはＨレベルであり、このときストローブ信号ＳＴＲＢ１は立下りエッジである。このような場合には、ストローブ信号ＳＴＲＢ２の立上りエッジに応じてデータ信号ＤＱｎのＨレベルが取込まれる。
【００９１】
すなわち、Ｈデータの取込は、その時点におけるデータストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のうちの立上りエッジであるものを使用してデータを取込む。反対に、データがＬである場合には、データストローブ信号ＳＴＲＢ１、ＳＴＲＢ２のうち立下りエッジであるものを使いデータを取込む。
【００９２】
このように、入力されたデータに応じてデータストローブ信号の取込エッジを選択する。
【００９３】
図９は、取込エッジとデータの遅延との関係を説明するための図である。
図９を参照して、時刻ｔ１においては、入力されてくるＬデータが半導体装置に到達する。このときＬデータに対するＳＳＯやシステムバス線上での悪影響は、ストローブ信号ＳＴＲＢ１の立下りエッジに対する影響と同じである。
【００９４】
したがって、データの遅延時間とストローブ信号ＳＴＲＢ１の遅延時間は同じであるため、内部取込タイミングの調整をほとんどする必要がなくなる。
【００９５】
同様に、Ｈデータが伝達されてきた場合には、２つの相補なストローブ信号のうち立上りエッジにあるものを使用すれば、同様に、伝達されたデータの取込のミスを少なくすることができる。
【００９６】
［実施の形態２］
図１０は、本発明の実施の形態２において用いられる入力バッファ１２２の構成を示す回路図である。
【００９７】
図１０を参照して、入力バッファ１２２は、図２に示した入力バッファ２２の構成において、相補データ発生回路３２に代えて差動増幅回路１５２を備え、内部ストローブ発生回路３４に代えて差動増幅回路１５４を備え、内部ストローブ発生回路３６に代えて差動増幅回路１５６を備える点が実施の形態１の半導体装置と異なる。
【００９８】
他の構成は、図２に示した入力バッファ２２と同様であるので説明は繰返さない。
【００９９】
図１１は、図１０における差動増幅回路１５２の構成を示す回路図である。
図１１を参照して、差動増幅回路１５２は、参照電位Ｖｒｅｆをゲートに受けるＮチャネルＭＯＳトランジスタ１７６と、ゲートおよびドレインがＮチャネルＭＯＳトランジスタ１７６のドレインと接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ１７２と、ゲートがＮチャネルＭＯＳトランジスタ１７６のドレインと接続されソースが電源ノードに接続されるＰチャネルＭＯＳトランジスタ１７４と、ゲートに入力信号ＩＮを受けＰチャネルＭＯＳトランジスタ１７４のドレインとＮチャネルＭＯＳトランジスタ１７６のソースとの間に接続されるＮチャネルＭＯＳトランジスタ１７８と、ＮチャネルＭＯＳトランジスタ１７６のソースと接地ノードとの間に接続され、ゲートに信号ＢＩＡＳを受けるＮチャネルＭＯＳトランジスタ１８０とを含む。
【０１００】
ＮチャネルＭＯＳトランジスタ１７６のドレインからは出力信号ＯＵＴが出力され、ＮチャネルＭＯＳトランジスタ１７８のドレインからは出力信号ＯＵＴと相補な反転出力信号／ＯＵＴが出力される。差動増幅回路１５４および１５６も同様の構成である。
【０１０１】
以上説明したような構成を取ることにより、実施の形態１の場合よりも回路規模を削減し、同様な効果を得ることができる。
【０１０２】
［実施の形態３］
図１２は、実施の形態３の半導体装置１８２の構成を示す回路図である。
【０１０３】
図１２を参照して、半導体装置１８２は、端子から入力されてくるデータを内部に取込む入力バッファ１８６と、データ端子を駆動するためにデータ端子と接地ノードとの間に接続されるＮチャネルＭＯＳトランジスタ１８４とを含む。
【０１０４】
入力バッファ１８６は、実施の形態１および実施の形態２で示したようなストローブ信号に応じてデータを取込む入力バッファである。
【０１０５】
データ端子に接続されるデータバスは抵抗１８８によって所定の電位に結合されている。このようなデータバスに用いられる出力として、データ端子を内部で接地ノードに結合する素子のみを設けた出力端子をオープンドレイン端子といい、このようなインターフェイスをオープンドレイン型インターフェイスと呼ぶ。
【０１０６】
データバスには、他の半導体装置１９０が接続されており、この他の半導体装置１９０もストローブ信号によりデータを取込む入力バッファ１９４と、端子を接地ノードに内部で結合するためのトランジスタ１９２とを含む。
【０１０７】
このようなオープンドレイン型インターフェイスにおいては、データの立上り時間は、抵抗１８８で決定され、データの立下り時間は、トランジスタ１８４、１９２によって決定される。データバスの放電はデータ出力を行なう半導体装置の出力トランジスタにより行なわれ、データバスの充電は抵抗１８８によって行なわれるため、データの立上り時の遅延時間と立下り時の遅延時間との間に差が出やすい。このようなインターフェイスにおいては、データの極性によりストローブ信号のエッジを選択することは特に有効である。
【０１０８】
［実施の形態４］
図１３は、入力されるデータの特性に応じてストローブ信号の極性を選択して取込動作を行なう説明をするための波形図である。
【０１０９】
図１３を参照して、図３３で説明されたように、データ信号ＤＱ１〜ＤＱｎの間にはスキューＴＤが生じている。ストローブ信号ＤＱＳ，／ＤＱＳは、データ信号の有効な部分を取込むためにデータ信号の確定に対して所定の固定遅延時間Ｔｆｄだけ遅れて取込エッジが受信側に到達するように考慮されている。
【０１１０】
しかし、ストローブ信号の極性によってデータ信号の場合と同様なスキューが生じるため、ストローブ信号ＤＱＳとストローブ信号／ＤＱＳとの間にもスキューＴＤが生する。
【０１１１】
ただし、ＳＳＯによってデータとストローブ信号に生じる遅延時間は、データの極性によって双方にほぼ一律に生じると考えられる。そこで、ＬレベルからＨレベルに立上がるデータ信号ＤＱ１〜ＤＱｎ−１に対しては、確定するデータに対応してＬレベルからＨレベルに立上がるエッジが入力されるストローブ信号ＤＱＳを使用すれば、データの確定した時刻ｔ２とストローブ信号の取込エッジの時刻ｔ３との時間差はＳＳＯが発生しても固定遅延時間Ｔｆｄにほぼ保たれる。
【０１１２】
同様に、ＨレベルからＬレベルに立下がるデータ信号ＤＱｎとストローブ信号／ＤＱＳとの間にも同様の関係がある。
【０１１３】
時刻ｔ１においてデータ信号ＤＱｎがＨレベルからＬレベルに立下り、続いて時刻ｔ２においてスキューＴＤだけ遅れてデータ信号ＤＱ１〜ＤＱｎ−１が立上がる。
【０１１４】
図１３では、スキューＴＤと固定遅延時間Ｔｆｄとがちょうど同じ時間となっているので、時刻ｔ２において、ストローブ信号／ＤＱＳがＨレベルからＬレベルに立下がっている。このストローブ信号／ＤＱＳの立下りエッジでデータ信号ＤＱｎを取込めば、セットアップ時間はＴｓ１となり、ホールド時間はＴｈ１となる。
【０１１５】
続いてストローブ信号／ＤＱＳからスキュー時間ＴＤだけ遅れて時刻ｔ３にストローブ信号ＤＱＳがＬレベルからＨレベルに立上がる。ストローブ信号ＤＱＳの立上りエッジでデータ信号ＤＱ１〜ＤＱｎ−１を取込めば、セットアップ時間はＴｓ２となり、ホールド時間はＴｈ２となる。
【０１１６】
このようにデータの極性によって取込に使用するストローブ信号を選択すれば、図３３に示した場合よりもセットアップ時間およびホールド時間のマージンが広がることになる。
【０１１７】
しかし、必ずしも常にデータの極性によって取込むストローブ信号を選択する必要はない。ある時刻においてデータがＬレベルであったとすると、続いて出力されるデータによって波形に生じる変化はＬレベルからＨレベルに遷移するか、それともＬレベルのままデータが保持されるかのどちらかである。
【０１１８】
データがＬレベルのまま保持される場合には、データはストローブ信号の前は１データ区間変化していないということであるので、ストローブ信号はどちらの極性のものを用いても先に説明したセットアップ時間には問題は生じない。
【０１１９】
一方、データがＬレベルからＨレベルに遷移した場合には、図１３で説明したように、データと同様にＬレベルからＨレベルに遷移するストローブ信号でデータを取込むべきである。
【０１２０】
同様に考えて、前状態のデータがＨレベルの場合に、引続きデータとしてＨレベルが出力される場合にはストローブ信号はいずれの極性のストローブ信号を用いてもよい。データがＨレベルからＬレベルに遷移する場合にはストローブ信号もＨレベルからＬレベルに遷移するものを用いるべきである。
【０１２１】
図１４は、本発明の実施の形態４の入力バッファ２００の構成を示すブロック図である。
【０１２２】
図１４を参照して、入力バッファ２００は、ストローブ信号ＳＴＲＢ１と参照電位Ｖｒｅｆとを受けて相補なストローブ信号ＤＱＳ１およびＺＤＱＳ１を出力する差動増幅回路２０２と、ストローブ信号ＳＴＲＢ２と参照電位Ｖｒｅｆとを受けて相補なストローブ信号ＤＱＳ２，ＺＤＱＳ２を出力する差動増幅回路２０４と、参照電位Ｖｒｅｆを第１の入力に受けデータ信号ＤＱ１〜ＤＱｎを第２の入力にそれぞれ受けるデータ入力回路２０６〜２１０とを含む。データ入力回路２０６〜２１０は、４つのストローブ信号ＤＱＳ１、ＺＤＱＳ１、ＤＱＳ２、ＺＤＱＳ２に応じてデータを取り込み、それぞれ内部データ信号ＩＤ１ａ，ＩＤ１ｂ〜ＩＤｎａ，ＩＤｎｂを出力する。
【０１２３】
差動増幅回路２０２，２０４は、図１１に示した差動増幅回路１５２と同様な構成を示しており、説明は繰返さない。
【０１２４】
図１５は、図１４に示したデータ入力回路２１０の構成を示したブロック図である。
【０１２５】
図１５を参照して、データ入力回路２１０は、データ信号ＤＱｎと参照電位Ｖｒｅｆとを受けて信号Ｓ１を出力する差動増幅回路２１２と、信号Ｓ１をストローブ信号ＤＱＳ１，ＺＤＱＳ１に応じて取込むラッチ回路２１４と、信号Ｓ１をストローブ信号ＤＱＳ２，ＺＤＱＳ２に応じて取込むラッチ回路２１６と、ラッチ回路２１４の出力およびラッチ回路２１６の出力を受け、いずれか一方を出力するセレクタ２１７と、セレクタ２１７の出力を保持して内部データ信号ＩＤｎａ，ＩＤｎｂとして出力するラッチ回路２２１とを含む。
【０１２６】
データ入力回路２１０は、さらに、ストローブ信号ＤＱＳ１，ＺＤＱＳ１，ＤＱＳ２，ＺＤＱＳ２を受けてそれぞれの波形のエッジでパルス信号を発生するパルス発生回路２２６と、パルス発生回路２２６の出力および内部データ信号ＩＤｎａ，ＩＤｎｂを受けて選択信号ＳＥＬ１Ｒ，ＳＥＬ２Ｆ，ＳＥＬ１Ｆ，ＳＥＬ２Ｒを出力する選択信号発生回路２２８とを含む。
【０１２７】
セレクタ２１７は、ラッチ回路２１４の出力する信号Ｓ２およびラッチ回路２１６の出力する信号Ｓ５を受け、選択信号ＳＥＬ１Ｒ，ＳＥＬ２Ｆに応じていずれか一方を信号Ｓ６として出力するセレクタ２１８と、ラッチ回路２１４の出力する信号Ｓ３とラッチ回路２１６の出力する信号Ｓ４とを受け、いずれか一方を選択信号ＳＥＬ１Ｆ，ＳＥＬ２Ｒに応じて信号Ｓ７として出力するセレクタ２２０とを含む。
【０１２８】
ラッチ回路２２１は、信号Ｓ６を保持して内部データ信号ＩＤｎａとして出力するラッチ回路２２２と、信号Ｓ７を保持して内部データ信号ＩＤｎｂとして出力するラッチ回路２２４とを含む。
【０１２９】
図１６は、図１５におけるラッチ回路２１４の構成を示す回路図である。
図１６を参照して、ラッチ回路２１４は、信号Ｓ１を受けて信号Ｓ２を出力するラッチ回路２３０と、信号Ｓ１を受けて信号Ｓ３を出力するラッチ回路２３２とを含む。
【０１３０】
ラッチ回路２３０は、信号Ｓ１をストローブ信号ＺＤＱＳ１に応じて取込むＤフリップフロップ２４０と、Ｄフリップフロップ２４０の出力をストローブ信号ＤＱＳ１に応じて取込むＤフリップフロップ２４２とを含む。Ｄフリップフロップ２４２は信号Ｓ２を出力する。
【０１３１】
ラッチ回路２３２は、信号Ｓ１をストローブ信号ＤＱＳ１に応じて取込むＤフリップフロップ２４４と、Ｄフリップフロップ２４４の出力をストローブ信号ＺＤＱＳ１に応じて取込むＤフリップフロップ２４６とを含む。Ｄフリップフロップ２４６は信号Ｓ３を出力する。
【０１３２】
図１７は、図１５におけるラッチ回路２１６の構成を示した回路図である。
図１７を参照して、ラッチ回路２１６は、信号Ｓ１を受けて信号Ｓ４を出力するラッチ回路２３４と、信号Ｓ１を受けて信号Ｓ５を出力するラッチ回路２３６とを含む。
【０１３３】
ラッチ回路２３４は、信号Ｓ１をストローブ信号ＺＤＱＳ２に応じて取込むＤフリップフロップ２５０と、Ｄフリップフロップ２５０の出力をストローブ信号ＤＱＳ２に応じて取込むＤフリップフロップ２５２とを含む。Ｄフリップフロップ２５２は信号Ｓ４を出力する。
【０１３４】
ラッチ回路２３６は、信号Ｓ１をストローブ信号ＤＱＳ２に応じて取込むＤフリップフロップ２５４と、Ｄフリップフロップ２５４の出力をストローブ信号ＺＤＱＳ２に応じて取込むＤフリップフロップ２５６とを含む。Ｄフリップフロップ２５６は信号Ｓ５を出力する。
【０１３５】
図１８は、図１５におけるセレクタ２１８の構成を示す回路図である。
図１８を参照して、セレクタ２１８は、選択信号ＳＥＬ１Ｒに応じて導通し信号Ｓ２を信号Ｓ６として出力するためのＮチャネルＭＯＳトランジスタ２６２と、選択信号ＳＥＬ２Ｆに応じて導通し信号Ｓ５を信号Ｓ６として出力するためのＮチャネルＭＯＳトランジスタ２６４とを含む。
【０１３６】
図１９は、図１５におけるセレクタ２２０の構成を示す回路図である。
図１９を参照して、セレクタ２２０は、選択信号ＳＥＬ２Ｒに応じて導通し信号Ｓ４を信号Ｓ７として出力するためのＮチャネルＭＯＳトランジスタ２６６と、選択信号ＳＥＬ１Ｆに応じて導通し信号Ｓ３を信号Ｓ７として出力するためのＮチャネルＭＯＳトランジスタ２６８とを含む。
【０１３７】
図２０は、図１５におけるパルス発生回路２２６の構成を示した回路図である。
【０１３８】
図２０を参照して、パルス発生回路２２６は、ストローブ信号ＤＱＳ１を受けてパルス信号Ｓ１Ｒを出力するパルス発生回路２７０と、ストローブ信号ＺＤＱＳ１を受けてパルス信号Ｓ１Ｆを出力するパルス発生回路２７２と、ストローブ信号ＤＱＳ２を受けてパルス信号Ｓ２Ｒを出力するパルス発生回路２７４と、ストローブ信号ＺＤＱＳ２を受けてパルス信号Ｓ２Ｆを出力するパルス発生回路２７６とを含む。
【０１３９】
パルス発生回路２７６は、ストローブ信号ＺＤＱＳ２を受ける直列に接続されたインバータ２８２，２８４，２８６と、インバータ２８６の出力とストローブ信号ＺＤＱＳ２とを受けるＡＮＤ回路２８８とを含む。ＡＮＤ回路２８８はパルス信号Ｓ２Ｆを出力する。
【０１４０】
パルス発生回路２７０，２７２，２７４はパルス発生回路２７６と同様な構成を有するため説明は繰返さない。
【０１４１】
図２１は、図１５における選択信号発生回路２２８の構成を示す回路図である。
【０１４２】
図２１を参照して、選択信号発生回路２２８は、内部データ信号ＩＤｎｂに応じてパルス信号Ｓ１Ｒ、Ｓ２Ｆのいずれかを選択的に出力するゲート回路２９０と、内部データ信号ＩＤｎａに応じてパルス信号Ｓ１Ｆ、Ｓ２Ｒのいずれかを選択的に出力するゲート回路２９１とを含む。
【０１４３】
ゲート回路２９０は、内部データ信号ＩＤｎｂを受けるインバータ２９２と、パルス信号Ｓ１Ｒとインバータ２９２の出力とを受けるＮＡＮＤ回路２９４と、ＮＡＮＤ回路２９４の出力を受けて反転し選択信号ＳＥＬ１Ｒを出力するインバータ２９６と、内部データ信号ＩＤｎｂとパルス信号Ｓ２Ｆとを受けるＮＡＮＤ回路２９８と、ＮＡＮＤ回路２９８の出力を受けて反転し選択信号ＳＥＬ２Ｆを出力するインバータ３００とを含む。
【０１４４】
ゲート回路２９１は、内部データ信号ＩＤｎａを受けて反転するインバータ３０２と、パルス信号Ｓ１Ｆと内部データ信号ＩＤｎａとを受けるＮＡＮＤ回路３０４と、ＮＡＮＤ回路３０４の出力を受けて反転し選択信号ＳＥＬ１Ｆを出力するインバータ３０６と、インバータ３０２の出力とパルス信号Ｓ２Ｒとを受けるＮＡＮＤ回路３０８と、ＮＡＮＤ回路３０８の出力を受けて反転し選択信号ＳＥＬ２Ｒを出力するインバータ３１０とを含む。
【０１４５】
選択信号発生回路２２８は、内部データ信号ＩＤｎａ，ＩＤｎｂがＨレベルであるときには、次にスキューが問題となるＬレベルのデータが入力された場合のために、ＨレベルからＬレベルに立下がるストローブ信号をデータの取込みに使用するため選択する。Ｓ１Ｆ、Ｓ２Ｆはそれぞれストローブ信号ＳＴＲＢ１，ＳＴＲＢ２の立下りに応じて発生するパルス信号であり、これらのパルス信号がそれぞれ、以前に保持している内部データ信号ＩＤｎａ，ＩＤｎｂがＨレベルであるときに選択される。
【０１４６】
一方、選択信号発生回路２２８は、内部データ信号ＩＤｎａ，ＩＤｎｂがＬレベルであるときには、次にスキューが問題となるＨレベルのデータが入力された場合のために、ＬレベルからＨレベルに立上がるストローブ信号をデータの取込みに使用するため選択する。Ｓ１Ｒ、Ｓ２Ｒはそれぞれストローブ信号ＳＴＲＢ１，ＳＴＲＢ２の立上りに応じて発生するパルス信号であり、これらのパルス信号がそれぞれ、以前に保持している内部データ信号ＩＤｎａ，ＩＤｎｂがＬレベルであるときに選択される。
【０１４７】
図２２は、実施の形態４の半導体装置において入力バッファの動作を説明するための動作波形図である。
【０１４８】
図１５、図２２を参照して、データ入力回路２１０は、外部から入力されたデータ信号ＤＱｎを２ビットの内部データ信号ＩＤｎａ，ＩＤｎｂにシリアル−パラレル変換して出力するデータ入力回路である。
【０１４９】
時刻ｔ１において、データ入力回路２１０の内部データ信号ＩＤｎａはＬレベルであり、入力されたＨレベルのデータ信号ＤＱｎがラッチ２２４に取込まれて、内部データ信号ＩＤｎｂはＨレベルになったとする。
【０１５０】
時刻ｔ１に入力されたデータ信号ＤＱｎがＨレベルであったことが、内部データ信号ＩＤｎｂを参照することによってわかる。この場合、次にデータ信号を内部に取込む時刻ｔ２でストローブ信号として使用されるべき信号は、ＨレベルからＬレベルに立下がるストローブ信号である。したがって、図２１に示した選択信号発生回路２２８はパルス信号Ｓ２Ｆによって選択信号ＳＥＬ２Ｆを活性化する。応じて図１８に示したセレクタ２１８は信号Ｓ５をラッチ回路２２２に出力する。
【０１５１】
この信号Ｓ５はラッチ回路２３６によってラッチされた信号である。ラッチ回路２３６は時刻ｔ２において、ストローブ信号ＺＤＱＳ２に従い、つまりＨレベルからＬレベルに立下がるストローブ信号ＳＴＲＢ２に応じて信号Ｓ１を取込みＨデータを保持している。したがって、セレクタ２１８はＨデータを出力し、応じて内部データ信号ＩＤｎａはＬレベルからＨレベルに変化する。
【０１５２】
次に、時刻ｔ３におけるデータ信号ＤＱｎの取込みについて説明する。時刻ｔ２に入力されたデータ信号ＤＱｎがＨレベルであったことが、内部データ信号ＩＤｎａを参照することによってわかる。この場合、次にデータ信号を内部に取込む時刻ｔ３でストローブ信号として使用されるべき信号は、ＨレベルからＬレベルに立下がるストローブ信号である。したがって、図２１に示した選択信号発生回路２２８はパルス信号Ｓ１Ｆによって選択信号ＳＥＬ１Ｆを活性化する。応じて図１９に示したセレクタ２２０は信号Ｓ３をラッチ回路２２４に伝達する。信号Ｓ３は時刻ｔ３においてラッチ回路２３２によりストローブ信号ＺＤＱＳ１に従い、つまりＨレベルからＬレベルに立下がるストローブ信号ＳＴＲＢ１に応じて取込まれた信号であるため、スキューによってマージンが減少することはない。
【０１５３】
以降同様にして、時刻ｔ３において取込まれ、ラッチ回路２２４に保持されていた内部データ信号ＩＤｎｂがＬレベルであるので、時刻ｔ４においては、ＬレベルからＨレベルに立上がるストローブ信号ＳＴＲＢ１に応じてラッチ回路２３０でラッチされた信号Ｓ２が、内部データ信号ＩＤｎａとなる。また、時刻ｔ４において取込まれ、ラッチ回路２２２に保持されていた内部データ信号ＩＤｎａがＨレベルであるので、時刻ｔ５においては、ＨレベルからＬレベルに立下がるストローブ信号ＳＴＲＢ１に応じてラッチ回路２３２でラッチされた信号Ｓ３が、内部データ信号ＩＤｎｂとなる。
【０１５４】
以上、データの取込について説明したが、ここで１つ注意しなければならない点がある。それは、シンクロナスＤＲＡＭでバーストリードやバーストライト時にデータの出力を開始する際の先頭のデータをどのように扱うかについてである。以前にデータが出力されていない先頭のデータでは当然ながら前状態は不定である。
【０１５５】
図２３は、半導体装置のデータ授受を行なうデータバスを説明するための図である。
【０１５６】
図２３を参照して、半導体装置ＬＳＩ１と半導体装置ＬＳＩ２との間のデータ授受はデータバス３５０によって行なわれる。この場合、データバス３５０は、通常は抵抗３５２によって所定の固定電位Ｖｔｔに結合されている。したがって、半導体装置ＬＳＩ１，ＬＳＩ２の双方がデータをデータバスに出力していない場合には、データバス３５０の電位は固定電位Ｖｔｔとなる。
【０１５７】
しかしながら、一般のＤＲＡＭの場合では、固定電位ＶｔｔはデータのＨレベルの電位とＬレベルの電位との中間電位に設定される場合が多いため、バースト長に相当するデータを出力する前に強制的に前状態を決定する必要がある。すなわち、バースト動作開始前のデータのスタンバイ電位をＬレベルもしくはＨレベルのいずれかに固定する必要がある。このようにバースト動作開始前のデータを固定した部分は、プリアンブルと一般に呼ばれる。したがって、バースト動作時に有効なデータを出力する前にプリアンブルを出力する出力バッファ回路を備える必要がある。
【０１５８】
図２４は、一般のＤＤＲ（ダブルデータレート）シンクロナスＤＲＡＭのストローブ信号ＤＱＳとデータ信号ＤＱとの関係を示した図である。
【０１５９】
図２４を見てわかるように、バースト出力動作時の先頭データ以前にストローブ信号ＤＱＳはＬレベルに確定している。すなわち、ストローブ信号ＤＱＳは、時刻ｔ１において先頭データが取込まれるタイミングに対して、ｔＤＳＬで示される時間分前からＬレベルに確定していなければならない。したがって半導体装置がデータ信号を出力する際にも、ストローブ信号ＤＱＳが出力しているＬレベルのプリアンブルをデータ信号にも加えてやればよい。
【０１６０】
図２５は、プリアンブルを出力するための出力バッファ４００の構成を示した回路図である。
【０１６１】
図２５を参照して、出力バッファ４００は、クロック信号ＣＬＫを受けてバースト長に相当する時刻をカウントするバースト長カウンタ４０２と、バースト長カウンタのカウント値に応じてリセット信号ＲＥＳＥＴを出力するリセット回路４０４と、バースト長カウンタのカウント値に応じて出力制御信号ＯＥを出力する出力制御回路４０５と、出力制御信号ＯＥとクロック信号ＣＬＫとを受けて出力クロック信号／ＣＬＫＤを出力するＮＡＮＤ回路４０６と、出力クロック信号／ＣＬＫＤを受けて反転して出力クロック信号ＣＬＫＤを出力するインバータ４０７とを含む。
【０１６２】
出力バッファ４００は、さらに、リセット信号ＲＥＳＥＴに応じてＬレベルに出力がリセットされ、内部データ信号Ｄｉを受けて保持するラッチ回路４０８と、ラッチ回路の出力信号Ｄｏを受けて反転するインバータ４１０と、出力クロック信号ＣＬＫＤ，／ＣＬＫＤに応じて活性化され、インバータ４１０の出力を反転して外部端子にデータ信号ＤＱとして出力するクロックドインバータ４１２とを含む。
【０１６３】
クロックドインバータ４１２の出力は、図１の出力バッファ２０に図２５の出力バッファ４００を使用する場合にはデータ入出力端子ＤＱに接続される場合が一般的であるが、入力端子と出力端子とを分離した場合には出力端子に接続される。
【０１６４】
図２６は、出力バッファ４００の動作を説明するための動作波形図である。
図２５、図２６を参照して、時刻ｔ１においてバースト長カウンタ４０２にクロック信号が入力され、時刻ｔ２〜ｔ３の間、リセット回路４０４はバースト長カウンタ４０２のカウント値に応じてリセット信号ＲＥＳＥＴを活性化する。応じてラッチ回路４０８はリセットされ出力信号ＤｏはＬレベルとなる。このとき出力制御回路４０５は出力制御信号ＯＥを活性化しており、したがってＬレベルとなっている出力信号Ｄｏは、インバータ４１０およびクロックドインバータ４１２によって外部に出力されデータ信号ＤＱはＬレベルになる。
【０１６５】
続いて、時刻ｔ３においてリセット回路４０４はリセット信号ＲＥＳＥＴをリセットし、ラッチ回路４０８にはデータＤ１が入力され、インバータ４１０およびクロックドインバータ４１２によって外部に対してデータＤ１が出力される。
【０１６６】
続いて時刻ｔ４において内部データ信号ＤｉにデータＤ２が入力され、同様に外部に対してデータＤ２が出力される。このようにすることによりデータ信号ＤＱに有効なデータの前状態としてＬレベルのプリアンブルを付加することができる。
【０１６７】
図２７は、プリアンブルが付加されたデータを受ける半導体装置に設けられるプリセット回路４１０の構成を示す回路図である。
【０１６８】
図２７を参照して、プリセット回路４１０は、ライト命令信号ＺＷＲＩＴＥをクロック信号ＺＣＬＫに同期して受けるＤフリップフロップ４１１と、Ｄフリップフロップ４１１の出力をクロック信号ＣＬＫに同期して受けるＤフリップフロップ４１２と、Ｄフリップフロップ４１２の出力を受けて反転し内部ライト信号ＩＷＲＩＴＥを出力するインバータ４１３と、クロック信号ＣＬＫ、ＺＣＬＫに応じて内部ライト信号ＩＷＲＩＴＥを受けてからの書込サイクルをカウントする２ＢＩＴカウンタ４１４と２ＢＩＴカウンタ４１４の出力するカウント値Ａ０，Ａ１がともに“１”になった時にリセットパルスＲＳＴを出力するゲート回路４１６と、内部ライト信号ＩＷＲＩＴＥによりセットされ、リセット信号ＲＳＴによりリセットされ信号ＷＣＹＣＬＥを出力するラッチ回路４１８と、信号ＷＣＹＣＬＥを受けて立ち下がりエッジを検出しパルス信号ＰＲＥＲＳＴを出力するパルス発生回路４２０とを含む。
【０１６９】
２ＢＩＴカウンタ４１４は、内部ライト信号ＩＷＲＩＴＥを受けて反転するインバータ４３８と、クロック信号ＺＣＬＫを一方の入力に受けるＮＡＮＤ回路４２２と、クロック信号ＺＣＬＫと信号Ａ０とを受けるＮＡＮＤ回路４２４と、交差結合されるＮＡＮＤ回路４２６、４２８とを含む。ＮＡＮＤ回路４２８は、３入力のＮＡＮＤ回路であり、第２、第３の入力にはそれぞれインバータ４３８の出力とＮＡＮＤ回路４２４の出力とを受ける。ＮＡＮＤ回路４２６は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４２２の出力を受ける。
【０１７０】
２ＢＩＴカウンタ４１４は、さらに、クロック信号ＣＬＫとＮＡＮＤ回路４２６の出力とを受けるＮＡＮＤ回路４３０と、クロック信号ＣＬＫとＮＡＮＤ回路４２８の出力とを受けるＮＡＮＤ回路４３２と、交差結合されるＮＡＮＤ回路４３４、４３６とを含む。ＮＡＮＤ回路４３４は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４３０の出力を受ける。ＮＡＮＤ回路４３６は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４３２の出力を受ける。ＮＡＮＤ回路４３４は、信号Ａ０を出力し、ＮＡＮＤ回路４３６の出力は、ＮＡＮＤ回路４２２の第２の入力に与えられる。
【０１７１】
２ＢＩＴカウンタ４１４は、さらに、内部ライト信号ＩＷＲＩＴＥを受けて反転するインバータ４５８と、クロック信号ＺＣＬＫ、信号Ａ０をそれぞれ第１、第２の入力に受ける３入力のＮＡＮＤ回路４４２と、クロック信号ＺＣＬＫと信号Ａ１とを受けるＮＡＮＤ回路４４４と、交差結合されるＮＡＮＤ回路４４６、４４８とを含む。ＮＡＮＤ回路４４８は、３入力のＮＡＮＤ回路であり、第２、第３の入力にはそれぞれインバータ４５８の出力とＮＡＮＤ回路４４４の出力とを受ける。ＮＡＮＤ回路４４６は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４４２の出力を受ける。
【０１７２】
２ＢＩＴカウンタ４１４は、さらに、クロック信号ＣＬＫとＮＡＮＤ回路４４６の出力とを受けるＮＡＮＤ回路４５０と、クロック信号ＣＬＫとＮＡＮＤ回路４４８の出力とを受けるＮＡＮＤ回路４５２と、交差結合されるＮＡＮＤ回路４５４、４５６とを含む。ＮＡＮＤ回路４５４は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４５０の出力を受ける。ＮＡＮＤ回路４５６は、２入力のＮＡＮＤ回路であり、第２の入力にはＮＡＮＤ回路４５２の出力を受ける。ＮＡＮＤ回路４５４は、信号Ａ１を出力し、ＮＡＮＤ回路４５６の出力は、ＮＡＮＤ回路４４２の第３の入力に与えられる。
【０１７３】
ゲート回路４１６は、信号Ａ０、Ａ１を受けるＮＡＮＤ回路４６０と、ＮＡＮＤ回路４６０の出力を受けて反転しリセット信号ＲＳＴを出力するインバータ４６２とを含む。
【０１７４】
ラッチ回路４１８は、内部ライト信号ＩＷＲＩＴＥを受けて反転するインバータ４６６と、リセット信号ＲＳＴを受けて反転するインバータ４６４と、インバータ４６６、４６４の出力をそれぞれ受ける交差結合されたＮＡＮＤ回路４６８，４７０とを含む。ＮＡＮＤ回路４６８は信号ＷＣＹＣＬＥを出力する。
【０１７５】
パルス発生回路４２０は、信号ＷＣＹＣＬＥを受けて反転するインバータ４７２と、インバータ４７２の出力を受ける直列に接続されたインバータ４７４，４７６，４７８と、インバータ４７２，４７８の出力を受けるＮＡＮＤ回路４８０と、ＮＡＮＤ回路４８０の出力を受けて反転し、パルス信号ＰＲＥＲＳＴを出力するインバータ４８２とを含む。
【０１７６】
図２８は、図１５に示したラッチ回路２２４の構成を示す回路図である。
図２８を参照して、ラッチ回路２２４は、パルス信号ＰＲＥＲＳＴを受けて反転するインバータ４９２と、信号Ｓ７とインバータ４９２の出力を受けるＮＡＮＤ回路４９４とＮＡＮＤ回路４９４の出力を受けて信号Ｓ７に帰還するインバータ４９６と、ＮＡＮＤ回路４９４の出力を受けて反転し内部データ信号ＩＤｎｂを出力するインバータ４９８とを含む。
【０１７７】
図２９は、プリセット回路４１０とラッチ回路２２４の動作を説明するための動作波形図である。
【０１７８】
図２９を参照して、時刻ｔ１のライトコマンドにより書込みが開始される。２ＢＩＴカウンタのカウント値Ａ１，Ａ０はクロック信号ＣＬＫに応じて“００”，“０１”，“１０”とカウントアップされ、時刻ｔ４には“１１”となる。
【０１７９】
時刻ｔ４には、リセット信号ＲＳＴが出力され、応じて信号ＷＣＹＣＬＥは立下り、パルス信号ＰＲＥＲＳＴが出力される。このパルス信号ＰＲＥＲＳＴによって、ライトサイクルが終了する度に、内部データ信号ＩＤｎｂはＬレベルにセットされる。
【０１８０】
このようにしておけば、プリアンブルでＤＱにＬレベルを出力する図２６に示したような波形が入力された時に、プリアンブルのＬレベルを取込む準備ができる。したがって、プリアンブルのＬレベルデータを正常に図１５のラッチ回路２２２に取込むことができ、プリアンブルに引き続き入力されるデータを高速に受信することができる。
【０１８１】
以上説明したように、実施の形態４では、ストローブ信号の立上りエッジと立下りエッジの両方でデータを保持しておき、以前に受信したデータの極性に応じて、保持したデータのいずれを有効なデータとして内部回路に伝達するかを決定する。したがって、セットアップ時間のマージンを広げることができるので、より高速な動作が可能となる。
【０１８２】
なお、実施の形態４では、１ビットの入力データを２ビットにシリアル−パラレル変換して内部に伝達する入力バッファ回路について説明したが、１ビットのまま内部に伝達する入力バッファ回路に対しても適用は可能である。また、シリアル−パラレル変換をたとえば１ビットから４ビットに変換するように、さらに多ビットに変換して内部に伝達する入力バッファ回路に対しても適用は可能である。
【０１８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１８４】
【発明の効果】
本発明のある局面における半導体装置は、相補なストローブ信号のエッジの遅いほうを使用してデータの取込を行なう。したがって、出力されるデータの極性によってデータの遅延量が変化する場合でも内部取込タイミングの調整をほとんどする必要がなく、正しく高速にデータを取込むことができる。
【０１８５】
さらに、データがＨレベルである場合とＬレベルである場合で別々にデータを取込むため、確実に必要なデータを取込むことができるという効果を奏する場合がある。
【０１８６】
さらに、データがＨレベルである場合とＬレベルである場合でデータが反転して内部にデータが伝達されるので、データの極性に依存する内部の処理の影響を少なくすることができるという効果を奏する場合がある。
【０１８７】
さらに、より少ない回路規模で処理を実現できるという効果を奏する場合がある。
【０１８８】
さらに、オープンドレイン型インターフェイスのようにデータの立上りと立下りとの遅延時間に差が出やすい場合に、特に有効にデータ伝送を正確に速く行えるという効果を奏する場合がある。
【０１８９】
さらに、出力されるデータの極性によってデータの遅延量が変化する場合でも内部取込タイミングの調整をほとんどする必要がなく、正しく高速にデータを取込むことができるという効果を奏する場合がある。
【０１９０】
さらに、以前に受信していたデータの極性で次に受信するためのデータを取込むストローブ信号を選択する。したがって、データの受信のタイミングマージンが改善され高速動作が可能となるという効果を奏する場合がある。
【０１９１】
さらに、シリアル−パラレル変換して内部にデータを伝達する入力バッファ回路の動作速度をさらに改善することができるという効果を奏する場合がある。
【０１９２】
さらに、データ出力の際に、前もって所定の論理に外部に接続されるデータバスを固定するので、非活性化時のデータバスの論理レベルがハイ、ローいずれのレベルでもない場合においても第１番目に受信するデータの前状態が決まるのでデータ受信側の高速化を図ることができるという効果を奏する場合がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置１の構成を示す概略ブロック図である。
【図２】 図１に示した入力バッファ２２の構成を示す回路図である。
【図３】 図２における差動増幅回路４８の構成を示す回路図である。
【図４】 図２における変換回路３８の構成を示す回路図である。
【図５】 図２におけるデータ取込回路４０の構成を示す回路図である。
【図６】 図２における信号選択回路４４の構成を示す回路図である。
【図７】 データラッチ回路４６の構成を示す回路図である。
【図８】 図２に示した入力バッファ２２が信号を取込む説明をするための動作波形図である。
【図９】 取込エッジとデータの遅延との関係を説明するための図である。
【図１０】 本発明の実施の形態２において用いられる入力バッファ１２２の構成を示す回路図である。
【図１１】 図１０における差動増幅回路１５２の構成を示す回路図である。
【図１２】 実施の形態３の半導体装置１８２の構成を示す回路図である。
【図１３】 入力されるデータの特性に応じてストローブ信号の極性を選択して取込動作を行なう説明をするための波形図である。
【図１４】 本発明の実施の形態４の入力バッファ２００の構成を示すブロック図である。
【図１５】 図１４に示したデータ入力回路２１０の構成を示したブロック図である。
【図１６】 図１５におけるラッチ回路２１４の構成を示す回路図である。
【図１７】 図１５におけるラッチ回路２１６の構成を示した回路図である。
【図１８】 図１５におけるセレクタ２１８の構成を示す回路図である。
【図１９】 図１５におけるセレクタ２２０の構成を示す回路図である。
【図２０】 図１５におけるパルス発生回路２２６の構成を示した回路図である。
【図２１】 図１５における選択信号発生回路２２８の構成を示す回路図である。
【図２２】 実施の形態４の半導体装置において入力バッファの動作を説明するための動作波形図である。
【図２３】 半導体装置のデータ授受を行なうデータバスを説明するための図である。
【図２４】 一般のＤＤＲ（ダブルデータレート）シンクロナスＤＲＡＭのストローブ信号ＤＱＳとデータ信号ＤＱとの関係を示した図である。
【図２５】 プリアンブルを出力するための出力バッファ４００の構成を示した回路図である。
【図２６】 出力バッファ４００の動作を説明するための動作波形図である。
【図２７】 プリアンブルが付加されたデータを受ける半導体装置に設けられるプリセット回路４１０の構成を示す回路図である。
【図２８】 図１５に示したラッチ回路２２４の構成を示す回路図である。
【図２９】 プリセット回路４１０とラッチ回路２２４の動作を説明するための動作波形図である。
【図３０】 従来のデータストローブ信号とデータの関係を説明するための波形図である。
【図３１】 デファレンシャルデータストローブによってデータを取込む説明をするための動作波形図である。
【図３２】 ＳＳＯによるスキューを説明するための図である。
【図３３】 ＳＳＯが発生した場合のストローブ信号に対するデータのタイミングマージンを説明するための図である。
【符号の説明】
１，１８２ 半導体装置、２２，１８６，１９４ 入力バッファ、２０ 出力バッファ、４ クロックバッファ、３２ 相補データ発生回路、３４，３６ 内部ストローブ発生回路、４０，４２ データ取込回路、３８ 変換回路、６０，６２ 取込制御回路、４６ データラッチ回路、４４ 信号選択回路、７２，７４，１７２，１７４ ＰチャネルＭＯＳトランジスタ、１６，７８，８０，１７６，１７８，１８０，１８４，１９２ ＮチャネルＭＯＳトランジスタ、８２，１１２，１１４，１３２，１３４ インバータ、９２，９４，９８，１００ パルス発生回路、９６，１０２ ＯＲ回路、１２２，１２４，１１６，１１８，１３８，３６，１４２，１４０ ＮＡＮＤ回路、１４４ ＮＯＲ回路、１４６ 遅延回路、１４８ パルス発生回路、４８，５０，５２〜５８，１５２〜１５６ 差動増幅回路、１８８ 抵抗、２０２，２０４，２１２ 差動増幅回路、２００入力バッファ、２０６，２１０ データ入力回路、２１４，２１６，２２２，２２４，２３０〜２３６，４０８ ラッチ回路、２１８，２２０ セレクタ、２２６，２７０〜２７６ パルス発生回路、２２８ 選択信号発生回路、２４０〜２５６ Ｄフリップフロップ、２６２〜２６８ ＮチャネルＭＯＳトランジスタ、２８２，２８４，２８６，２９２，２９６，３００，３０２，３０６，３１０，４１０ インバータ、２８８ ＡＮＤ回路、２９４，２９８，３０４，３０８ＮＡＮＤ回路、２０２，２０４ 差動増幅回路、２７０，２７２，２７４ パルス発生回路、３５０ データバス、３５２ 抵抗、４００ 出力バッファ、４０２ バースト長カウンタ、４０４ リセット回路、４０５ 出力制御回路、４１２ クロックドインバータ。
Claims (10)
- 外部から与えられるデータ信号を受ける第１の端子と、
前記データ信号に同期して前記データ信号の取込み時刻の基準として外部から与えられる第１のストローブ信号を受ける第２の端子と、
前記第１のストローブ信号と相補な第２のストローブ信号を外部から受ける第３の端子と、
信号波形が表わす論理値が遷移する部分をエッジと称するとき、前記データ信号がハイレベルの場合に、前記第１、第２のストローブ信号の立ち上がりエッジを選択し、前記データ信号がローレベルの場合に、前記第１、第２のストローブ信号の立下りエッジを選択して前記データ信号を取込み、内部データ信号を出力するデータ入力回路とを備え、
前記データ入力回路は、
前記第１のストローブ信号の立上りエッジおよび前記第２のストローブ信号の立上りエッジに応じて前記データ信号のハイデータを取込むハイデータ取込信号を出力する第１の取込制御回路と、
前記第１のストローブ信号の立下りエッジおよび前記第２のストローブ信号の立下りエッジに応じて前記データ信号のローデータを取込むローデータ取込信号を出力する第２の取込制御回路と、
前記ハイデータ取込信号に応じて前記ハイデータを取込む第１のデータ取込回路と、
前記ローデータ取込信号に応じて前記ローデータを取込む第２のデータ取込回路と、
前記ハイデータ取込信号と前記ローデータ取込信号のうち遅く入力された信号のいずれか一方のエッジをデータ取込エッジとして選択する信号選択回路と、
前記信号選択回路によって選択された取込エッジにより前記第１、第２のデータ取込回路の出力を取込み、前記内部データ信号を確定させるデータ保持回路とを含み、
前記内部データ信号に応じて動作する内部回路をさらに備える、半導体装置。 - 前記信号選択回路は、
前記ハイデータ取込信号のエッジが入力されたことを示す第１の情報を保持する第１の保持回路と、
前記ローデータ取込信号のエッジが入力されたことを示す第２の情報を保持する第２の保持回路と、
前記第１の保持回路が前記第１の情報を保持しており、かつ、前記第２の保持回路が前記第２の情報を保持しているときに、前記データ取込エッジを出力するエッジ出力回路と、
前記エッジ出力回路の出力に応じて、前記第１、第２の保持回路を初期状態にリセットするパルス発生回路とを有する、請求項１に記載の半導体装置。 - 前記データ入力回路は、
前記第１のストローブ信号を受けて、第１の内部取込信号および前記第１の内部取込信号と相補な第１の相補内部取込信号を出力する第１の信号発生回路と、
前記第２のストローブ信号を受けて、第２の内部取込信号および前記第２の内部取込信号と相補な第２の相補内部取込信号を出力する第２の信号発生回路と、
前記第１の取込制御回路は、前記第１の内部取込信号の立上りエッジおよび前記第２の内部取込信号の立上りエッジにおいて前記ハイデータ取込信号を出力し、
前記第２の取込制御回路は、前記第１の相補内部取込信号の立上りエッジおよび前記第２の相補内部取込信号の立上りエッジにおいて前記ローデータ取込信号を出力する、請求項１に記載の半導体装置。 - 前記第１の取込制御回路は、
前記第１の内部取込信号の立上りエッジに応じてパルスを発生する第１のパルス発生回路と、
前記第２の内部取込信号の立上りエッジに応じてパルスを発生する第２のパルス発生回路と、
前記第１、第２のパルス発生回路の出力に応じて前記第１、第２のストローブ信号の立上りエッジに応じたパルスを出力するパルス合成回路とを含む、請求項３に記載の半導体装置。 - 前記データ入力回路は、
前記データ信号を受けて中間データ信号と前記中間データ信号と相補な相補中間データ信号とを出力する相補データ発生回路をさらに含み、
前記第１のデータ取込回路は、前記中間データ信号を入力に受け、
前記第２のデータ取込回路は、前記相補中間データ信号を入力に受ける、請求項１に記載の半導体装置。 - 前記相補データ発生回路は、
参照電位を負入力ノードに受け、前記データ信号を正入力ノードに受けて前記中間データ信号を発生する第１の差動増幅回路と、
前記参照電位を正入力ノードに受け、前記データ信号を負入力ノードに受けて前記相補中間データ信号を発生する第２の差動増幅回路とを有する、請求項５に記載の半導体装置。 - 前記相補データ発生回路は、
前記データ信号を参照電位と比較して前記中間データ信号および前記相補中間データ信号を出力する差動増幅回路を有する、請求項５に記載の半導体装置。 - 前記第１の端子は、第１の電源電位に抵抗を介して固定される外部データバスに接続され、
前記内部回路の出力に応じて前記第１の端子を前記第１の電源電位と異なる第２の電源電位に結合させるトランジスタをさらに備える、請求項１に記載の半導体装置。 - 外部から与えられるデータ信号を受ける第１の端子と、
前記データ信号に同期して前記データ信号の取込み時刻の基準として外部から与えられる第１のストローブ信号を受ける第２の端子と、
前記第１のストローブ信号と相補な第２のストローブ信号を外部から受ける第３の端子と、
信号波形が表わす論理値が遷移する部分をエッジと称するとき、前記第１、第２のストローブ信号の立上りエッジまたは立下りエッジから、前記データ信号のレベルに応じてデータ取込エッジを選択し、前記データ取込エッジを基準に前記データ信号を取込み、内部データ信号を出力するデータ入力回路とを備え、
前記データ入力回路は、前記データ信号のレベルがハイレベルの場合には、前記第１、第２のストローブ信号のうちの立上りエッジで前記取込み時刻を示す信号に応じて前記データ信号を取込み、前記データ信号のレベルがローレベルの場合には、前記第１、第２のストローブ信号のうち立下りエッジで前記取込み時刻を示す信号に応じて前記データ信号を取込む、半導体装置。 - 前記データ入力回路は、
前記第１のストローブ信号の立上りエッジおよび前記第２のストローブ信号の立上りエッジに応じて前記データ信号のハイデータを取込む第１のデータ取込回路と、
前記第１のストローブ信号の立下りエッジおよび前記第２のストローブ信号の立下りエッジに応じて前記データ信号のローデータを取込む第２のデータ取込回路と、
前記第１、第２のデータ取込回路の出力を取込み、前記内部データ信号を確定させるデータ保持回路とをさらに含む、請求項９に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125945A JP4683690B2 (ja) | 1999-11-05 | 2000-04-26 | 半導体装置 |
| US09/704,048 US6317369B1 (en) | 1999-11-05 | 2000-11-02 | Semiconductor device allowing higher speed data transmission to and from external unit |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-315357 | 1999-11-05 | ||
| JP31535799 | 1999-11-05 | ||
| JP2000125945A JP4683690B2 (ja) | 1999-11-05 | 2000-04-26 | 半導体装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001195884A JP2001195884A (ja) | 2001-07-19 |
| JP2001195884A5 JP2001195884A5 (ja) | 2007-05-17 |
| JP4683690B2 true JP4683690B2 (ja) | 2011-05-18 |
Family
ID=26568272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000125945A Expired - Fee Related JP4683690B2 (ja) | 1999-11-05 | 2000-04-26 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6317369B1 (ja) |
| JP (1) | JP4683690B2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI228259B (en) * | 2000-05-22 | 2005-02-21 | Samsung Electronics Co Ltd | Method and circuit for inputting and outputting data, and system using semiconductor memory device including the same |
| JP2002313079A (ja) * | 2001-04-18 | 2002-10-25 | Seiko Epson Corp | 半導体メモリ装置の電源ノイズの抑制化 |
| WO2002099810A1 (fr) * | 2001-05-30 | 2002-12-12 | Hitachi, Ltd. | Dispositif semi-conducteur |
| US6633178B2 (en) * | 2001-09-28 | 2003-10-14 | Intel Corporation | Apparatus and method for power efficient line driver |
| US6556457B1 (en) | 2002-01-03 | 2003-04-29 | Kokusan Denki Co., Ltd. | Method of controlling inverter power generation apparatus |
| KR100496857B1 (ko) * | 2002-05-17 | 2005-06-22 | 삼성전자주식회사 | 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법 |
| US6819599B2 (en) * | 2002-08-01 | 2004-11-16 | Micron Technology, Inc. | Programmable DQS preamble |
| JP4030409B2 (ja) * | 2002-10-31 | 2008-01-09 | 株式会社ルネサステクノロジ | レベル判定回路 |
| US7076677B2 (en) * | 2002-12-30 | 2006-07-11 | Intel Corporation | Same edge strobing for source synchronous bus systems |
| KR100626375B1 (ko) | 2003-07-21 | 2006-09-20 | 삼성전자주식회사 | 고주파로 동작하는 반도체 메모리 장치 및 모듈 |
| JP2005092783A (ja) | 2003-09-19 | 2005-04-07 | Rohm Co Ltd | 電源装置およびそれを備える電子機器 |
| US7178048B2 (en) * | 2003-12-23 | 2007-02-13 | Hewlett-Packard Development Company, L.P. | System and method for signal synchronization based on plural clock signals |
| JP4419067B2 (ja) * | 2004-07-26 | 2010-02-24 | 株式会社日立製作所 | ディジタルインターフェースを有する半導体装置、メモリ素子及びメモリモジュール |
| US7366942B2 (en) * | 2004-08-12 | 2008-04-29 | Micron Technology, Inc. | Method and apparatus for high-speed input sampling |
| JP4661134B2 (ja) * | 2004-08-25 | 2011-03-30 | 富士ゼロックス株式会社 | メモリ制御方法および装置 |
| US7312637B2 (en) * | 2004-08-30 | 2007-12-25 | Thunder Creative Technologies, Inc. | Enhanced timing margin memory interface |
| KR100668829B1 (ko) * | 2004-10-12 | 2007-01-16 | 주식회사 하이닉스반도체 | 메모리 장치용 데이타 출력 제어 회로 |
| DE102005019041B4 (de) * | 2005-04-23 | 2009-04-16 | Qimonda Ag | Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten |
| JP5157194B2 (ja) * | 2006-02-28 | 2013-03-06 | 富士通セミコンダクター株式会社 | データ取込み回路、データ取込みシステム、およびデータ取込み回路の制御方法 |
| KR100884604B1 (ko) * | 2007-09-04 | 2009-02-19 | 주식회사 하이닉스반도체 | 충분한 내부 동작 마진을 확보하기 위한 반도체 메모리장치 및 그 방법 |
| US7889579B2 (en) * | 2008-01-28 | 2011-02-15 | Promos Technologies Pte. Ltd. | Using differential data strobes in non-differential mode to enhance data capture window |
| US7983362B2 (en) * | 2008-04-10 | 2011-07-19 | GlobalFoundries, Inc. | Programmable data sampling receiver for digital data signals |
| US7652937B2 (en) * | 2008-04-10 | 2010-01-26 | Advanced Micro Devices, Inc. | Programmable linear receiver for digital data clock signals |
| US7961007B2 (en) * | 2009-04-30 | 2011-06-14 | Apple Inc. | Receiver to match delay for single ended and differential signals |
| JP2011041140A (ja) * | 2009-08-17 | 2011-02-24 | Panasonic Corp | データ受信回路 |
| KR101079209B1 (ko) * | 2010-04-28 | 2011-11-03 | 주식회사 하이닉스반도체 | 반도체 시스템의 데이터 송수신 장치 및 방법 |
| JP5566941B2 (ja) * | 2011-03-31 | 2014-08-06 | 株式会社東芝 | 入力回路 |
| US8432185B2 (en) | 2011-05-25 | 2013-04-30 | Apple Inc. | Receiver circuits for differential and single-ended signals |
| US8410814B2 (en) | 2011-06-16 | 2013-04-02 | Apple Inc. | Receiver circuits for differential and single-ended signals |
| US8638622B2 (en) | 2011-07-06 | 2014-01-28 | Arm Limited | Apparatus and method for receiving a differential data strobe signal |
| US8630131B1 (en) * | 2012-07-30 | 2014-01-14 | Altera Corporation | Data strobe enable circuitry |
| US9257164B2 (en) * | 2013-03-14 | 2016-02-09 | Altera Corporation | Circuits and methods for DQS autogating |
| US9203405B2 (en) * | 2013-12-10 | 2015-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low-power internal clock gated cell and method |
| US10347316B2 (en) | 2017-08-04 | 2019-07-09 | Micron Technology, Inc. | Input buffer circuit |
| US10332575B2 (en) * | 2017-11-29 | 2019-06-25 | Micron Technology, Inc. | Signal training for prevention of metastability due to clocking indeterminacy |
| CN108647171B (zh) * | 2018-05-25 | 2024-02-13 | 深圳市度信科技有限公司 | 一种信号斜率控制***和方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148656A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | メモリシステム |
| WO2002099810A1 (fr) * | 2001-05-30 | 2002-12-12 | Hitachi, Ltd. | Dispositif semi-conducteur |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3979690B2 (ja) | 1996-12-27 | 2007-09-19 | 富士通株式会社 | 半導体記憶装置システム及び半導体記憶装置 |
| JP4075140B2 (ja) * | 1998-06-25 | 2008-04-16 | 富士通株式会社 | 電子装置及び半導体記憶装置 |
| KR100303775B1 (ko) * | 1998-10-28 | 2001-09-24 | 박종섭 | 디디알 에스디램에서 데이터스트로브신호를 제어하기 위한 방법및 장치 |
| JP4187346B2 (ja) * | 1999-03-31 | 2008-11-26 | 富士通マイクロエレクトロニクス株式会社 | 同期型半導体記憶装置 |
-
2000
- 2000-04-26 JP JP2000125945A patent/JP4683690B2/ja not_active Expired - Fee Related
- 2000-11-02 US US09/704,048 patent/US6317369B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000148656A (ja) * | 1998-11-09 | 2000-05-30 | Mitsubishi Electric Corp | メモリシステム |
| WO2002099810A1 (fr) * | 2001-05-30 | 2002-12-12 | Hitachi, Ltd. | Dispositif semi-conducteur |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001195884A (ja) | 2001-07-19 |
| US6317369B1 (en) | 2001-11-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4683690B2 (ja) | 半導体装置 | |
| US6339552B1 (en) | Semiconductor device | |
| US6445642B2 (en) | Synchronous double data rate DRAM | |
| US8325537B2 (en) | Mode register output circuit | |
| US6570800B2 (en) | High speed clock synchronous semiconductor memory in which the column address strobe signal is varied in accordance with a clock signal | |
| US7230864B2 (en) | Circuit for generating data strobe signal of semiconductor memory device | |
| US11211103B1 (en) | Burst clock control based on partial command decoding in a memory device | |
| US6166993A (en) | Synchronous semiconductor memory device | |
| US7304898B2 (en) | Semiconductor memory device | |
| CN110574110B (zh) | 动态终止边缘控制 | |
| US7254090B2 (en) | Semiconductor memory device | |
| US6671788B2 (en) | Synchronous semiconductor memory device having a burst mode for improving efficiency of using the data bus | |
| CN113223575A (zh) | 高速电平移位器 | |
| US6407962B1 (en) | Memory module having data switcher in high speed memory device | |
| US7492661B2 (en) | Command generating circuit and semiconductor memory device having the same | |
| US10832759B2 (en) | Half-width, double pumped data path | |
| JP4216778B2 (ja) | 半導体装置 | |
| JP2000011650A (ja) | 半導体メモリ及びこれを備えた半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070328 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070328 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100415 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110201 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110208 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |