JP4817348B2 - 半導体メモリ装置で用いられる遅延固定ループ - Google Patents
半導体メモリ装置で用いられる遅延固定ループ Download PDFInfo
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Description
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ装置に関し、特に、少ないジッタを有する半導体メモリ装置で用いられる遅延固定ループに関する。
【０００２】
【従来の技術】
半導体メモリ装置の高速動作達成のために、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発されてきた。ＳＤＲＡＭは、外部クロック信号に同期されて動作するメモリ装置であって、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭとＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭなどがある。
【０００３】
一般に、データが外部クロック信号に同期されて出力される時、外部クロック信号と出力データとの間にスキュー（ｓｋｅｗ：ゆがみ）が発生する。ＳＤＲＡＭでは、外部クロック信号と出力データ、または外部クロック信号と内部クロック信号との間のスキューを補償するために、遅延固定ループ（ＤＬＬ： Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられる。
【０００４】
図１は、従来の遅延固定ループを示すブロック図である。図１を参照すると、従来の遅延固定ループは、クロックバッファ１００、遅延モニター１１０、位相検出器１２０、シフトレジスタ１３０、及びディジタル遅延ライン１４０からなる。
【０００５】
クロックバッファ１００は、外部クロックＥＸＴ＿ＣＬＫを受信して内部クロックＣＬＫ＿ＩＮを生成し、遅延モニター１１０は、遅延固定ループの出力、すなわち遅延固定ループクロックＤＬＬ＿ＣＬＫを受信して内部クロックＣＬＫ＿ＩＮの遅延量を決定するためのモデリング動作を行う。この場合、遅延モニター１１０の出力は、位相検出器１２０にフィードバックされる。
【０００６】
位相検出器１２０は、内部クロックＣＬＫ＿ＩＮと遅延モニター１１０の出力との間の位相差を比較して、制御信号としてシフトレフト（ｓｈｉｆｔ ｌｅｆｔ）信号ＳＨＦ＿Ｌとシフトライト（ｓｈｉｆｔ ｒｉｇｈｔ）信号ＳＨＦ＿Ｒを生成する。
【０００７】
シフトレジスタ１３０は、シフトレフト信号ＳＨＦ＿Ｌ及びシフトライト信号ＳＨＦ＿Ｒに応答して遅延量の増加及び減少を制御し、ディジタル遅延ライン１４０は、シフトレジスタ１３０の出力に応じて内部クロックＣＬＫ＿ＩＮを遅延させて遅延固定ループクロックＤＬＬ＿ＣＬＫを生成する。
【０００８】
図２は、３個の単位遅延からなるディジタル遅延ラインの例を示す図面である。ここで、図面符号２３０から２３２までは単位遅延を示す。
【０００９】
図２を参照すると、ディジタル遅延ライン１４０は、第１乃至第３シフト制御信号ＳＬ１〜ＳＬ３に応答して内部クロックＣＬＫ＿ＩＮを伝達するための制御部２００、制御部２００の制御下に時間遅延動作を行うための遅延部２１０、及び遅延部２１０の出力が入力され遅延固定ループクロックＤＬＬ＿ＣＬＫを生成するための出力部２２０からなる。
【００１０】
第１シフト制御信号ＳＬ１のみがロジックハイである場合、ディジタル遅延ライン１４０は、第１単位遅延２３０を介して内部クロックＣＬＫ＿ＩＮを遅延させることによって、遅延固定ループクロックＤＬＬ＿ＣＬＫを生成する。遅延固定ループクロックＤＬＬ＿ＣＬＫは、遅延モデル１１０を介して位相検出器１２０に伝達され、位相検出器１２０は、遅延固定ループクロックＤＬＬ＿ＣＬＫと内部クロックＣＬＫ＿ＩＮとの間の位相差を比較する。
【００１１】
比較結果、内部クロックＣＬＫ＿ＩＮをさらに遅延させるべきであれば、位相検出器１２０は、シフトライト信号ＳＨＦ＿Ｒを活性化させる。従って、第１及び第２シフト制御信号ＳＬ１とＳＬ２は、各々ロジックロー及びロジックハイとなって、ロジックハイが右側方向に移動することとなる。
【００１２】
次いで、ディジタル遅延ライン１４０は、２個の単位遅延２３０、２３１により内部クロックＣＬＫ＿ＩＮを遅延させることによって、遅延固定ループクロックＤＬＬ＿ＣＬＫを生成する。遅延固定ループクロックＤＬＬ＿ＣＬＫは、遅延モニター１１０を介して位相検出器１２０に再びフィードバックされる。
【００１３】
一方、内部クロックＣＬＫ＿ＩＮの遅延を減少させるべきであれば、位相検出器１２０は、シフトレフト信号ＳＨＦ＿Ｌを活性化させて、ロジックハイを左側方向に移動させる。
【００１４】
しかし、従来のディジタル遅延ライン１４０を含む各単位遅延は、２個のＮＡＮＤゲートにより具現されるため、従来の遅延固定ループは、数ピコ秒（ｐｉｃｏ ｓｅｃｏｎｄ）の大きいジッタを有する。したがって、半導体メモリ装置の動作速度が増加するほど、さらに少ないジッタを有する遅延固定ループが要求されている。
【００１５】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体メモリ装置で用いられる遅延固定ループにおける問題点に鑑みてなされたものであって、少ないジッタを有する遅延固定ループを提供することにその目的がある。
【００１６】
【課題を解決するための手段】
上記のような目的を達成するためになされた本発明による半導体メモリ装置で用いられる遅延固定ループは、第１シフトライト信号と第１シフトレフト信号とに応答して各々内部クロックの遅延量の増加及び減少を制御するための第１シフトレジスタと、各々第１遅延量を有する複数の第１単位遅延からなり、前記第１シフトレジスタから出力される複数のシフト制御信号に応じて前記内部クロックを遅延させる第１遅延ラインと、前記第１シフトレジスタから出力される全てのシフト制御信号がロジックハイの状態において、第１シフトライト信号が入力された時に出力された第２シフトライト信号と、前記第１シフトレジスタから出力される全てのシフト制御信号がロジックローの状態において、第１シフトレフト信号が入力された時に出力された第２シフトレフト信号、に応答して前記第１遅延ラインの出力信号に対する遅延量の増加及び減少を制御する第２シフトレジスタと、各々前記第１遅延量より大きい第２遅延量を有する多数の第２単位遅延からなり、前記第２シフトレジスタの出力に応答して前記第１遅延ラインの出力を所定遅延量だけ遅延させるための第２遅延ラインと、を含み、前記第１遅延ラインは、内部クロックを反転させるための第１インバータ、内部クロックの遅延量制御のための複数の第１単位遅延、及び第１インバータの出力を反転させるための第２インバータからなり、前記複数の第１単位遅延の各々は、第１インバータの出力端と接地端ＧＮＤ間に直列的に接続されたキャパシタとＮＭＯＳトランジスタからなり、 前記ＮＭＯＳトランジスタのゲートには、前記シフト制御信号が入力され、前記ＮＭＯＳトランジスタは、前記シフト制御信号に応答してスイッチング動作を行なう、ことを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明にかかる半導体メモリ装置で用いられる遅延固定ループの実施の形態の具体例を図面を参照しながら説明する。
【００１８】
図３は、本発明にかかる遅延固定ループを示すブロック図である。
【００１９】
図３を参照すると、本発明にかかる遅延固定ループは、クロックバッファ３００、遅延モニター３１０、位相検出器３２０、第１シフトレジスタ３３０、第１遅延ライン３４０、第２シフトレジスタ３５０、及び第２シフトレジスタ３６０からなる。
【００２０】
クロックバッファ３００は、外部クロックＥＸＴ＿ＣＬＫを入力されて内部クロックＥＸＴ＿ＩＮを生成する。遅延モニター３１０は、遅延固定ループの出力、すなわち遅延固定ループクロックＣＬＫ＿ＩＮが入力されて内部クロックＣＬＫ＿ＩＮの遅延量を決定するためのモデリング動作を行い、遅延モニター３１０の出力は、位相検出器３２０にフィードバックされる。
【００２１】
位相検出器３２０は、内部クロックＣＬＫ＿ＩＮと遅延モニター３１０の出力との間の位相差を比較して第１シフトレフト信号ＳＨＦ＿Ｌ１と、第１シフトライト信号ＳＨＦ＿Ｒ１とを生成する。
【００２２】
第１シフトレジスタ３３０は、第１シフトレフト信号ＳＨＦ＿Ｌ１と第１シフトライト信号ＳＨＦ＿Ｒ１とに応答して内部クロックＣＬＫ＿ＩＮの遅延量の増加及び減少を制御する。
【００２３】
第１遅延ライン３４０は、第１シフトレジスタ３３０の出力に応じて内部クロックＣＬＫ＿ＩＮを遅延する。この場合、第１遅延ライン３４０は、少ない遅延量を有する多数の単位遅延からなる。
【００２４】
第２シフトレジスタ３５０は、第１シフトレジスタ３３０から出力される第２シフトライト信号ＳＨＦ＿Ｌ２と第２シフトライト信号ＳＨＦ＿Ｒ２に応答して第１遅延ライン３４０の出力に対する遅延量の増加と減少を制御する。
【００２５】
第２遅延ライン３６０は、第２シフトレジスタ３５０の出力に応答して所定の遅延量だけ第１遅延ライン３４０の出力を遅延させる。この場合、第２遅延ライン３６０は、第１遅延ライン３４０より大きい遅延量を有する多数の単位遅延からなる。
【００２６】
図４は、本発明にかかる遅延固定ループの第１遅延ライン３４０と第２遅延ライン３６０とを示す回路図である。
【００２７】
図４を参照すると、第１遅延ライン３４０は、第１乃至第３シフト制御信号ＦＳＬ１、ＦＳＬ２、ＦＳＬ３に応答して内部クロックＣＬＫ＿ＩＮの遅延量を制御し、第２遅延ライン３６０は、第４乃至第６シフト信号ＣＳＬ１〜ＣＳＬ３に応答して第１遅延ライン３４０の出力に対する遅延量を制御する。
【００２８】
第１遅延ライン３４０は、内部クロックＣＬＫ＿ＩＮを反転させるための第１インバータ３４１、内部クロックＣＬＫ＿ＩＮの遅延量制御のための多数の第１単位遅延３４２乃至３４４、及び第１インバータ３４１の出力を反転させるための第２インバータ３４８からなる。
【００２９】
第１単位遅延３４２乃至３４４の各々は、第１インバータ３４１の出力端と接地端ＧＮＤ間に直列的に接続されたキャパシタとＮＭＯＳトランジスタとにより具現される。また、各ＮＭＯＳトランジスタ３４５、３４６、３４７のゲートには、第１乃至第３シフト制御信号ＦＳＬ１、ＦＳＬ２、ＦＳＬ３が入力される。
【００３０】
各ＮＭＯＳトランジスタ３４５乃至３４７は、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３に応答してスイッチング動作を行い、各キャパシタＣ１乃至Ｃ３のキャパシタンスは、第２遅延ライン３６０に伝達されて内部クロックＣＬＫ＿ＩＮが比較的少ない遅延量で遅延される。
【００３１】
第１シフト制御信号ＦＳＬ１がロジックハイであり、第２及び第３シフト制御信号ＦＳＬ２とＦＳＬ３とがロジックローであれば、ＮＭＯＳトランジスタ３４５のみがターンオンされる。従って、内部クロックＣＬＫ＿ＩＮの遅延量は、キャパシタＣ１のキャパシタンスだけ増加される。
【００３２】
第２遅延ライン３６０は、多数のＮＡＮＤゲート３６１、３６２、３６３と多数の第２単位遅延３６４、３６５、３６６と、ＮＡＮＤゲート３７３とからなる。
【００３３】
ＮＡＮＤゲート３６１、３６２、３６３は、第１遅延ライン３４０の出力ＣＬＫ＿ＩＮ＿Ｄと第３乃至第６シフト制御信号ＣＳＬ１、ＣＳＬ２、ＣＳＬ３とを否定論理積する。各ＮＡＮＤゲート３６１、３６２、３６３の出力は、第２単位遅延３６４、３６５、３６６に各々入力される。
【００３４】
第２単位遅延３６４、３６５、３６６の各々は、例えば、ＮＡＮＤゲート３６２の出力と単位遅延３６６の出力を否定論理積する第１ＮＡＮＤゲート３７０と、電源電圧ＶＣＣと第１ＮＡＮＤゲート３７０の出力とを否定論理積する第２ＮＡＮＤゲート３６９とから構成される。
【００３５】
出力端に用いられるＮＡＮＤゲート３７３は、第２単位遅延３６４乃至３６６の中、最終段の単位遅延３６４の出力と電源電圧ＶＣＣとを否定論理積することによって遅延固定ループクロックＤＬＬ＿ＣＬＫを生成する。
【００３６】
図５乃至７は、遅延固定ループのシフトライト動作を説明するための回路図である。ここで、τＦＤは、第１単位遅延の各遅延量を示し、τＣＤは、第２単位遅延の各遅延量を示す。この場合、τＦＤはτＣＤより小さい値を有する。便宜上、τＣＤが４τＦＤと同一であると仮定する。
【００３７】
図５を参照すると、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３が、各々がロジックハイ、ロジックハイ及びロジックローであり、第４乃至第６シフト制御信号ＣＳＬ１乃至ＣＳＬ３が、各々がロジックロー、ロジックハイ及びロジックローである場合、内部クロックＣＬＫ＿ＩＮは、第１遅延ライン３４０の二つの単位遅延３４２、３４３及び第２遅延ライン３６０の二つの単位遅延３６４、３６５を介して遅延される。従って、総遅延量は、（２τＦＤ＋２τＣＤ）となる。
【００３８】
図６を参照すると、位相検出器３２０がシフトライト信号ＳＦＨ＿Ｒを生成する場合、第１乃至第３シフト制御信号であるＦＳＬ１、ＦＳＬ２、ＦＳＬ３は、全部ロジックハイとなって、総遅延量は、［（２τＦＤ＋２τＣＤ）＋τＦＤ］となる。
【００３９】
図７を参照すると、位相検出器３２０が再びシフトライト信号ＳＨＦ＿Ｒを生成する場合、第１遅延ライン３４０には、遅延量を増加させるための単位遅延が存在しなくなる。したがって、第６シフト制御信号ＣＳＬ３がロジックハイである場合、第１乃至第５シフト制御信号ＦＳＬ１乃至ＦＳＬ３、ＣＳＬ１、ＣＳＬ２は、全部ロジックローとなる。従って、内部クロックＣＬＫ＿ＩＮは、３τＣＤ、すなわち、［（３τＦＤ＋２τＣＤ）＋τＦＤ］となる。
【００４０】
図８乃至１０は、遅延固定ループのシフトレフト動作を説明するための回路図である。
【００４１】
図８を参照すると、第１と第５シフト制御信号ＦＳＬ１、ＣＳＬ２のみがロジックハイである場合、内部クロックＣＬＫ＿ＩＮは、第１遅延ライン３４０の一つの単位遅延３４２と第２遅延ライン３６０の二つの単位遅延３６５、３６４を介して遅延される。従って、総遅延量は、（τＦＤ＋τＣＤ）となる。
【００４２】
図９を参照すると、位相検出器３２０がシフトレフト信号ＳＨＦ＿Ｌを生成する場合、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３は、ロジックローとなる。従って、総遅延量は、２τＣＤ、すなわち、［（τＦＤ＋２τＣＤ）−τＦＤ］となる。
【００４３】
図１０を参照すると、位相検出器３２０が再びシフトレフト信号ＳＨＦ＿Ｌを生成すれば、第１遅延ライン３４０には、遅延量を減少するための単位遅延がそれ以上存在しなくなって、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３は、ロジックハイとなる。従って、内部クロックＣＬＫ＿ＩＮは、（３τＦＤ＋τＣＤ）、すなわち、（２τＣＤ−τＦＤ）だけ遅延される。
【００４４】
上述の説明から分かるように、増加されるか、または減少された遅延量は、いかなる場合にも常にτＦＤとなる。また、最小単位遅延τＦＤは、第１単位遅延を構成するキャパシタのキャパシタンスに依存するために、第１遅延ライン３４０内のキャパシタ及び単位遅延の個数を適切に調節して設計することによって低電圧でも所望の単位遅延を得ることができる。
【００４５】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００４６】
【発明の効果】
上記で説明したように、遅延ラインで増加されるか、または減少された遅延量は、いかなる場合にも常にτＦＤとなる。付加的に、最小のユニット遅延τＦＤは、第１ユニット遅延にあるキャパシタのキャパシタンスに依存するために、第１遅延ライン３４０にあるユニット遅延の数とキャパシタとを適切にデザインすることによってロー電力電圧においても所望のユニット遅延を得ることができる。
【図面の簡単な説明】
【図１】従来の遅延固定ループを示すブロック図である。
【図２】従来の３個の単位遅延を有するディジタル遅延ラインの例を示す図面である。
【図３】本発明にかかる半導体メモリ装置で用いられる遅延固定ループを示すブロック図である。
【図４】図３に示した第１遅延ライン及び第２遅延ラインを示す回路図である。
【図５】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトライト動作を説明するための回路図である。
【図６】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトライト動作を説明するための回路図である。
【図７】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトライト動作を説明するための回路図である。
【図８】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトレフト動作を説明するための回路図である。
【図９】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトレフト動作を説明するための回路図である。
【図１０】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトレフト動作を説明するための回路図である。
【符号の説明】
３００ クロックバッファ
３１０ 遅延モニター
３２０ 位相検出器
３３０ 第１シフトレジスタ
３４０ 第１遅延ライン
３４１ 第１インバータ
３４２、３４３、３４４ 第１単位遅延
３４５、３４６、３４７ ＮＭＯＳトランジスタ
３４８ 第２インバータ
３５０ 第２シフトレジスタ
３６０ 第２遅延ライン
３６１、３６２、３６３ ＮＡＮＤゲート
３６４、３６５、３６６ 第２単位遅延
３６７、３６８、３６９、３７０、３７１、３７２、３７３ ＮＡＮＤゲート
【発明が属する技術分野】
本発明は、半導体メモリ装置に関し、特に、少ないジッタを有する半導体メモリ装置で用いられる遅延固定ループに関する。
【０００２】
【従来の技術】
半導体メモリ装置の高速動作達成のために、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開発されてきた。ＳＤＲＡＭは、外部クロック信号に同期されて動作するメモリ装置であって、ＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭとＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）ＳＤＲＡＭなどがある。
【０００３】
一般に、データが外部クロック信号に同期されて出力される時、外部クロック信号と出力データとの間にスキュー（ｓｋｅｗ：ゆがみ）が発生する。ＳＤＲＡＭでは、外部クロック信号と出力データ、または外部クロック信号と内部クロック信号との間のスキューを補償するために、遅延固定ループ（ＤＬＬ： Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられる。
【０００４】
図１は、従来の遅延固定ループを示すブロック図である。図１を参照すると、従来の遅延固定ループは、クロックバッファ１００、遅延モニター１１０、位相検出器１２０、シフトレジスタ１３０、及びディジタル遅延ライン１４０からなる。
【０００５】
クロックバッファ１００は、外部クロックＥＸＴ＿ＣＬＫを受信して内部クロックＣＬＫ＿ＩＮを生成し、遅延モニター１１０は、遅延固定ループの出力、すなわち遅延固定ループクロックＤＬＬ＿ＣＬＫを受信して内部クロックＣＬＫ＿ＩＮの遅延量を決定するためのモデリング動作を行う。この場合、遅延モニター１１０の出力は、位相検出器１２０にフィードバックされる。
【０００６】
位相検出器１２０は、内部クロックＣＬＫ＿ＩＮと遅延モニター１１０の出力との間の位相差を比較して、制御信号としてシフトレフト（ｓｈｉｆｔ ｌｅｆｔ）信号ＳＨＦ＿Ｌとシフトライト（ｓｈｉｆｔ ｒｉｇｈｔ）信号ＳＨＦ＿Ｒを生成する。
【０００７】
シフトレジスタ１３０は、シフトレフト信号ＳＨＦ＿Ｌ及びシフトライト信号ＳＨＦ＿Ｒに応答して遅延量の増加及び減少を制御し、ディジタル遅延ライン１４０は、シフトレジスタ１３０の出力に応じて内部クロックＣＬＫ＿ＩＮを遅延させて遅延固定ループクロックＤＬＬ＿ＣＬＫを生成する。
【０００８】
図２は、３個の単位遅延からなるディジタル遅延ラインの例を示す図面である。ここで、図面符号２３０から２３２までは単位遅延を示す。
【０００９】
図２を参照すると、ディジタル遅延ライン１４０は、第１乃至第３シフト制御信号ＳＬ１〜ＳＬ３に応答して内部クロックＣＬＫ＿ＩＮを伝達するための制御部２００、制御部２００の制御下に時間遅延動作を行うための遅延部２１０、及び遅延部２１０の出力が入力され遅延固定ループクロックＤＬＬ＿ＣＬＫを生成するための出力部２２０からなる。
【００１０】
第１シフト制御信号ＳＬ１のみがロジックハイである場合、ディジタル遅延ライン１４０は、第１単位遅延２３０を介して内部クロックＣＬＫ＿ＩＮを遅延させることによって、遅延固定ループクロックＤＬＬ＿ＣＬＫを生成する。遅延固定ループクロックＤＬＬ＿ＣＬＫは、遅延モデル１１０を介して位相検出器１２０に伝達され、位相検出器１２０は、遅延固定ループクロックＤＬＬ＿ＣＬＫと内部クロックＣＬＫ＿ＩＮとの間の位相差を比較する。
【００１１】
比較結果、内部クロックＣＬＫ＿ＩＮをさらに遅延させるべきであれば、位相検出器１２０は、シフトライト信号ＳＨＦ＿Ｒを活性化させる。従って、第１及び第２シフト制御信号ＳＬ１とＳＬ２は、各々ロジックロー及びロジックハイとなって、ロジックハイが右側方向に移動することとなる。
【００１２】
次いで、ディジタル遅延ライン１４０は、２個の単位遅延２３０、２３１により内部クロックＣＬＫ＿ＩＮを遅延させることによって、遅延固定ループクロックＤＬＬ＿ＣＬＫを生成する。遅延固定ループクロックＤＬＬ＿ＣＬＫは、遅延モニター１１０を介して位相検出器１２０に再びフィードバックされる。
【００１３】
一方、内部クロックＣＬＫ＿ＩＮの遅延を減少させるべきであれば、位相検出器１２０は、シフトレフト信号ＳＨＦ＿Ｌを活性化させて、ロジックハイを左側方向に移動させる。
【００１４】
しかし、従来のディジタル遅延ライン１４０を含む各単位遅延は、２個のＮＡＮＤゲートにより具現されるため、従来の遅延固定ループは、数ピコ秒（ｐｉｃｏ ｓｅｃｏｎｄ）の大きいジッタを有する。したがって、半導体メモリ装置の動作速度が増加するほど、さらに少ないジッタを有する遅延固定ループが要求されている。
【００１５】
【発明が解決しようとする課題】
そこで、本発明は上記従来の半導体メモリ装置で用いられる遅延固定ループにおける問題点に鑑みてなされたものであって、少ないジッタを有する遅延固定ループを提供することにその目的がある。
【００１６】
【課題を解決するための手段】
上記のような目的を達成するためになされた本発明による半導体メモリ装置で用いられる遅延固定ループは、第１シフトライト信号と第１シフトレフト信号とに応答して各々内部クロックの遅延量の増加及び減少を制御するための第１シフトレジスタと、各々第１遅延量を有する複数の第１単位遅延からなり、前記第１シフトレジスタから出力される複数のシフト制御信号に応じて前記内部クロックを遅延させる第１遅延ラインと、前記第１シフトレジスタから出力される全てのシフト制御信号がロジックハイの状態において、第１シフトライト信号が入力された時に出力された第２シフトライト信号と、前記第１シフトレジスタから出力される全てのシフト制御信号がロジックローの状態において、第１シフトレフト信号が入力された時に出力された第２シフトレフト信号、に応答して前記第１遅延ラインの出力信号に対する遅延量の増加及び減少を制御する第２シフトレジスタと、各々前記第１遅延量より大きい第２遅延量を有する多数の第２単位遅延からなり、前記第２シフトレジスタの出力に応答して前記第１遅延ラインの出力を所定遅延量だけ遅延させるための第２遅延ラインと、を含み、前記第１遅延ラインは、内部クロックを反転させるための第１インバータ、内部クロックの遅延量制御のための複数の第１単位遅延、及び第１インバータの出力を反転させるための第２インバータからなり、前記複数の第１単位遅延の各々は、第１インバータの出力端と接地端ＧＮＤ間に直列的に接続されたキャパシタとＮＭＯＳトランジスタからなり、 前記ＮＭＯＳトランジスタのゲートには、前記シフト制御信号が入力され、前記ＮＭＯＳトランジスタは、前記シフト制御信号に応答してスイッチング動作を行なう、ことを特徴とする。
【００１７】
【発明の実施の形態】
次に、本発明にかかる半導体メモリ装置で用いられる遅延固定ループの実施の形態の具体例を図面を参照しながら説明する。
【００１８】
図３は、本発明にかかる遅延固定ループを示すブロック図である。
【００１９】
図３を参照すると、本発明にかかる遅延固定ループは、クロックバッファ３００、遅延モニター３１０、位相検出器３２０、第１シフトレジスタ３３０、第１遅延ライン３４０、第２シフトレジスタ３５０、及び第２シフトレジスタ３６０からなる。
【００２０】
クロックバッファ３００は、外部クロックＥＸＴ＿ＣＬＫを入力されて内部クロックＥＸＴ＿ＩＮを生成する。遅延モニター３１０は、遅延固定ループの出力、すなわち遅延固定ループクロックＣＬＫ＿ＩＮが入力されて内部クロックＣＬＫ＿ＩＮの遅延量を決定するためのモデリング動作を行い、遅延モニター３１０の出力は、位相検出器３２０にフィードバックされる。
【００２１】
位相検出器３２０は、内部クロックＣＬＫ＿ＩＮと遅延モニター３１０の出力との間の位相差を比較して第１シフトレフト信号ＳＨＦ＿Ｌ１と、第１シフトライト信号ＳＨＦ＿Ｒ１とを生成する。
【００２２】
第１シフトレジスタ３３０は、第１シフトレフト信号ＳＨＦ＿Ｌ１と第１シフトライト信号ＳＨＦ＿Ｒ１とに応答して内部クロックＣＬＫ＿ＩＮの遅延量の増加及び減少を制御する。
【００２３】
第１遅延ライン３４０は、第１シフトレジスタ３３０の出力に応じて内部クロックＣＬＫ＿ＩＮを遅延する。この場合、第１遅延ライン３４０は、少ない遅延量を有する多数の単位遅延からなる。
【００２４】
第２シフトレジスタ３５０は、第１シフトレジスタ３３０から出力される第２シフトライト信号ＳＨＦ＿Ｌ２と第２シフトライト信号ＳＨＦ＿Ｒ２に応答して第１遅延ライン３４０の出力に対する遅延量の増加と減少を制御する。
【００２５】
第２遅延ライン３６０は、第２シフトレジスタ３５０の出力に応答して所定の遅延量だけ第１遅延ライン３４０の出力を遅延させる。この場合、第２遅延ライン３６０は、第１遅延ライン３４０より大きい遅延量を有する多数の単位遅延からなる。
【００２６】
図４は、本発明にかかる遅延固定ループの第１遅延ライン３４０と第２遅延ライン３６０とを示す回路図である。
【００２７】
図４を参照すると、第１遅延ライン３４０は、第１乃至第３シフト制御信号ＦＳＬ１、ＦＳＬ２、ＦＳＬ３に応答して内部クロックＣＬＫ＿ＩＮの遅延量を制御し、第２遅延ライン３６０は、第４乃至第６シフト信号ＣＳＬ１〜ＣＳＬ３に応答して第１遅延ライン３４０の出力に対する遅延量を制御する。
【００２８】
第１遅延ライン３４０は、内部クロックＣＬＫ＿ＩＮを反転させるための第１インバータ３４１、内部クロックＣＬＫ＿ＩＮの遅延量制御のための多数の第１単位遅延３４２乃至３４４、及び第１インバータ３４１の出力を反転させるための第２インバータ３４８からなる。
【００２９】
第１単位遅延３４２乃至３４４の各々は、第１インバータ３４１の出力端と接地端ＧＮＤ間に直列的に接続されたキャパシタとＮＭＯＳトランジスタとにより具現される。また、各ＮＭＯＳトランジスタ３４５、３４６、３４７のゲートには、第１乃至第３シフト制御信号ＦＳＬ１、ＦＳＬ２、ＦＳＬ３が入力される。
【００３０】
各ＮＭＯＳトランジスタ３４５乃至３４７は、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３に応答してスイッチング動作を行い、各キャパシタＣ１乃至Ｃ３のキャパシタンスは、第２遅延ライン３６０に伝達されて内部クロックＣＬＫ＿ＩＮが比較的少ない遅延量で遅延される。
【００３１】
第１シフト制御信号ＦＳＬ１がロジックハイであり、第２及び第３シフト制御信号ＦＳＬ２とＦＳＬ３とがロジックローであれば、ＮＭＯＳトランジスタ３４５のみがターンオンされる。従って、内部クロックＣＬＫ＿ＩＮの遅延量は、キャパシタＣ１のキャパシタンスだけ増加される。
【００３２】
第２遅延ライン３６０は、多数のＮＡＮＤゲート３６１、３６２、３６３と多数の第２単位遅延３６４、３６５、３６６と、ＮＡＮＤゲート３７３とからなる。
【００３３】
ＮＡＮＤゲート３６１、３６２、３６３は、第１遅延ライン３４０の出力ＣＬＫ＿ＩＮ＿Ｄと第３乃至第６シフト制御信号ＣＳＬ１、ＣＳＬ２、ＣＳＬ３とを否定論理積する。各ＮＡＮＤゲート３６１、３６２、３６３の出力は、第２単位遅延３６４、３６５、３６６に各々入力される。
【００３４】
第２単位遅延３６４、３６５、３６６の各々は、例えば、ＮＡＮＤゲート３６２の出力と単位遅延３６６の出力を否定論理積する第１ＮＡＮＤゲート３７０と、電源電圧ＶＣＣと第１ＮＡＮＤゲート３７０の出力とを否定論理積する第２ＮＡＮＤゲート３６９とから構成される。
【００３５】
出力端に用いられるＮＡＮＤゲート３７３は、第２単位遅延３６４乃至３６６の中、最終段の単位遅延３６４の出力と電源電圧ＶＣＣとを否定論理積することによって遅延固定ループクロックＤＬＬ＿ＣＬＫを生成する。
【００３６】
図５乃至７は、遅延固定ループのシフトライト動作を説明するための回路図である。ここで、τＦＤは、第１単位遅延の各遅延量を示し、τＣＤは、第２単位遅延の各遅延量を示す。この場合、τＦＤはτＣＤより小さい値を有する。便宜上、τＣＤが４τＦＤと同一であると仮定する。
【００３７】
図５を参照すると、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３が、各々がロジックハイ、ロジックハイ及びロジックローであり、第４乃至第６シフト制御信号ＣＳＬ１乃至ＣＳＬ３が、各々がロジックロー、ロジックハイ及びロジックローである場合、内部クロックＣＬＫ＿ＩＮは、第１遅延ライン３４０の二つの単位遅延３４２、３４３及び第２遅延ライン３６０の二つの単位遅延３６４、３６５を介して遅延される。従って、総遅延量は、（２τＦＤ＋２τＣＤ）となる。
【００３８】
図６を参照すると、位相検出器３２０がシフトライト信号ＳＦＨ＿Ｒを生成する場合、第１乃至第３シフト制御信号であるＦＳＬ１、ＦＳＬ２、ＦＳＬ３は、全部ロジックハイとなって、総遅延量は、［（２τＦＤ＋２τＣＤ）＋τＦＤ］となる。
【００３９】
図７を参照すると、位相検出器３２０が再びシフトライト信号ＳＨＦ＿Ｒを生成する場合、第１遅延ライン３４０には、遅延量を増加させるための単位遅延が存在しなくなる。したがって、第６シフト制御信号ＣＳＬ３がロジックハイである場合、第１乃至第５シフト制御信号ＦＳＬ１乃至ＦＳＬ３、ＣＳＬ１、ＣＳＬ２は、全部ロジックローとなる。従って、内部クロックＣＬＫ＿ＩＮは、３τＣＤ、すなわち、［（３τＦＤ＋２τＣＤ）＋τＦＤ］となる。
【００４０】
図８乃至１０は、遅延固定ループのシフトレフト動作を説明するための回路図である。
【００４１】
図８を参照すると、第１と第５シフト制御信号ＦＳＬ１、ＣＳＬ２のみがロジックハイである場合、内部クロックＣＬＫ＿ＩＮは、第１遅延ライン３４０の一つの単位遅延３４２と第２遅延ライン３６０の二つの単位遅延３６５、３６４を介して遅延される。従って、総遅延量は、（τＦＤ＋τＣＤ）となる。
【００４２】
図９を参照すると、位相検出器３２０がシフトレフト信号ＳＨＦ＿Ｌを生成する場合、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３は、ロジックローとなる。従って、総遅延量は、２τＣＤ、すなわち、［（τＦＤ＋２τＣＤ）−τＦＤ］となる。
【００４３】
図１０を参照すると、位相検出器３２０が再びシフトレフト信号ＳＨＦ＿Ｌを生成すれば、第１遅延ライン３４０には、遅延量を減少するための単位遅延がそれ以上存在しなくなって、第１乃至第３シフト制御信号ＦＳＬ１乃至ＦＳＬ３は、ロジックハイとなる。従って、内部クロックＣＬＫ＿ＩＮは、（３τＦＤ＋τＣＤ）、すなわち、（２τＣＤ−τＦＤ）だけ遅延される。
【００４４】
上述の説明から分かるように、増加されるか、または減少された遅延量は、いかなる場合にも常にτＦＤとなる。また、最小単位遅延τＦＤは、第１単位遅延を構成するキャパシタのキャパシタンスに依存するために、第１遅延ライン３４０内のキャパシタ及び単位遅延の個数を適切に調節して設計することによって低電圧でも所望の単位遅延を得ることができる。
【００４５】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【００４６】
【発明の効果】
上記で説明したように、遅延ラインで増加されるか、または減少された遅延量は、いかなる場合にも常にτＦＤとなる。付加的に、最小のユニット遅延τＦＤは、第１ユニット遅延にあるキャパシタのキャパシタンスに依存するために、第１遅延ライン３４０にあるユニット遅延の数とキャパシタとを適切にデザインすることによってロー電力電圧においても所望のユニット遅延を得ることができる。
【図面の簡単な説明】
【図１】従来の遅延固定ループを示すブロック図である。
【図２】従来の３個の単位遅延を有するディジタル遅延ラインの例を示す図面である。
【図３】本発明にかかる半導体メモリ装置で用いられる遅延固定ループを示すブロック図である。
【図４】図３に示した第１遅延ライン及び第２遅延ラインを示す回路図である。
【図５】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトライト動作を説明するための回路図である。
【図６】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトライト動作を説明するための回路図である。
【図７】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトライト動作を説明するための回路図である。
【図８】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトレフト動作を説明するための回路図である。
【図９】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトレフト動作を説明するための回路図である。
【図１０】本発明にかかる半導体メモリ装置で用いられる遅延固定ループのシフトレフト動作を説明するための回路図である。
【符号の説明】
３００ クロックバッファ
３１０ 遅延モニター
３２０ 位相検出器
３３０ 第１シフトレジスタ
３４０ 第１遅延ライン
３４１ 第１インバータ
３４２、３４３、３４４ 第１単位遅延
３４５、３４６、３４７ ＮＭＯＳトランジスタ
３４８ 第２インバータ
３５０ 第２シフトレジスタ
３６０ 第２遅延ライン
３６１、３６２、３６３ ＮＡＮＤゲート
３６４、３６５、３６６ 第２単位遅延
３６７、３６８、３６９、３７０、３７１、３７２、３７３ ＮＡＮＤゲート
Claims (3)
- 第１シフトライト信号と第１シフトレフト信号とに応答して各々内部クロックの遅延量の増加及び減少を制御する第１シフトレジスタと、
各々第１遅延量を有する複数の第１単位遅延からなり、
前記第１シフトレジスタから出力される複数のシフト制御信号に応じて前記内部クロックを遅延させる第１遅延ラインと、
前記第１シフトレジスタから出力される全てのシフト制御信号がロジックハイの状態において、第１シフトライト信号が入力された時に出力された第２シフトライト信号と、
前記第１シフトレジスタから出力される全てのシフト制御信号がロジックローの状態において、第１シフトレフト信号が入力された時に出力された第２シフトレフト信号、
に応答して前記第１遅延ラインの出力信号に対する遅延量の増加及び減少を制御する第２シフトレジスタと、
各々前記第１遅延量より大きい第２遅延量を有する多数の第２単位遅延からなり、
前記第２シフトレジスタの出力に応答して前記第１遅延ラインの出力を所定遅延量だけ遅延させる第２遅延ラインを含み、
前記第１遅延ラインは、内部クロックを反転させるための第１インバータ、内部クロックの遅延量制御のための複数の第１単位遅延、及び第１インバータの出力を反転させるための第２インバータからなり、
前記複数の第１単位遅延の各々は、第１インバータの出力端と接地端ＧＮＤ間に直列的に接続されたキャパシタとＮＭＯＳトランジスタからなり、
前記ＮＭＯＳトランジスタのゲートには、前記シフト制御信号が入力され、前記ＮＭＯＳトランジスタは、前記シフト制御信号に応答してスイッチング動作を行なう、
ことを特徴とする半導体メモリ装置で用いられる遅延固定ループ。 - 外部クロックを受信して前記内部クロックを生成するクロックバッファと、前記第２遅延ラインの出力を受信して前記内部クロックの遅延量を決定するためのモデリング動作を行う遅延モニター手段と、前記内部クロックと前記遅延モニター手段の出力間の位相差を比較して前記第１シフトライト信号及び前記第１シフトレフト信号を生成する位相検出手段とをさらに含んでなることを特徴とする請求項１に記載の半導体メモリ装置で用いられる遅延固定ループ。
- 前記第２遅延ラインは、各々前記第１遅延ラインの出力信号と前記第２シフトレジスタの出力とを否定論理積する複数の第１ＮＡＮＤゲートと、
各第１ＮＡＮＤゲートの出力と前段の第２単位遅延の出力とを否定論理積する第２ＮＡＮＤゲートと、
前記電源電圧と前記第２ＮＡＮＤゲートの出力とを否定論理積する第３ＮＡＮＤゲートと、を有する複数の第２単位遅延と、
前記電源電圧と最終段第２単位遅延の出力とを否定論理積する第４ＮＡＮＤゲートとからなることを特徴とする請求項１に記載の半導体メモリ装置で用いられる遅延固定ループ。
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