JP3976703B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、半導体基板上の絶縁膜上に微細な開口を形成する方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、その高集積化が著しい進度で進んでいる。この高集積化を進める上で、パターンの微細化は必須の要件であり、微細パターンを形成するための微細加工技術が、種々開発されて来ている。
【０００３】
微細加工技術の中で、フォトリソグラフィー技術とならんで重要なドライエッチング技術においては、微細でアスペクト比（開口直径または幅に対する深さの比）の大きなパターンの場合、一般にアスペクト比の増加に伴ってエッチング速度が低下する。しかし、真空度を下げた状態でエッチングを行うと、アスペクト比の増加に伴うエッチング速度の低下を抑えることができるので、より高真空域で安定したプラズマ放電の可能な方式が開発されてきた。例えば、ＥＣＲ（電子サイクロトロン共鳴）方式、ＩＣＰ（誘導結合プラズマ）方式、ヘリコン波プラズマ方式等の、高真空域（例えば、１．３［ＫＰａ］以下）で高密度のプラズマを生成することのできる装置が開発され、より微細なパターンのエッチングが可能になった。この様なドライエッチングは、導入ガスに高周波電界を印加して発生させたプラズマ中の活性粒子との化学反応を利用したエッチング方法であり、微細なコンタクトホールなどの開口部も垂直な形状に加工することが可能である。
【０００４】
図３（ａ）〜（ｅ）は、特開平１０−２９４３６７号公報に示される高真空域、高密度プラズマを用いるドライエッチング法によって、０．２μｍ以下の微細開口径を有するコンタクトホールを形成する工程を順序に従って示した概略図である。この図３（ａ）〜（ｅ）に示される方法は、従来用いられてきたフォトレジストマスクの代わりに、ポリシリコンマスクを用いたコンタクトホールの開口パターン形式方法であり、次のような工程（１）〜（５）を経てコンタクトホールが形成される。
（１）図３（ａ）の工程：ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：気相成長）法により、シリコン基板１の表面に膜厚５００〜１５００ｎｍの酸化シリコンによるＣＶＤ絶縁膜２、膜厚１５０〜３００［ｎｍ］の第１ポリシリコン膜（Ｐｏｌｙ−Ｓｉ膜）３を順次成膜する。その後、ホトリソグラフィプロセスによって形成された第１の第１ホール開口部４ａを有するフォトレジストマスク４を形成する。このフォトレジストマスク４に形成可能な第１ホール開口部４ａの最小直径は、０．２５μｍ程度であり、これが現在のフォトリソグラフィーによる限界と考えられている。
（２）図３（ｂ）の工程：次に、フォトレジストマスク４をマスクとして、高真空域の高密度プラズマによって第１ポリシリコン膜３を選択的に異方性エッチングし、第１ポリシリコン膜３に第２ホール開口部３ａを形成する。このとき、第１ポリシリコン膜３に形成される第２ホール開口部３ａは、第１ホール開口部４ａとほぼ同じ開口径（０．２５μｍ程度）となる。
（３）図３（ｃ）の工程：次に、レジスト除去プロセスによりフォトレジストマスク４を除去した後、第１ポリシリコン膜３の表面及び第１ポリシリコン膜３に形成された第２ホール開口部３ａの内面に第２ポリシリコン膜５を、１００〜１５０［ｎｍ］の厚さで堆積する。
（４）図３（ｄ）の工程次に、第２ポリシリコン膜５の表面に対して垂直方向に異方性エッチングを行うことにより、第１ポリシリコン膜３に形成された第２ホール開口部３ａの内壁面のみに第２ポリシリコン膜５を残した状態にする。このようにして第２ホール開口部３ａの内壁面にのみ第２ポリシリコン膜５を残すことにより、第２ホール開口部３ａよりも開口径が小さい第３ホール開口部５ａを形成することができる。例えば、第２ポリシリコン膜５の膜厚が１００［ｎｍ］であれば、第３ホール開口部５ａの直径は、約０．０５μｍとなる。
（５）図３（ｅ）の工程：次に、このように第２ホール開口部３ａよりも開口径が小さい第３ホール開口部５ａを形成した第１ポリシリコン膜３をマスクとして、ＣＶＤ絶縁膜２を高真空域で高密度プラズマによって異方性エッチングする。これにより、第２ホール開口部３ａの開口径０．２５μｍよりも、更に微細な開口径０．０５μｍを有するコンタクトホール（開口部）２ａを形成することができる。
【０００５】
特開平１０−２９４３６７号公報と同様に開孔部に側壁を形成し、フォトリソグラフィーの限界よりも狭い開口径を持った開孔を形成する技術として、特開平１０−９２９３５号公報がある。
【０００６】
特開平１０−９２９３５号公報には、０．３５μｍのマスクの開口径よりも狭い０．２５μｍの開口径を形成する例が示されている。一方、開孔の深さについての例示はなされていない。特開平１０−９２９３５号公報の図３、図８で、２層の下の配線と接続する例が開示されている。１９９６年の技術から、層間絶縁膜の膜厚は１μｍが通常用いられている。この場合、２層下の配線と接続する開孔のアスペクト比は８程度である。
【０００７】
しかしながら、この方法では次のような課題があった。
【０００８】
開口径が０．３μｍ以下の微細な開孔を形成しようとするとボーイング（ｂｏｗｉｎｇ）と呼ばれる形状異常が発生する。
【０００９】
図４は、先に図３（ｅ）の工程において形成されたコンタクトホール２ａにボウイングによる形状異常が発生した場合の説明図である。即ち、ＣＶＤ絶縁膜２としてＢＰＳＧ膜を用いた場合、コンタクトホール２ａの中腹部が弓状に膨らみ、第２ポリシリコン膜３’の第２ホール開口部３ａの内壁面に第２ポリシリコン膜５を残して形成された第３ホール開口部５ａの開口径（マスク開口径）Ｔｍに対して、ＣＶＤ絶縁膜２に開口されたコンタクトホール２ａの中腹部の開口径Ｔｂが大きくなるボウイング現象が発生する。これは、電子とイオンに分離されたプラズマ中において、これらがパターンを形成するためのマスク面に照射される際に、電子とイオンの微細パターン内への入射量の違いによって表面付近で帯電が発生し、これにより入射イオンの進路が曲げられてコンタクトホール２ａ壁面の中腹部に衝突するために、中腹部がエッチングされて生ずるものと考えられている。
【００１０】
図４に示すように、エッチングで形成されたコンタクトホール２ａの開口径の最大値をＴｂとし、開口径が最大値Ｔｂとなる位置（ボウイング位置）のマスク（ＣＶＤ絶縁膜２表面）からの距離をＨとすると、開口径の最大値Ｔｂと距離Ｈは、エッチング条件によって変動する。例えば、エッチング圧力を高くすると、開口径の最大値Ｔｂは小さくなり、距離Ｈは大きくなる。マスク開口径Ｔｍが比較的大きい（０．３μｍ以上の）場合には、エッチング条件を適切に設定することにより、ボウイングを実用上問題が生じない程度に抑えることができる。しかし、マスク開口径Ｔｍが小さく（０．２μｍ以下に）なると、マスク開口径Ｔｍに対する開口径の最大値Ｔｂの相対寸法比の増大が無視できなくなり、例えばホールの横を通る配線層とホールが接近し、開口部に形成される電極同士が接触してしまう等の問題が生じる。
【００１１】
上記の、ボーイングを解決するものとして、特開平１１−３５４４９９号公報がある。特開平１１−３５４４９９号公報には、ボーイングの発生をドライエッチング条件の最適化により抑制する方法が示されている。開示されているエッチング条件は、エッチングガスにＣＨＦ3とＣＯとの混合ガスを用い、エッチング時の基板温度を５０℃以上で行う及び、Ｃ4Ｆ8とＯ2とＡｒとの混合ガスを用い、基板温度を０℃以下にするものである。
【００１２】
【特許文献１】
特開平１１−３５４４９９号公報
【特許文献２】
特開平１０−２９４３６７号公報
【特許文献３】
特開平１０−９２９３５号公報
【００１３】
【発明が解決しようとする課題】
ボーイングが発生すると、図７に示すような問題が発生する。
【００１４】
図７（１）は、ボーイングが発生した開孔に容量膜を形成したものである。ボーイングが発生すると、ボーイング箇所で段切れが生じるという問題がある。また、ボーイングが発生すると図７（２）に示すように隣接する開孔とつながってショートが起こる。仮にショートが生じない場合でも、隣接するコンタクトホールの間隔が狭まることで寄生容量が大きくなりデバイス特性を劣化させるという問題が発生する。更に、ボーイングが発生したホールに導電性膜を埋め込むと図７（３）に示すようなボイドがホール中央部に発生する。ボイドが発生すると、後の過熱工程でボイドの中の気体が膨張し破裂が生じる場合がある。
【００１５】
更に、図７（２）のようなボーイング不良は、ショート状態に至らない場合は、製造工程中のＤＣ測定のような非破壊検査では発見ができない。この場合は、寄生容量の増加となり、半導体集積回路（ＬＳＩ）の特性、特に高速化を阻害する。更に、ＤＲＡＭ（ランダムアクセスメモリ）の容量部で図７（１）の段切れが生じると容量が小さくなり、記憶保持時間が短くなるという問題が生じる。
【００１６】
上記の不具合が発生した場合、パッケージに組み込んだ後の測定まで不良が発見されない。このために、ドライエッチングのエッチング条件でボーイングを抑制する方法は一旦条件が狂った場合、良品率の大幅な低下のみならず大量の不良が発生するという問題があった。
【００１７】
従来技術では、微細な開口径でアスペクト比の高い開孔形成時に発生するボーイングを、をエッチング条件で制御している。エッチング条件で制御する方法には、下記の問題点がある。
【００１８】
第１の問題点は、エッチング条件が変化するとボーイングが発生するので、エッチング条件の変動を常にモニターしておく必要がある。
【００１９】
第２の問題点は、予期しないエッチングパラメータの変動によりボーングが発生する可能性がある点である。
【００２０】
第３の問題点は、基板が大口径化すると基板全体でボーイングの生じない条件で製造するためには装置が大型化する。更に、装置の小型化を行うと条件を満足するエッチング条件の範囲が狭くなる点がある。
【００２１】
第４の問題点は、特開平１１−３５４４９９号公報に記載のエッチング条件は、ＣＨＦ3とＣＯの混合ガスの場合、酸化シリコン膜とポリシリコンとのエッチング選択比が得られにくい。更に、発塵性が高く半導体基板上に塵が堆積し製品歩留まりを下げるのでエッチング装置の洗浄を頻繁に行う必要がある。
【００２２】
Ｃ4Ｆ8とＣＯとＡｒとの混合ガスの場合も酸化シリコン膜とポリシリコンとのエッチング選択比が得られにくい。
【００２３】
第５の問題点は、特開平１１−３５４４９９号公報に記載のエッチング方法の場合、ホールが基体に達した状態では、ホールはテーパー状で基体側の開口径が狭く形成されている。基体側の開口径が狭いと電気抵抗が大きくなり、通常オーバーエッチングを行い基体側の開口径を拡大する。この際にボーイングが生じる。
【００２４】
本願発明は、エッチング条件のような安定性に欠ける方法ではなく、工程数を増加することなく、酸化シリコン膜に開口径が０．２５μｍ以下でアスペクト比が１３を超える微細ホールを安定して開孔する方法を提供するものである。
【００２５】
【課題を解決するための手段】
発明者は、酸化シリコン膜に微細開孔を形成すると、図１１に示すように、
１．ボーイングの発生位置は開口径が広いほどアスペクト比の小さい（開孔の浅い）部分に発生する。
２．開口径が同一であればアスペクト比の大きい（開孔の深い）部分に発生する。
３．アスペクト比が１２を越えなければ、開口径にかかわらずボーイングが発生しない。
ことを見出した。
【００２６】
本発明は、アスペクト比が１３以上の開孔を形成するのに適している。更に、アスペクト比が１３以上で開口径が０．１８μｍ以下の微細な開孔ではアスペクト比が７程度の深い位置にもボーイングが発生するのでより適した製造法であるといえる。
【００２７】
本発明は、第１のエッチングをボーイングの発生しない深さで停止し開孔部を形成する。次に、開孔部のホール壁面の、開孔を形成した際にボーイングの発生する部分にエッチング保護膜を形成する。
【００２８】
その後、第２のエッチングを行い、開孔を形成する。
【００２９】
発明者は、上記の方法で開孔を形成すると、アスペクト比が１３以上の微細開孔を形成してもボーイングが発生しないことを見出したものである。
【００３０】
アスペクト比が１３以上で開口径が０．１８μｍ以下の開孔を形成する場合は、第１のエッチングで形成する開孔はアスペクト比が７〜１２程度の深さであるほうが好ましい。アスペクト比が１５以上の開孔を形成す場合、アスペクト比が８以上であるほうがより好ましい。
【００３１】
第１のエッチングは、予め決められた時間でエッチングを停止してもよいし、エッチング停止層を予め設けておきエッチング停止層でエッチングが停止するようにしてもよい。
【００３２】
エッチング保護膜は、エッチング保護膜の横方向のエッチング速度が酸化シリコン膜の横方向のエッチング速度よりも遅い材料であればよい。また、エッチング停止層は、エッチング停止層の深さ方向のエッチング速度が、酸化シリコン膜の深さ方向のエッチング速度より遅い材料であればよい。
【００３３】
エッチング保護膜および、エッチング停止層はエッチング条件で上記の条件を満足できるエッチング条件が選択できるのであればエッチング条件を変えることで行うことも可能である。
【００３４】
通常、同一エッチング条件では、材料の間でエッチング速度の横方向と深さ方向との速度は相関関係がある。深さ方向のエッチング速度が酸化シリコン膜のエッチング速度より遅い材料は、横方向のエッチング速度が、酸化膜の横方向のエッチング速度よりも遅い。深さ方向のエッチング速度は通常横方向のエッチング速度の１／１０〜１／２５程度である。
【００３５】
開孔の壁面に形成されたエッチング保護膜は、シリンダ容量を形成す場合は最終形状では取り除かれている必要がある。一方、コンタクトホールやヴィアホールの場合は残っていてもかまわない。
【００３６】
エッチング保護膜を取り除く場合、第２のエッチングで開孔が形成される前にエッチング保護膜が除去されるとボーイングが発生する。
【００３７】
この場合は、第２のエッチングにより開孔が形成された後にオーバーエッチングを行ってエッチング保護膜を除去すればよい。
【００３８】
第２のエッチングにより開孔にボーイングの発生を抑制するためには、保護膜の横方向のエッチング速度が、酸化シリコン膜の横方向のエッチング速度の１／１０以下であることが好ましい。
【００３９】
下限は、第２のエッチングで掘り込む深さ、エッチング保護膜の厚さにより変わるので特に制限は設けていない。
【００４０】
尚、現状ではエッチング条件を変えるよりも、エッチング条件にあわせてエッチング保護膜の膜厚を変える方が現実的である。
【００４１】
【発明の実施の形態】
本発明の、ハードマスクを用い、酸化シリコン膜にボーイングと呼ばれる形状不良を防止又は抑制しアスペクト比（Aspect ratio）が１３以上の微細ホールを形成する方法を説明する。
【００４２】
図1は、第1の実施の形態を説明する工程断面図及ぶ俯瞰図である。
【００４３】
酸化シリコン膜１０１上にエッチングのハードマスクとなるポリシリコン１０２が形成されたシリコン基板１００を用意する。
【００４４】
次に、フォトリソグラフィー技術により、ポリシリコン１０２上に形成したフォトレジストに開口を設け、該開口によりポリシリコン１０２をドライエチングしエッチングのハードマスクを形成する。その後、フォトレジストを除去する（図１（１））。
【００４５】
ポリシリコン１０２は、ポリシリコンに変えて、Ｓｉ3Ｎ4、ＳｉＧｅまたはＧｅを用いても良い。
【００４６】
ハードマスクを介して第１のエチングにより酸化シリコン膜１０１にボーイングが発生しないアスペクト比が７〜１２のホール（開孔部）を形成する（図１（２））。次に、Ｓｉ3Ｎ4膜１０３を減圧ＣＶＤ法により形成する（図１（３））。Ｓｉ3Ｎ4膜に換え、シリコン酸窒化膜、ポリシリコン膜、ＳｉＧｅ膜または、Ｇｅ膜を用いてもよい。
【００４７】
次に、全面をドライエッチングし、ポリシリコン１０２上及びホールの底部に形成されたＳｉ3Ｎ4膜１０３を除去する（図１（４））。
【００４８】
ホールの側壁に残存するＳｉ3Ｎ4膜１０３は、少なくともホールのボーイングの発生するアスペクト比２〜７の位置を覆っている必要がある。その後、第２のエッチングにより酸化シリコン膜１０１をドライエッチングを行いながら、ホール側面に残存するＳｉ3Ｎ4膜１０３を除去（図１（５））し、シリコン基板１００に達する開口を形成する（図１（６））。
【００４９】
尚、図１（４）は、Ｓｉ3Ｎ4膜１０３が第２のエッチングにより酸化シリコン膜１０１と同時にエッチングされていく状態を示す図である。
【００５０】
本実施の形態では、全面エッチング（全面エッチングと第２のエッチングが同一エッチング条件の場合は、第２のエッチングの初期状態）により、Ｓｉ3Ｎ4膜１０３がエッチバックされ、ホールの壁面にＳｉ3Ｎ4膜による側壁が形成される。第２のエッチングにより、酸化シリコン膜をより深くエッチングする際に、側壁Ｓｉ3Ｎ4膜が同時除去されるものである。側壁Ｓｉ3Ｎ4膜がシリコン基板１００に達するホールの形成が完了する前になくなるとボーイングが発生してしまうので、Ｓｉ3Ｎ4膜の膜厚はこのようなことが生じない膜厚にする必要がある。
【００５１】
Ｓｉ3Ｎ4膜の膜厚以外に、Ｓｉ3Ｎ4膜と酸化シリコン膜とのエッチング選択比条件を、Ｓｉ3Ｎ4膜を全面エッチングする時のエチング条件とシリコン酸膜をエッチングする時の条件とを変えることで行っても良いことは言うまでもない。
【００５２】
本実施の形態によれば、ボーイングが発生するアスペクト比が１３を超えるシリコン基板に達するホールを形成しても、ホール壁面のボーイングの発生する箇所が、酸化膜よりもエッチング選択速度が遅いＳｉ3Ｎ4膜で覆われているので、該Ｓｉ3Ｎ4膜が除去されるまではホール壁面が異常エッチングによりエッチングされずボーイングが発生しない。
【００５３】
図１ではシリコン基板１００上に直接酸化シリコン膜１０１を形成しているが、シリコン基板１００は、シリコン基板１００上に形成された、半導体素子、配線または、絶縁膜等であってもよいことはいうまでもない。
【００５４】
第２のエッチングにより開孔にボーイングの発生を抑制するためには、Ｓｉ3Ｎ4膜の横方向のエッチング速度が、酸化シリコン膜の横方向のエッチング速度の１／１０以下であることが好ましい。
【００５５】
図２は、第１の実施の形態の変形例である。
【００５６】
図２では、第１の酸化シリコン膜１０１−１と第２の酸化シリコン膜１０１−２との間に、エッチングストッパーとなるＳｉ3Ｎ4膜１０４が形成されている。
【００５７】
酸化シリコン膜１０１−１、１０１−２は、ＣＶＤ法で形成された酸化シリコン、ノンドープシリケートグラス、少なくともボロンまたはリンの一方を含有するシリケートグラスまたは、シロキサンをスピン・オン・グラス法により塗布し焼結した酸化シリコンであっても良い。
【００５８】
図１（１）と同様に、ポリシリコン１０２をドライエッチングのハードマスクとして（図２（１））、第１のエッチングにより酸化膜１０１−２をドライエッチングしＳｉ3Ｎ4膜１０４に達するホールを形成する（図２（２））。次に、Ｓｉ3Ｎ4膜１０３を減圧ＣＶＤ法により形成する（図２（３））。
【００５９】
次に、全面をドライエッチングし、ポリシリコン１０２上及びホールの底部に形成されたＳｉ3Ｎ4膜１０３および、エッチングストッパーとなるＳｉ3Ｎ4膜１０４を除去する（図２（４））。その後、第２のエチングにより酸化シリコン膜１０１−１のドライエッチングを行いながら、ホールの壁面に残存するＳｉ3Ｎ4膜１０３を除去し（図２（５））シリコン基板１００に達する開口を形成する（図２（６））。
【００６０】
全面ドライエッチングと、第２のドライエッチングは同じ条件で連続して行っても良いことは言うまでもない。
【００６１】
本実施の形態は、第１のドライエッチングの際に、エッチングがエッチング停止層で停止するのでオーバーエッチングされることがないので、エッチングの停止工程で時間に余裕を持たせることができる。更に、通常異方性エッチングはホール底面の開口径の方がホールの上面の開口径よりも狭く形成される。エッチング停止層を設けておくと、一旦深さ方向のエッチングが停止し、ホール底面で横方向のエッチングが開始するのでホール断面形状の矩形性が改善される。
【００６２】
本実施の形態によれば、ボーイングが発生し易い酸化シリコン膜ホールエッチングの後半で、ボーイング発生箇所であるホール上部に側壁Ｓｉ3Ｎ4膜があることで、それを防止または低減することができる。ホール側壁に形成された側壁Ｓｉ3Ｎ4膜は、第２のホールエッチング後半において酸化シリコン膜１０１−１をエッチングする際に除去できる。
【００６３】
本実施の形態の説明では、ホールの側壁に形成したＳｉ3Ｎ4膜はホールが形成された時点で除去されているが、上層と下層との配線を接続する接続口の場合は、ホールの壁面にＳｉ3Ｎ4膜が残っていてもよい。
【００６４】
ホールの壁面にＳｉ3Ｎ4膜が残っていても良い場合は、Ｓｉ3Ｎ4膜１０３の膜厚を厚く形成することができる。
【００６５】
ホールの壁面に形成される側壁の材料はＳｉ3Ｎ4膜以外であってもホールを形成する材料のエッチング速度よりエッチング速度が遅い材料であればよく、ホールを形成する材料により適宜選択する必要がある。
【００６６】
ホールを形成する材料が酸化シリコン膜の場合は、Ｓｉ3Ｎ4膜以外にシリコン酸窒化膜、ポリシリコン膜、ＳｉＧｅ膜または、Ｇｅ膜等が使える。
（実施例１）
本発明の実施例１として、ダイナミックランダムメモリのシリンダ容量の製法を、図５を用いて説明する。
【００６７】
シリコン基板１００上に、形成されたシリンダ容量のボトム膜となるＳｉ3Ｎ4膜１０５を減圧ＣＶＤ法によりを成膜しその上にシリンダ容量の容量膜となる膜厚２μｍの酸化シリコン膜１０１を減圧ＣＶＤ法により形成する。
【００６８】
シリンダ容量のボトム膜となるＳｉ3Ｎ4膜１０５の下層はランダムアクセスメモリの構成により変化するが、特に本実施例に関係しないので省略する。
【００６９】
酸化シリコン膜の膜厚はシリンダ容量を決定するもっとも重要なパラメータである。通常、容量が大きいことがデバイス特性上望ましいので、加工が可能な限り、できるだけ厚く設定されるので、２μｍに限定されるものではない。
【００７０】
酸化シリコン膜１０１の直上層にハードマスクとして膜厚１００ｎｍ〜１５０ｎｍのポリシリコン膜１０２を成膜する。これは、酸化シリコン膜をドライエッチング加工する場合のマスクとなるもので、酸化シリコン膜よりもエッチング速度の遅い材料からなる膜であればよい。ポリシリコン以外では、ドープトポリシリコン、Ｓｉ3Ｎ4、ＳｉＧｅ、Ｇｅなどが利用可能である。
【００７１】
これらの酸化シリコン膜、ポリシリコン膜はプラズマＣＶＤ法で形成しても良い。
【００７２】
次に、通常のリソグラフィーの技術でパターニング（露光・現像等）を行う。最小のホールパターンの直径を０．１５μmとすれば、アスペクト比は、１３．３（２μｍ／０．１５μｍ＝１３．３）となる。
【００７３】
次にフォトレジストをマスクとして、ポリシリコンハードマスクの形成のためのドライエッチングを行う。ドライエッチング後は残ったフォトレジストやエッチングデポ残留物などを硫酸過水（硫酸と過酸化水素との混合液）、アンモニア過水（アンモニアと過酸化水素との混合液）または、希フッ酸などで除去する。
【００７４】
このポリシリコンのドライエッチング条件は一般的なもので、塩素系やＨＢｒ等の混合ガスで異方性エッチング処理すればよい。
【００７５】
次に、図６に示すような２周波型ＲＩＥ（reactive ion etching）装置を用いて処理を行う。上部のＲＦ周波数は１３．５６Ｍ〜１００MＨｚ、下部は４００Ｋ〜２ＭＨzと２種類のＲＦ電源を持つことが特徴で、近年当該業者で一般的に使用されているものである。
【００７６】
まず、第１の酸化シリコン膜エッチングを行う。条件詳細を下記に示す。
【００７７】
ウェハサセプタ温度：４０〜６０℃
Ｃ4Ｆ8（Ｃ5Ｆ8やＣ4Ｆ6等のフロロカーボンガスでも良い。）：２０〜４０ｓｃｃｍ
Ａｒ：５００〜８００ｓｃｃｍ
Ｏ2：２０〜４０ｓｃｃｍ
上部ＲＦ：１０００〜２０００Ｗ
下部ＲＦ：１０００〜２０００Ｗ
この条件で深さ方向のエッチング速度の比は、酸化膜のエッチング速度／Ｓｉ3Ｎ4膜のエッチング速度は約１０であり、酸化膜のエッチング速度／Ｓｉ3Ｎ4膜のエッチング速度は約２０である。
【００７８】
第１の酸化シリコン膜エッチ終了後、図５（２）のような状態になる。ボーイングレスでエッチング可能な深さは、アスペクト比７〜１２であり、本実施例の開口径が０．１５μｍの場合、深さ１．０５μｍ〜１．８μｍであればボーイングは発生しない。このため、第１の酸化シリコン膜のエッチングは、１．０５μｍ〜１．８μｍに設定すればよい。アスペクト比１２以上でボーイングの発生する位置が、アスペクト比２〜７であり、開口径０．１５μｍの場合、３００ｎｍ〜１．０５μｍであるので、このボーイングが発生する箇所に、次工程で設ける側壁が形成されている必要がある。よって、第１のエッチング深さは１．０５μｍ〜１．８μｍにすれば次工程で形成する側壁Ｓｉ3Ｎ4膜が、ボーイングの発生しやすい箇所に設けられるので最適である。
【００７９】
本実施例では１．５μｍ位の深さになるようにエッチレートから算出した時間でエッチングを行った。
【００８０】
第１のエッチング条件ではフロロカーボンガスが使用される。フロロカーボンガスを用いたドライエッチングでは、ウェハ表面に、フロロカーボン系のデポ物が残留しやすい。そこで、エッチング後は、プラズマ剥離や、希フッ酸、またはアンモニア過水、硫酸過水等を用いて、反応生成物を除いておくことが好ましい。
【００８１】
次に、膜厚４ｎｍのＳｉ3Ｎ4膜を減圧ＣＶＤ法により均一な厚さに形成する（図５（３））。膜質が緻密（エッチング耐性に優れる）でより膜のカバレッジ（コンフォーマル性が高い）の良好な膜が得られれば、減圧ＣＶＤ法以外であってもよい。
【００８２】
本実施例においては、膜厚４ｎｍのＳｉ3Ｎ4膜を形成した。理由は、第２のエッチングで酸化シリコンを除去する際に、ホールが完成する前にホールの壁面に形成されたＳｉ3Ｎ4膜が除去されてしまうとボーイングが発生するためで、第２のエッチング条件によりＳｉ3Ｎ4膜の膜厚は決められるが、膜厚２ｎｍ〜５ｎｍが適している。
【００８３】
開孔がシリコン基板１００に達した時点では開孔はテーパー状である。基板側の開口径が狭いために接続抵抗が高い。基板側の開口径が上部の開口径と同等になるまでオーバーエッチングすることが好ましい。オーバーエッチングを考慮した膜厚を設定することが好ましい。本実施例で設定した４ｎｍは、シリコン基板１００に達した後、約２０秒間のオーバーエッチングを行う条件で得られた膜厚である。オーバーエッチング条件は、エッチング条件とエッチング装置とで異なり本実施例の数値にとらわれるものではなく、適宜設定するものであることは言うまでもない。
【００８４】
次に、全面ドライエッチングにより、ハードマスクとなるポリシリコンの表面とホールの底面に形成れたＳｉ3Ｎ4膜１０３を除去する（図５（４））。その後連続して第２のドライエッチングを行い、酸化シリコン１０１を除去しシリンダ容量のボトム膜となるＳｉ3Ｎ4膜１０５に達するホールが形成される（図５（５））。本実施例では、テーパー形状を有しない底面の形状が矩形の開孔を形成することができた。
【００８５】
尚、この実施例では、全面ドライエッチング及び第２のエッチングは、第１のエッチングと同一の条件を用いた。
【００８６】
以上、によりボーイングが発生しない高アスペクトなシリンダ容量が形成できる。
（実施例２）
実施例１の変形例である実施例２を、図９を参照して説明する。
【００８７】
図５と図９との違いは、図９のシリンダ容量となる、酸化シリコン１０１の間にエッチングストッパーとなるＳｉ3Ｎ4膜１０４が形成されている点である。
【００８８】
シリコン基板１００上に、形成されたシリンダ容量のボトム膜となるＳｉ3Ｎ4膜１０５を減圧ＣＶＤ法によりを成膜しその上に膜厚０．５μｍの下層酸化シリコン１０１−１、膜厚１５ｎｍのエッチング停止層となるＳｉ3Ｎ4膜１０４、膜厚１．５μｍの上層酸化シリコン１０１−２及び、膜厚１００ｎｍのハードマスクとなるポリシリコン膜１０２をこの順序で減圧ＣＶＤ法または、プラズマＣＶＤ法により形成する。
【００８９】
シリンダ容量のボトム膜となるＳｉ3Ｎ4膜１０５の下層はランダムアクセスメモリの構成により変化するが、特に本実施例に関係しないので省略する。
【００９０】
酸化シリコン膜の膜厚はシリンダ容量を決定するもっとも重要なパラメータである。通常、容量が大きいことがデバイス特性上望ましいので、加工が可能な限り、できるだけ厚く設定されるので、下層酸化シリコンと上層酸化シリコンと合わせて２μｍになっているがこの厚さに限定されるものではない。
【００９１】
ハードマスクとなる膜厚１００ｎｍのポリシリコン膜１０２は、酸化シリコン膜をドライエッチング加工する場合のマスクとなるもので、酸化シリコン膜よりもエッチング速度が遅い膜が選択され、ポリシリコン以外では、ドープトポリシリコン、Ｓｉ3Ｎ4、ＳｉＧｅ、Ｇｅなどが利用可能である。
【００９２】
次に、通常のリソグラフィーの技術でパターニング（露光・現像等）を行う。最小のホールパターンの直径を０．１５μmとすれば、アスペクト比は、１３．３（２.０μｍ／０．１５μｍ＝１３．３）となる。
【００９３】
次にフォトレジストをマスクとして、ポリシリコンハードマスクの形成のためのドライエッチングを行う。ドライエッチング後、残ったフォトレジストやエッチングデポ残留物などを硫酸過水（硫酸と過酸化水素との混合液）、アンモニア過水（アンモニアと過酸化水素との混合液）または、希フッ酸などで除去する。
【００９４】
このポリシリコンのドライエッチング条件は一般的なもので、塩素系やＨＢｒ等の混合ガスで異方性エッチング処理すればよい。
【００９５】
次に、図６に示すような２周波型ＲＩＥ（reactive ion etching）装置を用いて処理を行う。上部のＲＦ周波数は１３．５６Ｍ〜１００MＨｚ、下部は４００Ｋ〜２ＭＨzと２種類のＲＦ電源を持つことが特徴で、近年当該業者で一般的に使用されているものである。
【００９６】
まず、第１の酸化シリコン膜エッチングを行う。条件詳細を下記に示す。
【００９７】
ウェハサセプタ温度：４０〜６０℃
Ｃ4Ｆ8（Ｃ5Ｆ8やＣ4Ｆ6等のフロロカーボンガスでも良い。）：２０〜４０ｓｃｃｍ
Ａｒ：５００〜８００ｓｃｃｍ
Ｏ2：２０〜４０ｓｃｃｍ
上部ＲＦ：１０００〜２０００Ｗ
下部ＲＦ：１０００〜２０００Ｗ
第１の酸化シリコン膜エッチ終了後、図９（２）のような状態になる。ボーイングレスでエッチング可能な深さは、アスペクト比７〜１２であり、本実施例の開口径が０．１５μｍの場合、深さ、１．０５μｍ〜１．８μｍであればボーイングは発生しない。このため、上層酸化シリコン１０１−２の膜厚を１．５μｍとし、上層酸化シリコン１０１−２の直下にエッチングストッパーとなるＳｉ3Ｎ4膜１０４が形成されていれば良い。
【００９８】
アスペクト比１２以上でボーイングの発生する位置は、アスペクト比２〜７の位置である。開口径０．１５μｍの場合、３００ｎｍ〜１．０５μｍであるので、このボーイングが発生する箇所に、次工程で設ける側壁が形成されている必要がある。よって、第１のエッチング深さは１．０５μｍ〜１．８μｍにすれば次工程で形成する側壁Ｓｉ3Ｎ4膜が、ボーイングの発生しやすい箇所に設けられるので最適である。
【００９９】
本実施例では、エッチングストッパーは１．５μｍの深さに形成されている。
【０１００】
本実施例では、エッチングストッパーとなるＳｉ3Ｎ4膜１０４が形成されているので、第１のエッチング時間に余裕を待たせても深くエッチングされることがないのでエッチング時間に余裕を持たせることができる。更に、エッチング条件の変動でエッチング速度が速くなっても深くエッチングされることがないという効果がある。
【０１０１】
第１のエッチング条件ではフロロカーボンガスが使用される。フロロカーボンガスを用いたドライエッチングでは、ウェハ表面に、フロロカーボン系のデポ物が残留しやすい。そこで、エッチング後は、プラズマ剥離や、希フッ酸、またはアンモニア過水、硫酸過水等を用いて、反応生成物を除いておくことが好ましい。
【０１０２】
次に、膜厚が１０ｎｍのＳｉ3Ｎ4膜１０３を減圧ＣＶＤ法により均一な厚さに形成する（図９（３））。Ｓｉ3Ｎ4膜１０３の膜厚は５ｎｍ〜１５ｎｍが最適である。また、膜質が緻密（エッチング耐性に優れる）で膜のカバレッジ（コンフォーマル性が高い）の良好な膜が得られれば、減圧ＣＶＤ法以外であってもよい。
【０１０３】
本実施例においては、膜厚２ｎｍ〜５ｎｍのＳｉ3Ｎ4膜を形成した。理由は、第２のエッチングで酸化シリコンを除去する際、ホールが完成する前にホールの側壁に形成されたＳｉ3Ｎ4膜が除去されてしまうとボーイングが発生するためで、第２のエッチング条件によりＳｉ3Ｎ4膜の膜厚は決められる。
【０１０４】
次に、全面ドライエッチングにより、ハードマスクとなるポリシリコンの表面とホールの底面に形成れたＳｉ3Ｎ4膜１０３を除去する（図９（４））。その後連続してポリシリコンハードマスクを介して第２のドライエッチングを行い、酸化シリコン１０１を除去しシリンダ容量のボトム膜となるＳｉ3Ｎ4膜１０５に達するホールが形成される（図９（５））。本実施例においても開孔がシリコン基板１００に達した後約２０秒のオーバーエッチングを行いテーパー形状の改善を行った。
【０１０５】
尚、この実施例では、全面ドライエッチング及び第２のエッチングは、第１のエッチングと同一の条件を用いた。
【０１０６】
以上、によりボーイングが発生しない高アスペクトなシリンダ容量が形成できる。
（実施例３）
本発明の実施例３として、図８に示すコンタクトホール（配線とＳｉ基板の垂直方向のホール配線）またはヴィアホール（下層配線層と上層配線層を垂直につなぐホール配線）を形成するときの製造方法について説明する。
【０１０７】
近年の半導体集積回路装置は、規模が大きくなり、３層以上の配線多層配線が主流となっている。図８は２層配線の例で、シリコン基板上に形成された半導体素子または、配線と２層に形成された配線とからなっている。この場合、２層目の配線と基板上の配線とを接続する場合、アスペクト比が１３を超え、ボーイングが発生する。配線間隔が狭くなっているので、ボーイングが発生すると隣接するコンタクトホール間でショートとが発生する。また、ショートが発生しない場合でも、隣接するコンタクトホールが設計より狭くなり、寄生容量が大きくなり、デバイス特性を劣化させる。
【０１０８】
以下、図１０を用いて本実施例を説明する。
【０１０９】
図１０は、第１層の配線と第３の配線（図示せず）とのヴィアホールの製造方法を示すものであるが、特にこの例に限られるものでないことは自明である。
【０１１０】
第１の層間絶縁膜１１０上に形成された第１の配線１１１、第２の層間絶縁膜１１２、第２の層間絶縁膜１１２上に形成された第２の配線１１３、第２の配線上に形成された第３の層間絶縁膜１１４、第３の層間絶縁膜１１４上に形成されたエッチングのハードマスクとなるポリシリコン膜１１５である。
【０１１１】
第１の層間絶縁膜１１０、第２の層間絶縁膜１１２及び、第３の層間絶縁膜１１４は膜厚１．５μｍの酸化シリコン膜である。第１の配線１１１及び、第２の配線１１３は不純物がドープされたポリシリコン配線である。配線は、ＴｉＮ、Ｗ、ＡｌＣｕ、Ｔｉ、ＣｏＳｉ、ＴｉＳｉ等であってもよい。エッチングのハードマスクとなるポリシリコン膜１１５は、膜厚１００ｎｍ〜１５０ｎｍの不純物がドープされていない絶縁膜である。酸化シリコン膜、ポリシリコン膜は減圧ＣＶＤ法またはプラズマＣＶＤ法により形成される。
【０１１２】
エッチングのハードマスクとなるポリシリコンは酸化シリコン膜をエッチングする際のマスクであるので、酸化シリコン膜とのエッチング選択比が高いものであれば、ポリシリコンに限るものではない。ポリシリコン以外にも、シリコン窒化膜（Ｓｉ3Ｎ4膜）、シリコン酸窒化膜、ＳｉＧｅ膜、Ｇｅ膜などでもよい。
【０１１３】
次に、通常のリソグラフィーの技術でパターニング（露光・現像等）を行う。直径０．２μｍのホールパターンを形成する（図１０（１））。
【０１１４】
次にフォトレジストをマスクとしてポリシリコンハードマスクのエッチングを行う。エッチング後は残ったフォトレジストやエッチングデポ残留物などを硫酸過水などで除去する。
【０１１５】
ポリシリコンのドライエッチング条件は一般的なもので、塩素系やＨＢｒの混合ガス条件で処理するものである。
【０１１６】
図６に示すような２周波型ＲＩＥ（reactive ion etching）エッチング装置を用いて処理を行う。上部のＲＦ周波数は１３．５６Ｍ〜１００MＨｚ、下部は４００Ｋ〜２ＭＨzと２種類のＲＦ電源を持つことが特徴で、近年の当該業者で一般的に使用されているものである。
【０１１７】
第１の酸化シリコン膜エッチングを行う。条件詳細を下記に示す。
【０１１８】
ウェハサセプタ温度４０〜６０℃
Ｃ4Ｆ8（Ｃ5Ｆ8やＣ4Ｆ6等のフロロカーボンガスでも良い。）：２０〜４０ｓｃｃｍ
Ａｒ：５００〜８００ｓｃｃｍ
Ｏ2：２０〜４０ｓｃｃｍ
上部ＲＦ：１０００〜２０００Ｗ
下部ＲＦ：１０００〜２０００Ｗ
第１の酸化シリコン膜エッチ終了後、図１０（２）のような状態になる。
【０１１９】
ボーイングレスでエッチング可能な深さは、アスペクト比７〜１２であり、本実施例の開口径が０．２μｍの場合、深さ、１．４μｍ〜２．４μｍであればボーイングは発生しない。このため、第１の酸化シリコン膜のエッチングは、１．４μｍ〜２．４μｍに設定すればよい。
【０１２０】
本実施例では第１の酸化シリコンエッチングで２．０μｍの深さのホールを形成した。
【０１２１】
第１のエッチング条件ではフロロカーボンガスが使用される。フロロカーボンガスを用いたドライエッチングでは、ウェハ表面に、フロロカーボン系のデポ物が残留しやすい。そこで、エッチング後は、プラズマ剥離や、希フッ酸、またはアンモニア過水、硫酸過水等を用いて、反応生成物を除いておくことが好ましい。
【０１２２】
次に、膜厚２０ｎｍのＳｉ3Ｎ4膜１１６を減圧ＣＶＤ法により均一な厚さに形成する（図１０（３））。膜質が緻密（エッチング耐性に優れる）でより膜のカバレッジ（コンフォーマル性が高い）の良好な膜が得られれば、減圧ＣＶＤ法以外であってもよい。
【０１２３】
次に、Ｓｉ3Ｎ4膜の全面エッチを下記の条件で行い、ポリシリコン膜１１５表面とホールの底面とに堆積したＳｉ3Ｎ4をエッチング除去した（図１０（４））。
【０１２４】
ウェハサセプタ温度４０〜６０℃
ＣＦ4（またはＣＨＦ3)：３０〜１００ ｓｃｃｍ
Ｏ2：１５〜５０ ｓｃｃｍ
Ａｒ：２００ ｓｃｃｍ
上部ＲＦ：１０００〜２０００Ｗ
下部ＲＦ：１０００〜２０００Ｗ
本実施例３の窒化膜の全面エッチングのエッチング条件を、実施例１、実施例２、実施例３の第１のエッチング、第２のエッチングのエッチング条件を変えた理由は、窒化膜が厚く形成されているので、窒化膜のエッチング速度を高くするためであり、エッチング時間に制限がない場合は全面エッチングのエッチング条件を第１の酸化シリコンエッチング、第２の酸化シリコンエッチングとのエッチング条件同じでも良いことは言うまでもない。
【０１２５】
この条件で深さ方向のエッチング速度の比は、酸化膜のエッチング速度／Ｓｉ3Ｎ4膜のエッチング速度比は約５である。
【０１２６】
その後、第１の酸化シリコンエッチングと同一の条件で第２の酸化シリコンエッチングを行い、ヴィアホールを完成した（図１０（６））。
【０１２７】
実施例１のＳｉ3Ｎ4膜の厚さ２ｎｍ〜５ｎｍに対し、実施例３のＳｉ3Ｎ4膜の厚さは２０ｎｍである。実施例１及び２では、ホールの側壁に形成されたＳｉ3Ｎ4膜は完全に除去されているが、実施例３では２ｎｍ〜５ｎｍエッチングされているだけである（図１０（５））。
【０１２８】
この結果、ハードマスクの開口径０．２μｍよりも狭い、約０．１５μｍの開口径のヴィアホールを得ることができた。
【０１２９】
完成したヴィアホールのアスペクト比は２０（３μｍ／０．１５μｍ＝２０）であるので、ボーイングが発生するアスペクト比７〜１２の高さは、１．０５μｍ〜１．８μｍであるが、この領域にはホールの側壁にＳｉ3Ｎ4膜１１６が形成されているのでボーイングの発生しない高アスペクトのヴィアホールが得られた。
【０１３０】
【発明の効果】
本発明は、エッチングの深さを制御することでボーイングの発生を抑制できる。この結果、従来技術のようにエッチング条件をシビアに制御する必要がない。製造工程もエッチング工程が１工程増加するだけであり、製造のＴＡＴ（ターン・アラウンド・タイム）を増加することもない。
【０１３１】
更に、従来のエッチングの場合、ホールが基体に達した状態では、ホールはテーパー状で基体側の開口径が狭く形成されている。基体側の開口径が狭いと電気抵抗が大きくなり、通常オーバーエッチングを行い基体側の開口径を拡大する。この際にボーイングが生じる。本発明によれば、オーバーエッチングを行ってもボーイングが生じない。
【０１３２】
この結果、ホールとホールとがショートする、または、設計よりも近接して規制容量が増加することがなくなる。
【０１３３】
シリンダ型容量形成でいうならば、
（１）ホールとホールの間隔をより狭められるので、集積化に有利である。（図７（２）参照）。
（２）ボーイングが発生していないのでホール側壁へ形成する容量膜の段切れが発生しない。（図７（１）参照）
（３）ボーイングを発生させずにより高アスペクト比のホールを形成できるので、従来よりも高いシリンダを形成できるので、容量が大きく出来る。
【０１３４】
同一容量であれば断面積の小さいシリンダですむので、集積度を高めることができる。
【０１３５】
コンタクトホール形成でいうならば、
（１）ホールとホールの間隔がより狭められるので、集積化に有利である。（図７（２）参照）
（２）プラグ電極の埋め込みでボイドができにくくなる（図７（３）参照）
（３）深いホールエッチングが出来るので、立体配線の自由度が大きくなる。
【０１３６】
という効果がある。
【図面の簡単な説明】
【図１】本発明を説明する工程断面図。
【図２】本発明を説明する工程断面図。
【図３】従来技術を示す工程断面図。
【図４】ボーイングを説明する図。
【図５】本発明を説明する工程断面図。
【図６】２周波型ＲＩＥドライエッチング装置の概念図。
【図７】ボーイングによる不良を説明する図。
【図８】コンタクトホールとヴィアホールとの構造を示す図。
【図９】本発明を説明する工程断面図。
【図１０】本発明を説明する工程断面図。
【図１１】ホールの深さとボーイングの発生の関係を示す図。
【符号の説明】
１’ シリコン基板
２ 酸化シリコンによるＣＶＤ絶縁膜
２ａ コンタクトホール
３ 第１ポリシリコン膜（Ｐｏｌｙ−Ｓｉ膜）
４ フォトレジストマスク
４ａ 第１ホール開口部
３ａ 第２ホール開口部
５ 第２ポリシリコン膜
１００ シリコン基板
１０１ 酸化シリコン膜
１０１−１ 第１の酸化シリコン膜
１０１−２ 第２の酸化シリコン膜
１０２ ポリシリコン
１０３ Ｓｉ3Ｎ4膜
１０４ エッチングストッパーとなるＳｉ3Ｎ4膜
１１０ 第１の層間絶縁膜
１１１ 第１の配線
１１２ 第２の層間絶縁膜
１１３ 第２の配線
１１４ 第３の層間絶縁膜
１１５ ポリシリコン膜
１１６ Ｓｉ3Ｎ4膜

Claims (7)

  1. ドライエッチングにより基体上に形成された酸化シリコン膜からなる第１の膜中にアスペクト比が１３以上の前記基体に達する開孔を形成する半導体装置の製造方法であり、
    基体上に前記第１の膜を形成する工程と、
    前記第１の膜上にエッチング速度が前記第１の膜よりも小さい第２の膜を形成する工程と、
    前記第２の膜に開口を形成する工程と、
    前記開口を介して前記第１の膜をボーイングが発生しない、アスペクト比が７〜１２の深さまでエッチング除去し開孔部を形成する第１の除去工程と、
    全面に前記第１の膜よりもエッチング速度が遅い第３の膜を形成する工程と、
    前記開孔部の底面に形成された第３の膜をエッチング除去し、前記開孔部の壁面に前記第３の膜からなる側壁を形成する第２の除去工程と、
    前記開口を介し前記第１の膜を前記基体に達するまでエッチング除去し開孔を形成する第３の除去工程とを有し、
    前記第３の除去工程又は前記第３の除去工程に続くオーバーエッチング工程で前記側壁を除去することを特徴とする半導体装置の製造方法。
  2. ドライエッチングにより基体上に形成された酸化シリコン膜からなる第１の膜中にアスペクト比が１３以上の前記基体に達する開孔を形成する半導体装置の製造方法であり、
    基体上に前記第１の膜を形成する工程と、
    前記第１の膜上にエッチング速度が前記第１の膜よりも小さい第２の膜を形成する工程と、
    前記第２の膜に開口を形成する工程と、
    前記開口を介して前記第１の膜をボーイングが発生しない、アスペクト比が７〜１２の深さまでエッチング除去し開孔部を形成する第１の除去工程と、
    全面に前記第１の膜よりもエッチング速度が遅い第３の膜を形成する工程と、
    前記開孔部の底面に形成された第３の膜をエッチング除去し、前記開孔部の壁面に前記第３の膜からなる側壁を形成する第２の除去工程と、
    前記開口を介し前記第１の膜を前記基体に達するまでエッチング除去し開孔を形成する第３の除去工程とを有し、
    前記側壁を残存させることを特徴とする半導体装置の製造方法。
  3. 前記第２の膜がシリコン膜、シリコン窒化膜、シリコンＧｅ膜、又はＧｅ膜のいずれかから選択する膜である請求項１又は２に記載の半導体装置の製造方法。
  4. 前記酸化シリコン膜からなる第１の膜は、酸化シリコン、シリコン酸窒化物、ノンドープシリケートグラス、少なくともボロンまたはリンの一方を含有するシリケートグラス或いは、シロキサンを焼結した酸化シリコンである請求項１から３のいずれかに記載の半導体装置の製造方法。
  5. 前記第３の膜がシリコン膜、シリコン窒化膜、シリコンＧｅ膜、又はＧｅ膜のいずれかから選択する膜である請求項１から４のいずれかに記載の半導体装置の製造方法。
  6. 前記側壁の膜厚は、前記開孔が前記基体に達する前になくならない膜厚である請求項１から５のいずれかに記載の半導体装置の製造方法。
  7. 請求項１から６のいずれかに記載の半導体装置の製造方法により形成された半導体装置。
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