JP2007258233A - 半導体装置の製造方法、半導体装置および回路基板 - Google Patents
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Abstract
【解決手段】半導体基板10の主面101上に、酸化膜11を形成し、酸化膜11をレーザ光により除去し半導体基板10の主面に孔部20を形成する。そして、孔部20をエッチングにより所定の深さまで加工した後、半導体基板10の裏面を研磨し、貫通電極を形成する。
【選択図】図1A
Description
第2に、半導体基板上の樹脂膜にレーザ光を照射しその樹脂膜のパターン形成を行う。そして、樹脂膜をドライエッチングにより加工しその樹脂膜に開口を形成する。このため、リソグラフィ工程でパターン形成を行う場合に比べて、パターン形成が簡素化する(例えば、特許文献2参照)。
この発明の半導体装置の製造方法は、レーザ加工およびエッチング加工により、所定の深さの孔部を半導体基板の第1面に形成する。そして、半導体基板の第2面を研磨して孔部を貫通させ、その孔部内に貫通電極を形成する。
本発明の実施の形態1を図1Aないし図2に基づいて説明する。
図1Aないし図1Fは、本発明の実施の形態1における半導体装置の製造工程を示す図である。図1Aないし図1Fには、半導体チップが組み込まれた半導体基板10を含む半導体装置の一部の断面が示されている。半導体基板として、例えば、厚さが350μm程度のシリコン基板を用いる。なお、半導体基板10には、トランジスタやメモリなどの回路を含む集積回路が半導体チップに形成されているものとする。
まず、半導体基板10上に酸化膜(第1絶縁膜)11を形成する(図1A)。酸化膜11は、例えばSiO2とし、CVD(Chemical Vapor Deposition)法により形成する。酸化膜11は、例えば2μm程度の厚さを有する。なお、酸化膜11は、例えばSiNであってもよい。
具体的には、レーザ光100を酸化膜11の一面に向けて照射した場合、その照射された酸化膜11がレーザ光100のエネルギーによって飛散し、孔部20が形成される。そして、レーザ光100をさらに酸化膜11の一面に照射し続けると、孔部20の深さが次第に深くなる。他方、飛散した酸化膜11は、孔部20の開口周辺に付着して堆積し、堆積物(レーザドロース)21を形成する。
なお、孔部20の開口の形状、開口の直径および深さは、後述する貫通電極の形状に応じ変更してもよい。
図1Bでは、パッシベーション膜が記載されていないが、パッシベーション膜が酸化膜11上に形成されている場合、レーザ光100をパッシベーション膜の一面に向けて照射し、そのパッシベーション膜および酸化膜11を除去して、孔部20を形成する。パッシベーション膜は、例えば、SiO2、SiN、ポリイミド樹脂などの材料で形成される。
具体的には、図1Cの酸化膜11をマスクとして、孔部20をドライエッチングすることにより、半導体基板10を深堀エッチングし、深孔部22を形成する。ドライエッチングに用いられるエッチングガスとしては、例えば六フッ化硫黄(SF6)を用いる。
深孔部22は、例えば円柱形状であり、その深さt1が60μmで、直径が4μm程度とする。つまり、上述した所定の深さt1は、半導体基板10の主面101から、60μmになる。なお、深さt1は、孔部20(深孔部22)が、半導体基板の裏面102から露出するのであれば、60μm以上となるように設定してもよい。このようにしても、後述する貫通電極を形成することができるからである。
他方、上述したドライエッチングにより、堆積物21(図1B参照)が除去されるという効果を得る。堆積物21は、後工程において、半導体基板10から剥離し異物となるので、上記ドライエッチングにより堆積物21が除去でき、有益である。
なお、実施の形態1では、エッチングは、ドライエッチングの場合で説明したが、水酸化カリウム(KOH)水溶液などのエッチング溶液を用いたウェットエッチングを適用してもよい。
なお、ここでの研磨は、研削を含む意味である。研削には、所定の粒度の砥石を使用したり、研磨には研磨布やスラリーなどを使用したりしてもよい。
このようにすることにより、孔部20(図1B参照)内に形成された導電部30が、半導体基板10の両面を貫通する貫通電極として形成されることとなる。
このようにしてバンプ31を形成することにより、貫通電極30と半導体基板31が導通することとなる。なお、図1Fにおいて、バンプ31の直径と貫通電極30の直径とは、導通性能などの点から、ほぼ同一にしておくことが好ましい。
図2は、複数の半導体チップを積層した半導体装置の一部の構成例を示した図である。
図2に示した半導体装置は、個片化した2つの半導体チップ10(半導体基板の一部)を含み、これらの半導体チップ10が対向して配置されている。そして、最下層に位置する半導体チップ10(図2中の下位に位置するもの)は、その上部に形成されたバンプ31を介して、最下層の上位に位置する半導体チップ10(図2中の上位に位置するもの)と係合している。これにより、2つの半導体チップ10の導通経路が確保される。このようにすることにより、複数の半導体チップ10を積層した半導体装置を得ることも可能となる。
なお、図2では、2つの半導体チップ10の一部が記載されているが、3つ以上の半導体チップ10を積層するようにしてもよい。また、回路基板40は、1つの半導体チップ10を実装していてもよい。
本発明の実施の形態2を図3Aないし図3Fに基づいて説明する。なお、実施の形態1と同一の部分は、実施の形態1と同一の符号(用語を含む)を付して、適宜、重複説明を省略する。
図3Aないし図3Fは、本発明の実施の形態2における半導体装置の製造工程を示す図である。図3Aないし図3Fにも、半導体基板10を含む半導体装置の一部の断面が示されている。ここでは、図1Aおよび図1Bに示した製造工程を経て、半導体基板10の主面101に孔部20(図1B参照)が形成されているものとして、以下、説明する。
図3Aでは、孔部20(図1B参照)がエッチングにより第1の深さt3になるまで加工する。この深さt3は、上述した図1Cの工程でドライエッチングされる際に、サイドエッジ部23(図1C参照)の深さよりも深くなるように設定される。
具体的には、図3Aでは、図3Cの酸化膜11をマスクとして、孔部20(図1B参照)をドライエッチングすることにより、半導体基板10を深堀エッチングし、深孔部22A(深さt3の孔部20)を形成する。
深孔部22Aは、例えば円柱形状であり、その深さt3が20μmで、直径が4μm程度とする。これにより、孔部20(図1B参照)の深さt1は、半導体基板10の主面101から、20μmになる。なお、孔部20の深さt3は、20μm以上としてもよい。
なお、図3Bにおいて、不図示のパッシベーション膜が酸化膜11上に形成されている場合、酸化膜12は、パッシベーション膜上に形成されることになるが、この場合も、上述した全面エッチバックにより、深孔部22Aの内壁面221にのみ酸化膜12が形成される。
具体的には、図3Dでは、図3Cの酸化膜11をマスクとして、深孔部22Aをドライエッチングすることにより、半導体基板10を深堀エッチングし、深さt4の深孔部22Aを形成する。
このドライエッチングの際、内壁面221には、酸化膜12が形成されているので、この酸化膜12が、内壁面221の保護膜の機能を果たし、内壁面221のシリコン(Si)部分のエッチングを阻止する。したがって、深孔部22Aは、図1Cに示した深孔部22の場合と異なり、サイドエッチ部23(図1C参照)を形成しない。
図3Dに示した深孔部22Aは、例えば円柱形状となる。そして、深孔部22Aは、深さt4が60μmで、直径が4μm程度とする。なお、深さt4は、孔部20(深孔部22A)が、半導体基板の裏面102から露出するのであれば、半導体基板10の主面101から、60μm以上となるように設定してもよい。
なお、図3Dにおいて、上述したドライエッチングにより、堆積物21(図1B参照)が除去される点は、図1Cに示した実施の形態1の場合と同様である。
このようにして、半導体基板10の両面を貫通する貫通電極30Aが、図1Eに示した実施の形態1の場合と同様に、形成される。このとき形成された貫通電極30Aも、深孔部22Aと同様、サイドエッチ部23(図1C参照)を有しない形状となる。
なお、その後、図3Aないし図3Fに示した製造工程により得られた複数の半導体基板10に組み込まれた半導体チップを図2に示したように積層してもよい。
11、12 酸化膜
20 孔部
30 導電部(貫通電極)
31 マスク
Claims (10)
- 半導体基板の第1面上に、第1絶縁膜を形成するステップと、
前記第1絶縁膜をレーザ光により除去し、前記半導体基板の第1面に孔部を形成するステップと、
前記孔部をエッチングにより所定の深さまで加工するステップと、
前記第1面とは異なる前記半導体基板の第2面を研磨し、前記加工した孔部内に、前記第1面および前記第2面の間を貫通する貫通電極を形成するステップと、を含む、
半導体装置の製造方法。 - 前記加工するステップは、
前記孔部を前記エッチングにより第1の深さまで加工するステップと、
前記第1の深さまで加工した前記孔部の内壁面に第2絶縁膜を形成するステップと、
前記第2絶縁膜を形成した前記孔部を前記エッチングにより、前記第1の深さよりも深い第2の深さまで加工するステップと、を含む、
請求項1に記載の半導体装置の製造方法。 - 前記貫通電極を形成するステップは、前記第2面を研磨する前に、前記加工した孔部内に、前記貫通電極を形成する導電材を充填するステップ、を含む、
請求項1または請求項2に記載の半導体装置の製造方法。 - 前記第1の深さまで加工した前記孔部は、前記内壁面を含む表面を有し、
前記第2絶縁膜を形成するステップは、
前記孔部の前記表面を前記第2絶縁膜で覆うステップと、
前記内壁部以外の前記表面に覆った前記第2絶縁膜を取り除くステップと、を含む、
請求項2に記載の半導体装置の製造方法。 - 前記貫通電極を形成するステップでは、前記孔部が、少なくとも、前記半導体基板の前記第2面を貫通するまで当該第2面を研磨する、
請求項1または請求項2に記載の半導体装置の製造方法。 - 前記孔部を所定の深さまで加工するステップでは、前記孔部の深さが、前記半導体基板の前記第1面から60μm以上になるように加工し、
前記貫通電極を形成するステップでは、前記孔部の深さが、前記半導体基板の第1面から50μmになるように前記半導体基板の第2面を研磨する、
請求項1に記載の半導体装置の製造方法。 - 前記孔部を前記第1の深さまで加工するステップでは、前記孔部の深さが、前記半導体基板の第1面から20μmになるように加工し、
前記第2の深さまで加工するステップでは、前記孔部の深さが、前記半導体基板の第1面から60μm以上になるように加工し、
前記貫通電極を形成するステップでは、前記孔部の深さが、前記半導体基板の第1面から50μmになるように前記半導体基板の前記第2面を研磨する、
請求項2に記載の半導体装置の製造方法。 - 前記半導体基板を、前記貫通電極を備えた複数の半導体チップに個片化するステップと、
前記複数の半導体チップを積層するステップと、をさらに含む、
請求項1ないし請求項7のいずれか1項に記載の半導体装置の製造方法。 - 請求項1ないし請求項8のいずれか1項に記載の半導体装置の製造方法により製造された半導体装置。
- 請求項9に記載の半導体装置を含む回路基板。
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