KR100711516B1

KR100711516B1 - 저전력 및 소면적의 용량 결합형 레벨 시프트 회로

Info

Publication number: KR100711516B1
Application number: KR1020060013963A
Authority: KR
Inventors: 권오경
Original assignee: 한양대학교 산학협력단
Priority date: 2006-02-14
Filing date: 2006-02-14
Publication date: 2007-04-27
Also published as: US7772884B2; WO2007094571A1; US20090219074A1; JP2009527178A; JP4922314B2

Abstract

본 발명은, 입력단으로부터의 입력신호를 게이트를 통하여 인가받는 제1극성의 제1 트랜지스터와, 양의 전원과 음의 전원 사이에서 상기 제1 트랜지스터와 직렬 접속된 제1극성과는 반대극성인 제2극성의 제2트랜지스터로 구성되고, 상기 제1 및 제2 트랜지스터의 접속노드가 출력단으로 되는 인버터와; 상기 제1 트랜지스터의 게이트와 상기 제2트랜지스터의 게이트 사이에 접속된 캐패시터와; 클럭신호와 상기 인버터의 출력단 신호를 이용하여, 상기 제2트랜지스터의 정확한 스위칭 동작 시점에 맞춰 상기 제2트랜지스터의 게이트에 인가되는 전압을 정확하게 조정하기 위한 전압조정부를 포함하여 구성된 레벨 시프트 회로를 제공한다. 본 발명의 레벨 시프트 회로는 비교적 소면적으로 안정적이면서 고속 동작을 구현하면서 저소비전력화를 실현할 수 있다.

레벨 시프트, 용량결합(Capacitive coupling), 클럭신호

Description

저전력 및 소면적의 용량 결합형 레벨 시프트 회로 {Capacitive coupling type Level shift circuit of low power consumption and small size}

도 1은 종래 용량 결합형 레벨 시프트 회로의 일 예를 도시한 도면,

도 2는 도 1에 도시한 레벨 시프트 회로의 개략적인 요부 신호특성도,

도 3은 종래 래치형 레벨 시프트 회로의 일 예를 도시한 도면,

도 4는 도 3에 도시한 레벨 시프트 회로의 개략적인 요부 신호특성도,

도 5는 본 발명의 일 실시예에 따른 저전력 및 소면적의 용량 결합형 레벨 시프트 회로를 도시한 도면,

도 6은 도 5에 도시한 본 발명에 따른 레벨 시프트 회로의 동작에 따른 신호특성도,

도 7은 본 발명에 따른 레벨 시프트 회로의 입출력 전압신호 파형과 종래 레벨 시프트 회로의 입출력 전압신호 파형을 비교한 도면,

도 8은 종래의 래치형 레벨 시프트 회로의 입력전압대비 VSS 전류특성과 본 발명의 레벨 시프트 회로의 VSS 전류특성을 비교한 도면.

본 발명은 레벨 시프트 회로에 관한 것으로, 보다 상세하게는 비교적 소면적이면서 동작 안정성이 우수하고 고속 동작 및 저전력화를 도모한 평판 디스플레이 구동장치에 적합한 레벨 시프트 회로에 관한 것이다.

일반적으로 레벨 시프트 회로는 신호전압의 크기가 서로 다른 회로를 연결할 때 두 회로들 사이에 위치하여 신호 전압의 크기를 바꾸어 주는 회로이다. 이러한 레벨 시프트 회로는 작은 전압범위에서 큰 전압범위로 신호전압 크기를 바꾸어주는 경우에 주로 사용된다.

특히, 액정 디스플레이(LCD: Liquid Crystal Display), 플라즈마 디스플레이 패널(PDP: Plasma Display Panel), 전계 방출 디스플레이(FED: Field Emission Display), 전계 발광 디스플레이(ELD: Electro-Luminescent Display) 등과 같은 평판 디스플레이 장치의 구동회로에서는, 저전력을 위해 디지털 부분은 저전압으로 설계하지만 LC(Liquid Crystal)나 OLED와 같은 물질을 구동해야 하는 패널의 특성상 디지털 부분의 신호를 패널의 구동 전압 범위에 적합하도록 변환하기 위하여 레벨 시프트 회로를 사용하고 있다.

종래 용량 결합(Capacitive coupling)형 레벨 시프트 회로의 일예는 도 1에 도시되어 있다(S.C. Tan, et al., Low power CMOS level shifters by bootstrapping technique, Electronics letters, August 2002, Vol. 38, No. 16).

도 1에 도시한 바와 같이, 레벨 시프트 회로에서는 입력단 측에 2개의 N형 트랜지스터(N4,N5)와 2개의 다이오드 결합 N형 트랜지스터(N2,N3) 및 2개의 캐패시터(C1,C2)가 접속되어 있고, 출력단 측에 P형 트랜지스터(P1)와 N형 트랜지스터 (N1)가 접속되어 있다.

상기와 같이 구성된 용량 결합을 이용한 레벨 시프트 회로는, 도 2(a)의 입력신호(in)와 도 2(b)의 반전 입력신호(inb)가 입력단으로 입력됨에 따라, A노드의 전압은 캐패시터(C1)와 다이오드 결합 N형 트랜지스터(N2)에 의하여 도2(c)와 같이 되고, B노드의 전압은 캐패시터(C2)와 다이오드 결합 N형 트랜지스터(N3)에 의해 도 2(d)와 같이 된다. 이러한 A노드 및 B노드의 전압신호와 반전입력신호(inb)의 전압신호에 따라서 출력단의 출력전압신호(out)는 도 2(e)에 도시한 바와 같이 레벨 변환된다. 즉, 동작범위가 GND~VDDH인 입력신호(in)를 동작범위가 VSS~VDDH인 출력신호(out)로 레벨변환한다.

상기한 용량 결합을 이용한 레벨 시프트 회로는 소비전력은 적은 반면에, 트랜지스터보다 큰 면적을 차지하게 되는 캐패시터를 두 개나 사용함에 따라 면적이 크다는 문제가 있고, 또한 입력신호의 천이시에 용량 결합된 노드(A,B)에서 정상동작을 방해하는 방향으로 피드백(Feedback)동작이 발생하여 동작이 불안정하게 될 우려가 있다. 따라서, 상기한 종래 레벨 시프트 회로는 평판 디스플레이 구동회로에 사용하기에는 적합하지 못하였다.

종래 레벨 시프트 회로의 다른 예로서 평판 디스플레이의 구동회로에 보편적으로 사용되고 있는 래치형 레벨 시프트 회로가 도 3에 도시되어 있다. 도 3에 도시한 바와 같이, 레벨 시프트 회로는 2개의 P형 트랜지스터(P3,P4)와 2개의 N형 트랜지스터(N6,N7)로 구성되어 있다.

상기 P형 트랜지스터(P3)의 게이트에는 입력신호(in)가 입력되고, 상기 P형 트랜지스터(P4)의 게이트에는 반전입력신호(inb)가 입력되며, 상기 P형 트랜지스터(P3,P4)의 소오스는 양(+)의 제1전원(VDDH)에 접속되어 있다. 그리고, 상기 N형 트랜지스터(N6)의 소오스는 상기 P형 트랜지스터(P3)의 드레인에, 그리고 상기 N형 트랜지스터(N6)의 게이트는 상기 P형 트랜지스터(P4)의 드레인에 접속되고, 상기 N형 트랜지스터(N7)의 소오스는 상기 P형 트랜지스터(P4)의 드레인에, 그리고 상기 N형 트랜지스터(N7)의 게이트는 상기 P형 트랜지스터(P3)의 드레인에 접속되며, 상기 N형 트랜지스터(N6,N7)의 드레인은 음(-)의 제2전원(VSS)에 접속되어 있다. 이와 같이 구성된 도 3의 레벨 시프트 회로는 교차 결합형의 래치(Cross-coupled Latch)구조를 하고 있다.

상기와 같이 구성된 교차결합형 래치구조의 레벨 시프트 회로는 도 4(a)의 입력신호(in)와 도 4(b)의 반전 입력신호(inb)가 각각 P형 트랜지스터(P3)(P4)의 게이트에 입력됨에 따라, 출력단의 출력신호(out)는 도 4(c)와 같이 레벨 변환되며, P형 트랜지스터(P3)과 N형 트랜지스터(N6)의 접속 노드[즉, N형 트랜지스터(N7)의 게이트단자]에는 도 4(d)와 같이 출력신호(out)와는 반전된 반전출력신호(outb)가 형성된다. 즉, 동작범위가 GND~VDDH인 입력신호(in)를 동작범위가 VSS~VDDH인 출력신호(out)로 레벨변환한다.

상기 교차결합형 래치구조의 레벨 시프트 회로의 동작을 구체적으로 살펴보면 다음과 같다. 즉, 입력신호(in)가 접지전압(GND)에서 양(+)의 제1전원전압(VDDH)으로 바뀌었을 때, P형 트랜지스터(P3)는 턴오프(Turn off)된다. 이때, 반전 입력신호(inb)에 의해 구동되는 P형 트랜지스터(P4)는 턴온(Turn on)되어 출력단을 양의 제1전원전압(VDDH)으로 충전하기 시작한다. 그러나 P형 트랜지스터(P4)가 턴오프 상태이지만 출력단이 양의 제1전원전압(VDDH)까지 충분히 충전되지 못한 상태에서 N형 트랜지스터(N6)가 약하게 턴온되어 있어 양의 제1전원전압(VDDH)이었던 반전출력신호 노드(outb)를 음(-)의 제2전원(VSS)으로 충전하는데 시간이 걸리게 되어, 반전출력신호(outb)가 N형 트랜지스터(N7)를 턴오프시키지 못하게 됨에 따라 반전입력신호(inb)에 의하여 P형 트랜지스터(P4)가 턴온되고, 반전출력신호(outb)에 의해 N형 트랜지스터(N7)가 동시에 턴온되는 구간이 발생하여 양의 제1전원(VDDH)으로부터 음의 제2전원(VSS)까지의 관통전류가 생기고, 이로 인하여 전력소모가 커지는 문제가 있다.

마찬가지로, 입력신호(in)가 제1전원전압(VDDH)에서 접지전압(GND)으로 바뀌는 경우, 반전 입력단(inb)에 연결된 P형 트랜지스터(P4)는 턴오프되고 P형 트랜지스터(P3)는 턴온되어 반전출력신호(outb) 노드를 양의 제1전원전압(VDDH)으로 충전하게 된다. 이때, N형 트랜지스터(N7)가 천이하는 반전출력신호(outb)에 의해 약하게 턴온되어 출력단(out)의 VDDH 전압을 신속하게 VSS로 낮추어주지 못하며, 이로 인해 N형 트랜지스터(N6)가 턴온되어 입력신호(in)에 의해 턴온된 P형 트랜지스터(P3)와 더불어 VDDH로부터 VSS까지의 관통전류를 생성하여 전력소모가 커지는 문제가 있다.

특히, 상기한 전력소모가 큰 문제는 래치구조의 특성상 입력신호(in)과 반전입력신호(inb)의 변화가 출력신호(out)와 반전출력신호(outb)에 영향을 주는 속도가 매우 느리다는 구조적 단점과 연관되며 전력소모 문제와 더불어 동작속도 면에 서도 큰 문제점을 나타내게 된다.

또한, 상기 생성된 반전입력신호(inb)를 사용한다는 가정하에 래치구조의 레벨 시프트 회로 본체의 소자 개수는 불과 4개로 매우 적으나, 입력신호(in)와 반전입력신호(inb)와 연결된 트랜지스터(P3,P4)의 경우, 입력신호(in)와 반전입력신호(inb)의 전압을 상호 컨덕턴스(Transconductance) 특성을 통해 전류로 바꾸어 주는 형식으로 입력신호(in)와 반전입력신호(inb)를 출력단(out)으로 전달하게 된다. 따라서 전달 능력을 키우기 위하여 트랜지스터(P3,P4)의 크기를 키우게 되고, 이로 인하여 트랜지스터를 4개만 사용한다는 면적 상의 장점이 반감되는 면도 문제로 나타난다.

즉, 상기한 교차결합형 래치구조의 레벨 시프트 회로는 동작의 안정성 면에서 매우 뛰어나기 때문에 각 노드의 초기값에 상관없이 동작하지만, N형 트랜지스터와 P형 트랜지스터가 동시에 턴온(Turn On)됨에 따라 생기는 단락회로전류(Short Circuit Current)에 의한 관통전류량이 커서 동작속도가 느리고 소비전력이 크다는 단점이 있다. 또한, 특성 향상을 위해서는 트랜지스터(P3,P4)의 크기를 크게 해야 하므로 소면적이라는 장점이 반감되는 단점도 있다.

따라서, 본 발명은 상기한 종래기술상의 문제를 해결하기 위하여 발명된 것으로, 면적을 비교적 작게 하면서 안정적인 동작과 고속 동작 및 저전력화를 달성하고 평판 디스플레이 구동용으로 적합한 레벨 시프트 회로를 제공하고자 함에 그 목적이 있다.

상기한 목적을 달성하기 위해 본 발명에 따른 레벨 시프트 회로는, 입력단으로부터의 입력신호를 게이트를 통하여 인가받는 제1극성의 제1 트랜지스터와, 양의 전원과 음의 전원 사이에서 상기 제1 트랜지스터와 직렬 접속된 제1극성과는 반대극성인 제2극성의 제2트랜지스터로 구성되고, 상기 제1 및 제2 트랜지스터의 접속노드가 출력단으로 되는 인버터와; 상기 제1 트랜지스터의 게이트와 상기 제2트랜지스터의 게이트 사이에 접속된 캐패시터와; 클럭신호와 상기 인버터의 출력단 신호를 이용하여, 상기 제2트랜지스터의 정확한 스위칭 동작 시점에 맞춰 상기 제2트랜지스터의 게이트에 인가되는 전압을 정확하게 조정하기 위한 전압조정부를 포함하여 구성된다.

여기서, 상기 전압조정부는, 상기 입력신호의 하강 천이 후에 상기 제2트랜지스터의 게이트에 인가되는 전압을 소정 전압레벨로 조정한다.

상기 전압조정부는, 상기 인버터의 출력단에 게이트가 접속되고 그 드레인이 음의 전원에 접속된 제2극성의 제3트랜지스터와; 상기 제3트랜지스터의 소오스에 그 드레인이 접속되고 상기 캐패시터와 상기 제2트랜지스터의 접속노드에 소오스가 접속되며 그 게이트에 클럭신호가 인가되는 제2극성의 제4트랜지스터로 구성되며, 상기 클럭신호는 상기 입력신호의 천이시에 로우레벨이 되고 입력신호의 천이 이후에 하이레벨이 되는 것이 바람직하다.

상기 제1극성이 P형이고 상기 제2극성이 N형이며, 상기 소정 전압레벨은 상기 음의 전원의 전압레벨인 것이 바람직하다.

본 발명에 따른 레벨 시프트 회로는, 상기 제2트랜지스터의 게이트에 접속되어, 초기 구동시 상기 제2트랜지스터의 게이트에 입력되는 초기 전압을 설정하기 위한 초기전압설정부를 더 포함하여 구성된다. 이 경우, 상기 초기전압설정부는 상기 제2트랜지스터의 게이트와 접지 사이에 형성된 다이오드 접속형 트랜지스터인 것이 바람직하다.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 따른 저전력 및 소면적의 용량 결합형 레벨 시프트 회로에 대하여 상세히 설명한다.

본 발명의 바람직한 실시예에 따른 레벨 시프트 회로는 도 5에 도시되어 있다.

동 도면에 도시한 레벨 시프트 회로는 디스플레이 패널의 박형화를 위하여 표시부와 동일한 투명 절연기판상에 그 표시부를 구동하는 구동회로를 일체로 형성하는 경우에 적용할 수 있는 것이며, 이때 레벨 시프트 회로는 절연기판상에 저온 폴리 실리콘(Low Temperature Poly-Si; LTPS)을 이용한 박막 트랜지스터(Thin Film Transistor; TFT)로 형성한다.

본 발명의 바람직한 실시예에 따른 레벨 시프트 회로는, 1개의 P형 트랜지스터(P10)와, 3개의 N형 트랜지스터(N11~N13), 1개의 다이오드 결합 N형 트랜지스터(N10) 및 1개의 캐패시터(C10)로 구성되어 있다.

상기 P형 트랜지스터(P10)의 게이트에는 입력전압신호(in)가 입력되고 그 소오스에는 양의 제1전원(VDDH; 예를 들면 5V)이 연결되며, 상기 N형 트랜지스터(N12)의 소오스에는 상기 P형 트랜지스터(P10)의 드레인이 연결되고 그 드레인에는 음의 제2전원(VSS; 예를 들면 -5V)이 연결되고, 상기 트랜지스터(P10,N12)의 접속 노드는 반전 출력단(outb)에 연결된다.

또, 상기 N형 트랜지스터(N13)의 게이트에는 클럭신호(clock)가 입력되고 그 소오스에는 캐패시터(C10)를 매개로 상기 신호전압입력단(in)[즉 P형 트랜지스터(P10)의 게이트]이 연결된다. 상기 N형 트랜지스터(N11)의 게이트에는 반전 출력단(outb)이 연결되고 그 소오스에는 상기 N형 트랜지스터(N13)의 드레인이 연결되며 그 드레인에는 음의 제2전원(VSS)이 연결된다.

또한, 상기 다이오드 결합 N형 트랜지스터(N10)의 드레인에는 접지가 연결되고 그 소오스에는 상기 캐패시터(C10)의 일단과 상기 N형 트랜지스터(N13)의 소오스 및 상기 N형 트랜지스터(N12)의 게이트의 공통 접속 노드(A)가 연결된다.

여기서, 상기 트랜지스터(N11)와 트랜지스터(N13)는 트랜지스터(N12)의 정확한 스위칭 동작 시점에 맞춰 A노드의 전압을 정확하게 재정의하기 위한 전압재정의수단[즉, 상기 트랜지스터(N11)의 정확한 스위칭 동작 시점에 맞춰 노드(A)인 상기 트랜지스터(N11)의 게이트에 인가되는 전압을 정확하게 조정하기 위한 전압조정부]을 구성한다. 그리고 상기 다이오드 결합 N형 트랜지스터(N10)는 A노드의 초기전압을 정의해주기 위한[즉, 상기 트랜지스터(N11)의 게이트에 인가되는 초기 전압을 설정하기 위한] 구성이다.

상기와 같이 구성된 본 발명의 바람직한 실시예에 따른 레벨 시프트 회로의 동작은 다음과 같다.

본 실시예의 레벨 시프트 회로가 초기 구동을 시작할 때 상기 다이오드 결합 N형 트랜지스터(N10)는 접지전압(GND)에 그 임계전압(Vth)을 부가한 전압을 A노드의 초기전압으로서 정의해 준다.

먼저, 이와 같이 A노드가 초기전압으로 설정되어 있는 상태에서(즉, 초기 구동시에) 입력전압신호(in)가 GND에서 VDDH로 천이하게 되면(도 6의 T1 구간 참조), A노드는 용량 결합(Capacitive Coupling)되며 다이오드 결합 N형 트랜지스터(N10)에 의해 계속해서 (GND+Vth)의 전압레벨로 클램핑(Clamping)되어 있게 된다. 이때 인버터의 P형 트랜지스터(P10)는 턴오프(Turn off) 상태이며, N형 트랜지스터(N12)가 턴온(Turn on)되어 반전출력단(outb)이 VSS로 충전된다.

이 경우, 입력신호전압(in)의 GND에서 VDDH로의 천이시에 로우레벨의 클럭신호(clock)가 N형 트랜지스터(N13)의 게이트에 인가되고 있으므로 N형 트랜지스터(N13)가 오프상태로 되어 있게 된다(도 6의 T1~T2 구간 참조). 따라서, 입력전압신호(in)가 GND에서 VDDH로 천이가 완료된 후 반전출력단(outb)가 VSS로 완전히 충전되더라도 A노드는 계속해서 이전 전압(GND+Vth)을 유지하게 된다.

이어, 클럭신호(clock)가 로우레벨에서 하이레벨로 변화하여 N형 트랜지스터(N13)가 온상태로 되며 반전출력단(outb)이 VSS를 유지하므로 N형 트랜지스터(N11)가 오프상태를 유지하게 되어 A노드는 이전 전압(GND+Vth)을 유지하게 된다(도 6에서 T3 구간 참조). 그후, 클럭신호(clock)가 하이레벨에서 로우레벨로 변화하여 N형 트랜지스터(N13)가 오프상태로 된다(도 6에서 T4 구간 참조).

다음으로, 입력전압신호(in)가 VDDH에서 GND로 천이하게 되면(도 6의 T5 구간 참조), 캐패시터(C10)에 충전된 전하가 방전되면서 A노드에서도 대략 VDDH만큼 전압이 내려가게 되어 A노드의 전압이 대략 (VSS+Vth)로 천이하게 된다. 이에 따라, N형 트랜지스터(N12)가 오프상태로 되며, P형 트랜지스터(P10)는 입력전압신호 (in)에 의하여 턴온(Turn on)되어 반전출력단(outb)은 VDDH로 충전된다. 이때 N형 트랜지스터(N11)가 턴온된다. 이 상태에서는 로우레벨의 클럭신호(clock)가 N형 트랜지스터(N13)의 게이트에 인가되고 있으므로 N형 트랜지스터(N13)가 오프상태로 되어 있게 된다(도6의 T5~T6 구간 참조).

그후, 입력전압신호(in)가 VDDH에서 GND로 천이가 완료된 후 반전출력단(outb)이 VDDH로 완전히 충전되면, 클럭신호(clock)가 로우레벨에서 하이레벨로 변화하여 N형 트랜지스터(N13)가 온상태로 되고 반전출력단(outb)이 VDDH를 유지하므로 N형 트랜지스터(N11)가 온상태를 유지하게 되어 A노드는 VSS로 정확하게 재정의된다(도 6의 T7~T8 구간 참조).

다음으로, 입력전압신호(in)가 GND에서 VDDH로 천이하게 되면, 캐패시터(C10)에 전하가 충전되면서 A노드에도 대략 VDDH만큼의 전압이 상승하게 되어 A노드의 전압이 GND로 천이하게 된다(도 6의 T9 구간 참조). 이론적으로는 A노드는 VSS에서 GND로 천이하게 되지만, 실제로는 주변의 기생 용량 등에 의하여 GND보다 약간 낮은 전압으로 천이하게 된다. 이때, 인버터의 P형 트랜지스터(P10)는 턴오프(Turn off) 되며, N형 트랜지스터(N12)가 턴온(Turn on)되어 반전출력단(outb)이 VSS로 충전된다.

이 경우, 로우레벨의 클럭신호(clock)가 N형 트랜지스터(N13)의 게이트에 인가되고 있으므로 N형 트랜지스터(N13)가 오프상태로 되어 있게 된다(도 6의 T9~T10 구간 참조). 따라서, 입력전압신호(in)가 GND에서 VDDH로 천이가 완료된 후 반전출력단(outb)가 VSS로 완전히 충전되더라도 A노드는 계속해서 이전 전압(GND)을 유지 하게 된다.

이어, 클럭신호(clock)가 로우레벨에서 하이레벨로 변화하여 N형 트랜지스터(N13)가 온상태로 되며 반전출력단(outb)이 VSS를 유지하므로 N형 트랜지스터(N11)가 오프상태를 유지하게 되어 A노드는 이전 전압(GND)을 유지하게 된다(도 6에서 T11 구간 참조).

다음으로, 입력전압신호(in)가 VDDH에서 GND로 천이하게 되면(도 6의 T12 구간 참조), 캐패시터(C10)에 충전된 전하가 방전되면서 A노드에서도 VDDH에 대응하여 전압이 내려가게 되어 A노드의 전압이 GND에서 대략 VSS로 천이하게 된다. 이에 따라, N형 트랜지스터(N12)가 오프상태로 되며, P형 트랜지스터(P10)는 입력전압신호(in)에 의하여 턴온(Turn on)되어 반전출력단(outb)은 VDDH로 충전된다. 이때 N형 트랜지스터(N11)가 턴온된다. 이 상태에서는 로우레벨의 클럭신호(clock)가 N형 트랜지스터(N13)의 게이트에 인가되고 있으므로 N형 트랜지스터(N13)가 오프상태로 되어 있게 된다(도 6의 T12~T13 구간 참조).

그후, 입력전압신호(in)가 VDDH에서 GND로 천이가 완료된 후 반전출력단(outb)이 VDDH로 완전히 충전되면, 클럭신호(clock)가 로우레벨에서 하이레벨로 변화하여 N형 트랜지스터(N13)가 온상태로 되고 반전출력단(outb)이 VDDH를 유지하므로 N형 트랜지스터(N11)가 온상태를 유지하게 되어 A노드는 VSS로 정확하게 재정의된다(도 6의 T14~T15 구간 참조).

이후에는 상기한 도 6의 구간 T9~T15와 같이 A노드가 GND~VSS 구간에서 정상동작하게 된다. 이와 같이 초기값에 의해 또는 용량 결합시 기생 용량에 의해 의도 된 VSS~GND의 동작범위에서 A노드 값이 벗어나지 않도록 A노드가 VSS이어야 할 조건에서 올바르게 A노드 값을 재정의함으로써 불안정하게 동작할 수 있는 캐패시터(C10)의 A노드가 정확하게 N형 트랜지스터(N12)를 동작시킴으로써 의도한 안정적이고 전력소모도 적은 동작을 수행하게 된다.

즉, 입력전압신호(in)이 VDDH로 천이된 상태에서 A노드를 재정의하지 않으면, 최악의 경우 A노드가 VSS보다 높거나 낮게 되는 경우 그 이후의 입력전압신호(in)의 VDDH에서 GND로의 천이와 GND에서 VDDH로의 천이를 반복함에 따라 A노드는 GND~VSS의 구간에서 점점 더 벗어나게 되어 동작 안정성에 문제가 발생할 우려가 있게 된다. 또한, 이와 같이 A노드가 GND~VSS의 구간에서 벗어나게 되면 트랜지스터(P10,N12)사이에서 관통전류가 발생하게 되어 전력소모가 많아지게 된다.

따라서, 본 발명에서는 입력전압신호(in)의 한 주기마다 A노드를 정확하게 재정의하여 A노드가 GND~VSS의 구간에서 벗어나지 않도록 함으로써 안정적 동작을 보장할 수 있게 된다. 또한, 트랜지스터(P10,N12)사이에서의 관통전류가 발생하지 않게 되어 전력소모를 감소시킬 수 있게 된다.

도 7은 도 3에 도시한 종래의 레벨 시프트 회로의 입출력파형과 본 발명의 레벨 시프트 회로의 입출력파형을 비교한 그림이다. 동 도면에서 알 수 있는 바와 같이, 본 발명의 전파지연(Propagation Delay)이 종래의 레벨 시프트 회로에 비해 빠르게 응답하게 된다.

도 8은 도 3에 도시한 종래의 레벨 시프트 회로의 입력전압대비 VSS 전류특성과 본 발명의 레벨 시프트 회로의 VSS 전류특성을 비교한 그림이다. 피크 전류 (Peak Current)면에서 본 발명이 월등히 적게 나옴을 확인할 수 있으며, 이는 인버터(P10,N12)의 관통전류가 매우 억제되면서 전체적인 전력소모가 눈에 띄게 향상되었음을 의미하는 것이다.

이상에서 설명한 바와 같이, 본 발명은 평판디스플레이 구동용으로 용량결합을 이용한 레벨 시프트 회로에서 피드백(Feedback)신호와 클럭신호를 이용하여 캐패시터 양단의 전압범위를 정확하게 정의하여 비교적 적은 소자 면적으로 안정적인 용량 결합된 인버터 동작을 구현함으로써, 저소비전력과 소면적, 고속의 레벨 시프트 회로를 실현하였다.

상기한 특정 실시예에서는 입력신호(in)에 의하여 구동되는 트랜지스터를 P형 트랜지스터로 사용하고 입력신호에 용량결합된 신호에 의하여 구동되는 트랜지스터를 N형 트랜지스터로 사용하였지만, 업 시프트(Up shift)의 경우에는 입력신호(in)에 의하여 구동되는 트랜지스터를 N형 트랜지스터로 사용하고 입력신호에 용량결합된 신호에 의하여 구동되는 트랜지스터를 P형 트랜지스터로 사용하여도 되는 것임은 물론이다.

한편, 본 발명은 상기한 특정 실시예에 한정되는 것이 아니라, 본 발명의 요지를 이탈하지 않는 범위 내에서 여러 가지로 변형 및 수정하여 실시할 수 있는 것이며, 이러한 변형 및 수정이 첨부되는 특허청구범위에 포함되는 것이라면 본 발명에 속하는 것이라는 것은 자명한 것이다.

이상 설명한 바와 같이 본 발명에 의하면, 캐패시터의 노드에 목표전압을 충 전할것인지의 여부를 결정하는 출력전압에 의해서 구동되는 트랜지스터(N11)와, 신호의 천이구간을 정의하는 클럭을 통해 신호천이시에 느리게 변하는 출력전압에 의한 오동작 영향을 막아주는 트랜지스터(N13)를 직렬로 연결하여, 종래 용량 결합을 사용하는 레벨 시프트 회로에서 캐패시터 2개와 트랜지스터 4개가 수행하던 동작을 캐패시터 1개와 트랜지스터 3개가 수행하도록 함으로써, 회로에서 매우 큰 크기를 차지하게 되는 캐패시터의 수를 줄여 면적 면에서 큰 장점을 가지며, 또한 종래 래치 구조의 레벨 시프트 회로에 비하여 매우 적은 소비전력과 피크 전류 특성을 보이는 장점이 있다. 즉, 본 발명은 비교적 소면적으로 안정적이면서 고속 동작을 구현하면서 저소비전력화를 실현할 수 있게 된다.

Claims

입력단으로부터의 입력신호를 게이트를 통하여 인가받는 제1극성의 제1 트랜지스터와, 양의 전원과 음의 전원 사이에서 상기 제1 트랜지스터와 직렬 접속된 제1극성과는 반대극성인 제2극성의 제2트랜지스터로 구성되고, 상기 제1 및 제2 트랜지스터의 접속노드가 출력단으로 되는 인버터와;

상기 제1 트랜지스터의 게이트와 상기 제2트랜지스터의 게이트 사이에 접속된 캐패시터와;

클럭신호와 상기 인버터의 출력단 신호를 이용하여, 상기 제2트랜지스터의 정확한 스위칭 동작 시점에 맞춰 상기 제2트랜지스터의 게이트에 인가되는 전압을 정확하게 조정하기 위한 전압조정부를 포함하여 구성된 것을 특징으로 하는 레벨 시프트 회로.
제1항에 있어서,

상기 전압조정부는 상기 입력신호의 하강 천이 후에 상기 제2트랜지스터의 게이트에 인가되는 전압을 소정 전압레벨로 조정하는 것을 특징으로 하는 레벨 시프트 회로.
제2항에 있어서,

상기 전압조정부는,

상기 인버터의 출력단에 게이트가 접속되고 그 드레인이 음의 전원에 접속된 제2극성의 제3트랜지스터와;

상기 제3트랜지스터의 소오스에 그 드레인이 접속되고 상기 캐패시터와 상기 제2트랜지스터의 접속노드에 소오스가 접속되며 그 게이트에 클럭신호가 인가되는 제2극성의 제4트랜지스터로 구성되며,

상기 클럭신호는 상기 입력신호의 천이시에 로우레벨이 되고 입력신호의 천이 이후에 하이레벨이 되는 것을 특징으로 하는 레벨 시프트 회로.
제3항에 있어서,

상기 제1극성이 P형이고 상기 제2극성이 N형이며,

상기 소정 전압레벨은 상기 음의 전원의 전압레벨인 것을 특징으로 하는 레벨 시프트 회로.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 제2트랜지스터의 게이트에 접속되어, 초기 구동시 상기 제2트랜지스터의 게이트에 입력되는 초기 전압을 설정하기 위한 초기전압설정부를 더 포함하여 구성된 것을 특징으로 하는 레벨 시프트 회로.
제5항에 있어서,

상기 초기전압설정부는 상기 제2트랜지스터의 게이트와 접지 사이에 형성된 다이오드 접속형 트랜지스터인 것을 특징으로 하는 레벨 시프트 회로.
제6항에 있어서,

상기 제1 내지 제4 트랜지스터 및 상기 다이오드 접속형 트랜지스터는 절연기판상에 저온 폴리 실리콘(Low Temperature Poly-Si; LTPS)을 이용한 박막 트랜지스터(Thin Film Transistor)로 형성된 것을 특징으로 하는 레벨 시프트 회로.