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Description
そして、この画素領域には一方のゲート信号線からの走査信号の供給によって作動する薄膜トランジスタと、この薄膜トランジスタを介して一方のドレイン信号線からの映像信号が供給される画素電極とを備えている。
そして、このような液晶表示装置において、各ゲート信号線のそれぞれに走査信号を供給する走査信号駆動回路、および各ドレイン信号線のそれぞれに映像信号を供給する映像信号駆動回路が備えられている。
このような電圧レベル変換器としては、たとえば図16に示すようなもの、あるいは図17に示すようなものが一般的である。
したがって、他方の極性のMOSトランジスタの電流のON/OFFを制御する電圧が、制御に十分な値に到達する前に何らかの貫通電流が生じてしまうことになる。
入力パルスの入力端子が第1の容量を介してそれぞれゲート端子および第1の端子に接続される第1のNMISTFTと第1のPMISTFTと、
前記入力パルスの入力端子が第2の容量を介してそれぞれ第2の端子に接続される第2のNMISTFTと第2のPMISTFTと、
前記第1のNMISTFTと第1のPMISTFTのゲート端子および第1の端子がゲート端子に接続される第3のPMISTFTと、
前記第2のNMISTFTと第2のPMISTFTの第2の端子がゲート端子に接続される第3のNMISTFTと、
前記第3のPMISTFTの第1の端子は前記第1のNMISTFTの第2の端子と第1のPMISTFTの第2の端子と接続された高電圧電源供給配線側に接続され、前記第3のNMISTFTの第2の端子は前記第2のNMISTFTのゲート端子と第1の端子および前記第2のPMISTFTのゲート端子と第1の端子と接続された低電圧電源供給配線側に接続され、
前記第3のPMISTFTの第2の端子と第3のNMISTFTの第1の端子の接続点を出力端子とすることを特徴とするものである。
実施例1.
《全体構成》
図2は本発明による液晶表示装置の全体を示す概略構成図である。同図は実際の幾何学的配置に対応させて描いた平面図となっている。
同図において、液晶を介して互いに対向配置される一対の透明基板のうち一方のたとえばガラス基板からなる透明基板SUB1がある。
そして、この透明基板SUB1の液晶側の面の周辺を除く中央部(表示部AR)には、図中x方向に延在しy方向に並設される複数のゲート信号線GLおよびy方向に延在しx方向に並設される複数のドレイン信号線DLが形成されている。
スタートパルスクロック信号はメモリ駆動用シフトレジスタ7および画素駆動用シフトレジスタ1に、水平画素アドレス(H)は水平アドレスデコーダ5に、画素データは入力データ取込み回路4に、垂直画素アドレス(V)は垂直アドレスデコーダ6に、それぞれ入力されるようになっている。
そして、この場合の半導体層はたとえば多結晶のシリコン(p−SI)で形成されている。
図1(a)は前記レベル変換器VLCの一実施例を示す回路図である。
なお、このレベル変換器VLCは図2に示したそれの全部に適用されることはなく必要とされる部分、あるいは他の部分に適用されるようにしてもよい。
図1(b)は入力パルスVINの波形および図1(a)に示したノードN2ないしN4のそれぞれにおける信号波形を示したものである。
この際の電位変動ΔV(N2)、ΔV(N3)は概ね次の式(1)、(2)で定まる。
〔数2〕 ΔV(N3)=C2×ΔV/(C2+C2S) ……(2)
ここで、C1S、C2Sは各ノードN2、N3の全ての容量から容量C1、C2を除いたもので、容量C1、C2を有効容量とした場合のいわゆる寄生容量である。
そして、以下の説明では次式(3)、(4)、(5)となるように回路定数が定められているとする。
+V1eff ……(3)
+V2eff ……(4)
ここで、Vth(aMOSb)は、a(a:P又はN)型のMOSトランジスタb(個々のトランジスタを識別する整数)の閾値電圧を示す。また、ゲート電極に印加された電圧からそのMOSトランジスタのしきい値電圧を差し引いた電圧値を有効電圧と称し、V*effと表す。ここで、*は、識別のための整数である。
=VDD+Vth(NMOS1)+V1eff ……(6)
となり、PMOS3は強いOFF状態となる。
=VSS+Vth(NMOS2)+2|Vth(PMOS2)|
+V2eff ……(7)
となり、NMOS3はON状態となる。
このことから、入力パルスVINが+ΔV電圧変動することにより、PMOS3のOFF状態と、NMOS3のON状態がほぼ同時に起こることになる。
PMOS3はOFF状態を維持しているので、NMOS3はノードN4に蓄えられた電荷C(N4)×(VINT−VSS)を(VSS側に)ディスチャージできれば、ノードN4の電圧V(N4)をVSSにできることになる。ここで、C(N4)はノードN4の静電容量、VINTはt1の時刻におけるノードN4の電圧である。
少なくとも、次式(9)の条件を満たすように定数設定すればノードN4の電圧V(N4)はVSSになる。
≧C(N4)×(VINT−VSS) …………(9)
また、次式(10)に示す関係にあるなら、
V(N2)=Vth(NMOS3)の電圧になったところで、NMOS3はカットオフされる。時間t1からNMOS3がカットオフされるまでの時間をteff1とすると、PMOS3はOFF状態であるので、NMOS3によりディスチャージされる電荷Q’(1)は、次式(11)で与えられる。
ここで、I(t)は、βNをNMOS3の電流変換係数、Q(t)をノードN4の時間tでの電荷量、C(N4)をノードN4の容量とすると、
Q(t)/C(N4)<(V(N3)(t)−Vth(NMOS2))のとき、
I(t)=βN((V(N3)(t)−Vth(NMOS2))*(Q(t)/C(N4))−(Q(t)/C(N4))×(Q(t)/C(N4)))/2
Q(t)/C(N4)≧(V(N3)(t)−Vth(NMOS2))のとき、
I(t)=βN((V(N3)(t)−Vth(NMOS2))×(V(N3)(t)−Vth(NMOS2))/2
で与えられ、積分はt1からt1+teff1までの時間行うものとする。
この場合、ノードN3の電圧V(N3)は上式(4)等から、次式(12)となる。
=VSS−Vth(NMOS2)−V2eff ………(12)
これにより、ノードN3の電圧V(N3)、すなわち、NMOS3のゲート電圧はNMOS3のソース電圧VSSよりVth(NMOS2)+V2effだけ低い電位となるので、NMOS3はOFF状態になる。
ノードN2の電圧V(N2)は上式(3)等から、次式(13)となる。
=VDD−|Vth(PMOS1)|−V1eff ……(13)
これにより、ノードN2の電圧V(N2)、すなわち、PMOS3のゲート電圧はPMOS3のソース電圧VDDより|Vth(PMOS1)|+V1effだけ低い電位となるので、PMOS3はON状態になる。
このため、次式(14)の関係にあるならば、PMOS3はON状態を維持する。
………(14)
NMOS3はOFF状態を維持しているので、PMOS3はノードN4に蓄えられた電荷C(N4)×(VDD−VSS)を(VDD側に)ディスチャージできれば、ノードN4の電圧V(N4)をVDDにできることになる。
少なくとも、次式(16)の条件を満たすように定数設定すればノードN4の電圧V(N4)はVDDになる。
≧C(N4)×(VDD−VSS) …………(16)
また、|Vth(PMOS1)|<|Vth(PMOS3)|であるならば、PMOS3がカットオフされる場合となる。時間t2からPMOS3がカットオフされるまでの時間をteff2とすると、NMOS3はOFF状態であるので、PMOS3によりディスチャージされる電荷Q’(2)は、次式(17)で与えられる。
ここで、I(t)は、βPをPMOS3の電流係数、Q(t)をノードN4の時間tでの電荷量、C(N4)をノードN4の容量とすると、PMOS3の電流I(t)は、
Q(t)/C(N4)<(V(N3)(t)−|Vth(PMOS1)|)のとき、
I(t)=βP((V(N3)(t)−|Vth(PMOS1)|)(Q(t)/C(N4))−(Q(t)/C(N4))×(Q(t)/C(N4)))/2
Q(t)/C(N4)≧(V(N3)(t)−|Vth(PMOS1)|)のとき、
I(t)=βP((V(N3)(t)−Vth(NMOS2))×(V(N3)(t)−Vth(NMOS2))/2
で与えられ、積分はt2からt2+teff2までの時間行うものとする。
この場合、ノードN2の電圧V(N2)は上式(3)等から、次式(18)となり、PMOS3は強いOFF状態となる。
=VDD+Vth(NMOS1)+V1eff ………(18)
これにより、ノードN3の電圧V(N3)は上式(4)等から、次式(19)となり、NMOS3はON状態となる。
=VSS+Vth(NMOS2)+V2eff ………(19)
この場合、|Vth(PMOS2)|とVth(NMOS3)との関係は、時間t1からt2の間の動作で述べた説明と同様である。
図3は、本発明による液晶表示装置に形成される電圧レベル変換器VLCの他の実施例を示す回路図で、図1(a)と対応した図となっている。
図1(a)と異なる構成は、出力端子と低電圧電源供給配線VSSとの間に容量CLを接続させていることにある。
このようにした場合に、図1(a)の回路と比較して、その動作は定性的にはほぼ同じになる。
≧{C(N4)+CL}×(VDD−VSS) ………(20)
式(16)は次式(21)になる。
≧{C(N4)+CL}×(VDD−VSS) ………(21)
これらの式を負荷容量の式に変形する上式(20)、(21)は、それぞれ次式(22)、(23)になる。
時間の式に変形すると、それぞれ次式(24)、(25)となる。
/(NMOS3;Vth(PMOS2)) ………(24)
/(PMOS3;Vth(PMOS1)) ………(25)
電流の式に変形すると、それぞれ次式(26)、(27)となる。
{C(N4)+CL}×(VDD−VSS)/(t2−t1) ………(26)
{C(N4)+CL}×(VDD−VSS)/(t3−t2) ………(27)
このことは、負荷(容量)によって、本実施例の電圧レベル変換回路の定数を個々に設定、あるいは確認する煩わしさがともなうことになる。
図4(a)は、図3に対応した図となっており、ノードN4を入力とするCMOSインバータと、このCMOSインバータの出力ノードN5に負荷容量CLを加えた構成となっている。
これらp型のMOSトランジスタPMOS4とn型のMOSトランジスタNMOS4のゲート端子はp型のMOSトランジスタPMOS3の第2の端子とn型のMOSトランジスタNMOS4の第1の端子の接続点に接続されている。
上記回路の動作において、VIN、V(N2)、V(N3)、V(N4)の電圧時間変動は実施例1で説明したとおりである。
この場合、この回路のディスチャージすべき負荷容量は、前記CMOSインバータ(PMOS4、NMOS4)のゲート容量、およびノードN4の配線容量等の寄生容量に限定される。
図5は、レベル変換回路の他の実施例を示す回路図を示す図で、図4(a)と対応した図となっている。
図4(a)の場合と比較して異なる部分は、p型のMOSトランジスタPMOS5およびn型のMOSトランジスタNMOS5からなるCMOSをさらに一段追加した構成とし、その出力端子と低電圧電源供給配線VSSとの間に容量CLを接続させた構成となっている。なお、図5においてC5はノードN5の配線容量等の寄生容量を示す。ノードN6が出力端子を形成している。
このような構成からなる回路は負荷容量が大きい場合に効果的となる。
さらに、このような趣旨から、図6に示すように、p型のMOSトランジスタPMOS6およびn型のMOSトランジスタNMOS6からなるCMOSをさらに一段追加し、その出力端子と低電圧電源供給配線VSSとの間に容量CLを接続させた構成とするようにしてもよいことはもちろんである。なお、図6において、C6はノードN6の配線容量等の寄生容量を示す。ノードN7が出力端子を形成している。
図7(a)は、本発明による液晶表示装置の基板面に形成される電圧レベル変換器の他の実施例を示す回路図である。
同図(a)は、上述した構成の電圧レベル変換器VLCを多段(2段)に接続したものであり、具体的には、図1(a)に示した回路を前段に、図4(a)に示した回路を後段にし、それらの回路の間にCMOS(PMOS4、NMOS4)を介在させて接続したものである。ノードN9が出力端子を形成している。
図7(b)は、入力パルスVIN、上記回路のノードN2ないしN8におけるそれぞれの電圧波形V(N2)ないしV(N8)を示している。
上記回路の動作において、V(N5)までの信号波形は実施例2に説明した内容と同じである。
図7において、C11、C12、C11S、C12Sは、図4(a)における容量C1、C2、C1S、C2Sに対応する。また、C8は、ノードN8に形成される寄生容量を示す。
次式(29)、(30)が成立するので、
〔数30〕 V(N5)min=VSS ………(30)
すなわち、より大きな負荷、換言すれば、より駆動能力のあるCMOSインバータ(PMOS14、NMOS14)を駆動できるようになり、さらに大きな負荷容量CLを駆動させることができる。
上述した各実施例では、入力パルスVINの入力端子と高電圧電源供給配線VDDとの間に、容量C1とn型のMOSトランジスタNMOS1が直列接続されているが、このうちn型のMOSトランジスタNMOS1はダイオードの機能をもたせているものである。
このため、たとえば図1(a)の回路の場合を例にとると、図8(a)に示すように、n型のMOSトランジスタNMOS1を陰極を高電圧電源供給配線VDD側としたダイオードD1に置き換えることができる。
このため、やはり図1(a)の回路の場合を例にとると、図8(b)に示すように、n型のMOSトランジスタNMOS2を陽極を低電圧電源供給配線VSS側としたダイオードD2に置き換えることができる。
また、図8(c)に示すように、前記n型のMOSトランジスタNMOS1をダイオードD1に置き換えるとともに、n型のMOSトランジスタNMOS2をダイオードD2に置き換えるようにしてもよいことはもちろんである。
この場合、p型のMOSトランジスタPMOS1およびp型のMOSトランジスタPMOS2のうちいずれか一方のみを抵抗R1とダイオードD1との直列接続体に置き換えるようにしてもよいことはいうまでもない。
同様に、たとえば図1(a)の回路において、NMOS1およびPMOS1のゲート端子は高電圧電源供給配線VDD側に接続された端子と異なる他方の端子側に接続されたものである。しかし、図9(b)に示すように、高電圧電源供給配線VDD側に接続させるようにしてもよい。
さらに、図9(c)は、図9(a)に示した構成と図9(b)に示した構成をともに採用した構成となっており、このようにしてもよいことはもちろんである。
図10(a)は本発明による液晶表示装置に形成される電圧レベル変換器VLCの他の実施例を示す回路図である。
同図(a)において、まず、入力パルスVINの入力端子にn型のMOSトランジスタNMOS1の第1の端子が、また、n型のMOSトランジスタNMOS2の第1の端子が接続されている。
n型のMOSトランジスタNMOS1およびn型のMOSトランジスタNMOS2のそれぞれのゲート端子には一定のバイアス電圧VBIASが供給されるようになっている。
n型のMOSトランジスタNMOS3の第2の端子は高電圧電源供給配線VDDに接続され、また第1の端子は前記n型のMOSトランジスタNMOS2の第2の端子に接続されている。
このn型のMOSトランジスタNMOS2の第2の端子とn型のMOSトランジスタNMOS3の第1の端子の接続点は、前記容量CBの第2の端子に接続されているとともに、出力端子(N2)を構成するようになっている。
なお、図中、破線で示された容量CSは、容量CB以外の他の容量、たとえばNMOS3のゲート容量、NMOS1のソース容量、あるいはノードN1における配線容量等を含めた寄生容量を示している。
まず、入力パルスVINは、その最大電圧をVH、最小電圧をVLとする。ここで、VHは最大電源電圧VDDの半分、すなわち、次式(31)に示す関係にあるものとし、VLは簡単のため接地レベル(GND)とする。
そして、バイアス電圧VBIASはVHと等しいものとし、次式(32)に示す関係にあるものとする。
また、各n型のMOSトランジスタNNMOS1〜3のしきい値は等しいものとし、その値をVthとする。ここでは、次式(33)の関係があるものとして以下説明する。
時間t1で、入力パルスVINのレベルがLowレベル(以下、’L’と称す)からHighレベル(以下、’H’と称す)に変化すると、NMOS1を通って、ノードN1の電圧VN1は、次式(34)に示す値にまで上昇する。
この際、同時に、NMOS3もON状態にあるので、ノードN2の電圧VN2も上式(34)に示される電圧に向かって上昇を始める。
また、ノードN1の電圧VN1がVH−Vthとなり、NMOS1がカットオフされた際のノードN2の電圧をVN20とし、次式(35)の条件が満たされているものとする。
………(35)
この時、NMOS3は、そのゲート電圧がVN1で、ドレイン電圧がVDD、ソース電圧がVN20であるから、ON状態となる。
しかし、この際、先にカットオフされてフローティングノードとなっているノードN1は容量CBを介してノードN2と容量結合されているので、N2の電圧上昇にともない電圧VN1が上昇する。
………(36)
ここで、次式(37)が満たされていればNMOS3はON状態を維持する。
このため、NMOS3を通じて、電源電圧から電流の流れ込みがつづき、ノードN2の電圧は上昇を続ける。
そして、VN2=VH−Vth以降の電圧上昇分をΔVとすると、この際のノードN1の電圧VN1Δは次式(38)で示され、
=VH−Vth+(Vth+α+ΔV)×CB/(CB+CS)
………(38)
この式(38)からノードN2の電圧VN2=VH−Vth+ΔVを引いた値VN1Δ−VN2が次式(39)に示す条件を満たしている範囲では、NMOS3はON状態を維持することになる。
−ΔV>Vth ………(39)
この式(39)において、次式(40)に示すように、
と置き換えた次式(41)が満たされるならば、
×CB/(CB+CS)−(VDD−(VH−Vth))>Vth …(41)
ノードN2の電圧VN2はVDDの電圧まで上昇することになる。
ノードN2、N3に蓄えられた電荷は、NMOS2を通って入力パルスVINの入力端子側にディスチャージされ、ノードN1、N2、N3における電位VN1、VN2、VN3はいずれもVL(=GND)となリ、以下同様の動作が繰り返される。
図11(a)は、本発明による液晶表示装置に形成される電圧レベル変換器VLCの他の実施例を示す回路図で、図10(a)に対応した図となっている。
図10(a)の場合と比較して異なる構成は、n型のMOSトランジスタNMOS2のゲート端子には一定電圧VBIASではなく、入力パルスVINと逆相の関係にあるパルスVINinvertが入力される構成となっていることにある。上記では、逆相を示す際、VINの後にinvertを付けているが、本明細書では、文字上に横線を記載することで示す場合もある。
時間t1で、入力パルスVINが’L’から’H’に変化し、NMOS1を通してノードN1の電圧VN1は次式(42)に示す値まで上昇する。
NMOS2のゲートには逆相のVINinvertが入力されているので、この時、NMOS2はOFF状態となり、NMOS2を通してのノードN2の電圧上昇は起こらない。
そして、次式(43)が満たされていれば、NMOS3はON状態となり、ノードN2の電圧は上昇し始める。
簡単のため、VN1が上式(43)で与えられる電圧になるまでのNMOS3を通じてのノードN2の電圧上昇を無視し、以降のVN2の電圧上昇分をΔVとすると、この際のノードN1の電圧VN1Δは、次式(44)となる。
=VH−Vth+ΔV×CB/(CB+CS)
………(44)
この式(44)からノードN2の電圧VN2=ΔVを引いた値VN1Δ−VN2が次式(45)の条件を満たしている範囲では、NMOS3はON状態を維持することになる。
−ΔV>Vth ………(45)
この式(45)において、次式(46)による置き換えを行う、
これにより得られる次式(47)が満たされるならば、VN2はVDDの電圧まで上昇することになる。
−VDD>Vth ………(47)
その後の動作は実施例6に示した動作と同様であり、図11(b)に示すように、電圧レベル変換されたパルスが得られる。また、図11(a)に示す本実施形態では、図11(c)の如く、NMOS2のソース端子をVSSとすることも可能である。
図12(a)は本発明による液晶表示装置に形成される電圧レベル変換器VLCの他の実施例を示す図で、図10(a)および図11(a)に対応した図となっている。
図10(a)および図11(a)の構成と異なる部分は、n型のMOSトランジスタNMOS1のゲート端子を一定電圧VBIASへの直接の接続に代えて抵抗RSPを介しての接続とし、さらに、n型のMOSトランジスタNMOS1のゲート端子は入力パルスVINの入力端子と容量CSPによって容量結合されている構成となっている。
時間t1で、入力パルスVINが’L’から’H’へ変化したとき、この電圧変化が容量CPSによってノードN4に伝わる。この時、ノードN4すなわちNMOS1のゲートの変化電圧が、概ね、次式(48)で与えられる。
ここで、CS4はノードN4に形成されている容量から前記容量CSPを除いた寄生容量分を表している。
このため、ノードN4の電圧VN4は次式(49)となる。
この後、VBIASより高い電圧分の電荷は抵抗RSPを通じてバイアス電圧VBIAS側にディスチャージされるが、その際の時定数は、概ね、次式(50)のようになる。
NMOS1がON状態となり、ノードN1の電圧VN1が上昇し、次式(51)の値となったところで、NMOS1はカットオフされてOFF状態となる。
ノードN1の電圧VN1が上式(51)の条件を満たすまでの時間をtcgとすると、この時のノードN4の電圧VN4は概ね次式(52)で与えられる。
………(52)
さらに、上式(52)で与えられるVN4が、次式(53)を満たすように、CSP、RSPを設定すればVN1=VHとすることもできる。
………(53)
簡単のため、VH1=VHが満たされる条件で、かつtcgまでのNMOS3の電流によるノードN2の電圧上昇が無視できると仮定すると、
その後は、NMOS3を通じてのノードN2へのチャージによるVN2の上昇分ΔVN2により、次式(54)となり、実施例7で説明した式(44)と比較してVth分だけ電圧が高くなる。
これは、NMOS3のゲート電圧が実施例7のそれより高いことを意味し、結果として、NMOS3を通じてノードN2をチャージする電流が多くなるため、VN2の上昇速度が上がることを意味する。
したがって、より短時間でレベル変換できることになり、より高速のパルスに対応できることになる。
図13(a)は本発明による液晶表示装置に形成される電圧レベル変換器の他の実施例を示す回路図である。
同図(a)は、図11(a)に示す回路を2段に接続させ、前段のn型のMOSトランジスタNMOS1に対応する、後段のトランジスタ(図13(a)ではn型のMOSトランジスタNMOS4)のゲート端子を高電圧電源供給配線VDD側に接続させた構成となっている。ここで、CB1とCB2とは、図11(a)のCBに対応し、CS1とCS2とは、ノードN1とN2との寄生容量である。
このように構成された電圧レベル変換器は、出力MOS(n型のMOSトランジスタNMOS6)の実効ON抵抗を下げ、負荷回路充電速度を向上させることができるようになる。
時間tAで入力パルスVINが’L’から’H’になると、ノードN1が充電され始め、電位が上昇する。これによりノードN1の電圧VN1がNMOS3のVthまで上昇すると、NMOS3がON状態になり、ノードN2の電位VN2が上昇しはじめる。
上述の説明と同様、ΔV1=VBIAS−Vth−V1とし、ΔV1>Vthならば、NMOS3はON状態を維持し、次式(55)が満たされるなら、VN2はVDDまで上昇する。
+CS1))−VDD≧Vth ………(55)
この時の上昇速度に関する時定数は、概ね、次式(56)で与えられる。
………(56)
但し、RON(t)(NMOS3)は、NMOS3のオン抵抗を示す。
ここで、時定数τは、NMOS3の実効電流値、すなわちそのオン抵抗RONが時間とともに変化するので、時間の関数となる。
時間t2におけるNMOS3の電流Idsは、概ね、次式(57)で与えられる。
………(57)
ここで、AはMOSトランジスタの構造、寸法等で決まる定数を示す。
オン抵抗RON∝1/Idsであるから、ΔV1は上式(56)の時定数を決める大きな因子であることが判る。すなわち、ΔV1を大きくとればとるほど、RONが小さくなり、時定数が減少し、負荷回路の上昇速度が速くなることになる。
NMOS4のゲートはVDDに接続されている。このため、NMOS4のターンオフ電圧はVDD−Vthになる。
NMOS6のソースは本回路の出力であり、負荷回路が接続されているため、初期の電位上昇は遅くなる。したがって、図13(d)に示すΔV2はΔV1よりも大きくなるよう設定することが容易である。このため、RONが小さくなり、ノードN4における電位VN4の上昇速度が速くなる。
図14(a)は本発明による液晶表示装置に形成される電圧レベル変換器の他の実施例を示す図で、図13(a)に対応した図となっている。
図13(a)の場合と異なる部分は、n型のMOSトランジスタNMOS2のゲート端子と第2の端子との間に容量CPを介在させている構成となっている。
この結合容量CPにより入力パルスVINが’H’から’L’に変化するとき、ノードN2の電圧VN2は減少する。すなわち、NMOS3がON状態になったときのVN2はVINの’L’よりも低いので、ノードN1における電位VN1がXBIAS−Vthになり、NMOS1がターンオフするときのVN2は実施例9の場合よりも低くなる。
したがって、ΔV1は実施例9の場合より大きくなり、結果としてVN2およびノードN4における電位VN4の上昇速度が速くなり、立ち上がり時間が速くなる。このため、より高周波のパルスの電圧レベル変換を得ることができる。
なお、図14(b)は上述した回路の動作を示すタイミングチャートを示し、また、図14(c)はノードN1、N2の電位変化を示し、図14(d)はノードN3、N4の電位変化を示している。
図15(a)は本発明による液晶表示装置に形成される電圧レベル変換器の他の実施例を示す図で、図14(a)に対応した図となっている。
図14(a)の場合と異なる構成は、n型のMOSトランジスタNMOS1のゲート端子にも入力パルスVINを供給し、更にn型MOSトランジスタNMOS7を付加し、その第2端子をNMOS1の第2の端子と容量CB1の第1の端子との接続点に接続し、一方、その第1の端子を入力パルスVIN用入力端子に接続し、またそのゲート端子に入力パルスVINを反転したVINinvertが入力されている。
このように構成した場合、実施例10に示した電圧レベル変換器と同様の効果が得られるとともに、実施例10に示した制御バイアスVBIASを用いなくて済むようになる。
なお、図15(b)は、上述の回路の動作を示すタイミングチャートを示し、また、図15(c)はノードN1、N2の電位変化を詳細に示し、図15(d)はノードN3とN4の電位変化を示している。
また、VINinvertが入力される実施例7以降のものに関しては、図11(c)に示す如く、NMOS2或いはNMOS5のソース端子をVSSに接続することも可能である。
また、上述した実施例では、各電圧レベル変換器を構成するトランジスタはそのゲート絶縁膜がたとえばSiO2等からなるMOSトランジスタを用いたものである。しかし、ゲート絶縁膜をたとえばSiN等の絶縁膜からなるMISトランジスタであってもよいことはいうまでもない。
なお、上記では、表示装置のうち、液晶表示装置を中心に記載してきたが、本発明は、液晶表示装置以外、有機EL等、アモルファスシリコンよりも電荷の移動度の高いポリシリコンや単結晶シリコンに近いシリコンによって周辺回路の薄膜トランジスタやダイオード等の素子が形成された表示装置全般に応用できることは言うまでもない。
Claims (2)
- 絶縁基板面にレベル変換回路を含む駆動回路を備え、前記レベル変換回路は、多結晶シリコンを半導体層とする複数の同導電型のMISTFTから構成され、
入力パルスの入力端子が第1のMISTFTの第1の端子および第2のMISTFTの第1の端子に接続され、
第1のMISTFTおよび第2のMISTFTの各ゲート端子は一定電源の供給側に接続され、
第1のMISTFTの第2の端子は第3のMISTFTのゲート端子および容量の第1の端子に接続され、
第3のMISTFTの第1の端子は高電圧電源供給側に接続され、第2の端子は第2のMISTFTの第2の端子に接続され、
第2のMISTFTと第3のMISTFTとの接続点は前記容量の第2の端子が接続されて出力端子となっていることを特徴とする表示装置。 - 第1のMISTFTのゲート端子は抵抗を介して一定電源の供給側に接続されているとともに、入力パルスの入力端子と第1のMISTFTのゲート端子は容量を介して接続されていることを特徴とする請求項1に記載の表示装置。
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