JP2003110420A - レベルシフタ及びそれを用いた電気光学装置 - Google Patents
レベルシフタ及びそれを用いた電気光学装置Info
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Abstract
動作を可能とする。 【解決手段】 一端において低振幅の論理信号を入力す
るコンデンサ112と、コンデンサ112の他端に、オ
フセット電圧を生成するTFT132、134と、一端
において同じ低振幅の論理信号を入力するコンデンサ1
14と、コンデンサ114の他端に、オフセット電圧を
生成するTFT136、138と、高振幅の論理信号に
おける電源電圧の供給線とその基準電圧の供給線との間
に直列接続されるとともに、その接続点を出力端とする
ようにTFT122、124を介挿する。ここで、TF
T122のしきい値電圧は、TFT132、134によ
るオフセット電圧以下に設定され、TFT124のしき
い値電圧は、TFT136、138によるオフセット電
圧以上に設定される。
Description
て、低振幅の論理信号を高振幅の論理信号に高速に変換
するレベルシフタに関する。また、本発明は、そのよう
なレベルシフタを備えた電気光学装置の技術分野にも属
する。
ネッセンス)などの電気光学物質の電気光学的な変化に
より表示を行う電気光学装置が、陰極線管(CRT)に
代わるディスプレイデバイスとして、各種情報処理機器
やテレビジョンなどに広く用いられつつある。
って分類すると、トランジスタやダイオードなどの非線
形素子により画素を駆動するアクティブ・マトリクス型
と、非線形素子を用いないで画素を駆動するパッシブ・
マトリクス型とに大別することができる。このうち、前
者に係るアクティブ・マトリクス型の電気光学装置の方
が、各画素を独立して駆動できるので、表示品位の高い
表示が可能であるとされている。
光学装置は、次のような構成となっている。すなわち、
アクティブ・マトリクス型の電気光学装置においては、
行方向に延在する走査線と、列方向に延在するデータ線
との交差に対応して画素電極が形成されるとともに、さ
らに、当該交差部分にあって画素電極とデータ線との間
に、走査線に供給される走査信号にしたがってオンオフ
する薄膜トランジスタなどの非線形素子が介挿される一
方、画素電極には対向電極が電気光学物質を介して対向
する構成となっている。
るためには、比較的高い電圧が要求される。一方、電気
光学装置に、駆動の基準となるクロック信号や制御信号
などを供給する外部制御回路は、通常、CMOS回路で
構成されるため、その論理信号の振幅は3〜5V程度で
ある。したがって、電気光学装置には、走査線およびデ
ータ線を駆動する駆動回路の出力部分や、クロック信号
等の入力部分に、低振幅の論理信号を高振幅の論理信号
に変換する振幅変換回路(以下、単に「レベルシフタ」
という)が備えられる構成が一般的である。
て電気光学装置には、表示の高解像度や高階調度などが
強く求められている。このため、電気光学装置には、駆
動回路自体の高速動作はもちろんのこと、レベルシフタ
についても高速動作が要求される。また、高解像度のほ
か、単位長さ当たりの画素数も要求されており、このた
めには、回路規模の縮小を図ることも必要となる。
もので、その目的とするところは、簡易な構成によって
回路規模を縮小し、かつ、高速動作が可能なレベルシフ
タ及びそれを用いた電気光学装置を提供することにあ
る。
に、本発明に係るレベルシフタは、一端にて低振幅の論
理信号を入力する第1の容量と、前記第1の容量の他端
に、第1の電圧をオフセットする第1のオフセット回路
と、一端にて前記低振幅の論理信号を入力する第2の容
量と、前記第2の容量の他端に、第2の電圧をオフセッ
トする第2のオフセット回路と、高振幅の論理信号にお
ける電源電圧の供給線とその基準電圧の供給線との間に
直列接続されるとともに、その接続点を出力端とする第
1および第2のスイッチング素子であって、前記第1の
容量の他端に接続された第1のスイッチング素子と、前
記第2の容量に接続された第2のスイッチング素子とを
備える構成を特徴としている。
第1および第2の容量によってそれぞれ直流成分が除去
されるとともに、第1および第2のオフセット回路によ
ってそれぞれ第1および第2の電圧がオフセットされ
る。そして、オフセットされた電圧にしたがうととも
に、例えば前記第1のスイッチング素子は、前記第1の
容量の他端における信号電圧が、前記第1の電圧よりも
低く設定された第1のしきい値電圧以下であればオン
し、前記第2のスイッチング素子は、前記第2の容量の
他端における信号電圧が、前記第2の電圧よりも高く設
定された第2のしきい値電圧以上であればオンする構成
としておけば、動作点が変更された第1および第2のス
イッチング素子が相補的にオンオフすることになる。
スイッチング素子は、前記第1の容量の他端における信
号電圧が、前記第1の電圧よりも低く設定された第1の
しきい値電圧以下であればオンし、前記第2のスイッチ
ング素子は、前記第2の容量の他端における信号電圧
が、前記第2の電圧よりも高く設定された第2のしきい
値電圧以上であればオンする構成としておくのが好適な
一態様である。
グ素子はPチャネル型トランジスタであり、前記第2の
スイッチング素子はNチャネル型トランジスタであり、
前記第1のオフセット回路は、前記電源電圧の供給線と
前記基準電圧の供給線との間に直列接続されたPチャネ
ル型トランジスタおよびNチャネル型トランジスタであ
って、その接続点電圧を前記第1の電圧並びに該Pチャ
ネル型トランジスタおよびNチャネル型トランジスタの
ゲート電圧とし、前記第2のオフセット回路は、前記電
源電圧の供給線と前記基準電圧の供給線との間に直列接
続されたPチャネル型トランジスタおよびNチャネル型
トランジスタであって、その接続点電圧を前記第2の電
圧並びに該Pチャネル型トランジスタおよびNチャネル
型トランジスタのゲート電圧とした構成が好ましい。
ランジスタ特性と他方のチャネル型のトランジスタ特性
とが相違していても、その相違を相殺する方向に、オフ
セットされる第1または第2の電圧が変位する。
び第2の容量サイズに比べて、十分に周波数が高く、か
つ、規則的に変化する低振幅の論理信号(例えばデュー
ティ比50%のクロック信号)には好適である。
力したり、論理レベルが継続するような論理信号を入力
したりすると、第1および第2のスイッチング素子のオ
ンオフが不確定状態となる、という不都合がある。
タの出力に応じて、すなわち、前記した第1のスイッチ
ング素子と第2のスイッチング素子の接続点電圧に応じ
て、前記第1のオフセット回路及び第2のオフセット回
路のオフセット電圧を変える構成が好ましい。
ッチング素子のオンオフ状態が確定すれば、以後、第1
または第2の容量の出力端における電圧減衰によって、
出力端における電位の不確定状態が防止されることにな
る。
おいては、入力される論理信号が遷移しなければ、出力
端における電位の不確定状態が避けられない。そこで、
前記第1または第2のオフセット制御回路にかかわら
ず、前記第1および第2のスイッチング素子が互いに排
他的にオンオフするように、前記第1の容量の他端およ
び前記第2の容量の他端に、それぞれ初期電圧を印加す
る初期化回路を備える構成が好ましい、と考える。
路においては、一般に、微弱ながら電流が流れることに
よって、無駄な電力消費が発生するという不都合があ
る。例えば、これら第1及び第2のオフセット回路が、
上述のように、Nチャネル型のトランジスタ及びPチャ
ネル型のトランジスタからなる場合においては、両者間
に微弱ながら電流が流れることにより、無駄な電力消費
が発生する。
路に供給される「前記電源電圧」、「前記基準電圧」の
少なくとも一部を「前記低振幅の論理信号」に置きかえ
る構成が好ましい。この構成によれば、オフセット回路
を、例えば上述のように、Nチャネル型トランジスタと
Pチャネル型トランジスタとによって構成する場合にお
いては、両者間の電位差は前記低振幅の論理信号に同期
して変動し、前記電源電圧と前記基準電圧を供給する構
成の場合と比較して電位差が縮小される期間を得ること
が可能である。電位差が縮小されることで消費電流を削
減する効果を得る。
成するNチャネル型トランジスタとPチャネル型トラン
ジスタ間の電位差を縮小する手段として、前記低振幅の
論理信号を用いる構成としたが、本発明はこのような形
態に限定されるものではなく、前記低振幅の論理信号に
同期した信号を用いる構成としてもよい。
うちいずれについて、前記低振幅の論理信号あるいは前
記低振幅の論理信号に同期した信号に置きかえるかは、
レベルシフタの動作形態に合わせた設計事項である。
ては更に、一端にて低振幅の論理信号を入力する第2の
容量と、前記第2の容量の他端に、第2の電圧をオフセ
ットする第2のオフセット回路と、高振幅の論理信号に
おける電源電圧の供給線とその基準電圧の供給線との間
に直列接続されるとともに、その接続点を出力端とする
第1および第2のスイッチング素子であって、前記低振
幅の論理信号がLレベルのときにはオンする第1のスイ
ッチング素子と、前記第2の容量の他端における信号電
圧が、前記第2の電圧よりも高く設定された第2のしき
い値電圧以上であればオンする第2のスイッチング素子
とを備える構成を採用してもよい。
ベルシフタにおいて、第1の容量及び第1のオフセット
回路を省略することで、第1のスイッチング素子には、
前記低振幅の論理信号が直接に入力されることとなると
ともに、該論理信号がLレベルの時にはオンとなる構成
となるものである。これによれば、第1のオフセット回
路それ自体が存在しないから、そこにおける電力消費と
いうことを考える必要がない。
フセット回路を省略することによれば、それらを構成す
べきデバイスが減少することになるから、製造上の歩留
まり向上につながり、コストの低減化を図ることができ
る。
低振幅の論理信号を入力する第1の容量と、前記第1の
容量の他端に、第1の電圧をオフセットするオフセット
回路と、高振幅の論理信号における電源電圧の供給線と
その基準電圧の供給線との間に直列接続されるととも
に、その接続点を出力端とする第1および第2のスイッ
チング素子であって、前記第1の容量の他端における信
号電圧が、前記第1の電圧よりも低く設定された第1の
しきい値電圧以下であればオンする第1のスイッチング
素子と、前記低振幅の論理信号がHレベルのときにはオ
ンする第2のスイッチング素子とを備える構成としても
よい。いずれの構成とするかはレベルシフタの動作形態
にあわせた設計事項である。
動回路に応用することにより、電気光学装置の表示の高
解像度化及び高階調度化に大きな効果がある。さらに、
回路規模の縮小化にも効果がある。
に説明する実施の形態から明らかにされる。
て図面を参照して説明する。
形態に係るレベルシフタの構成について図1を参照して
説明する。この図において、入力端INは、変換前にお
ける低振幅の論理信号を入力するものであり、出力端O
UTは、変換後における高振幅の論理信号を出力するも
のである。ここで、説明の便宜上、低振幅信号において
Lレベルに相当する低電位側(基準)電位をVSSLと、
Hレベルに相当する高位側電位をVDDLとそれぞれ表記
することにする。同様に、高振幅信号においてLレベル
に相当する低位側(基準)電位をVSSHと、Hレベルに
相当する高位側電位をVDDHと、それぞれ表記すること
にする。
112、114の一端は、それぞれ入力端INに接続さ
れている。一方、コンデンサ112の他端は、Pチャネ
ル型TFT(Thin Film Transistor)122のゲートP
inに、コンデンサ114の他端は、Nチャネル型TFT
124のゲートNinに、それぞれ接続される。
122のソースは、高位側電位VDD Hの供給線に接続さ
れ、また、第2のスイッチング素子たるTFT124の
ソースは、低位側電位VSSHの供給線に接続され、さら
に、TFT122、124のドレインは共通接続されて
いる。ここで、TFT122、124の共通ドレインを
Cdと表記する。
インCdは、Pチャネル型TFT142およびNチャネ
ル型TFT144のゲートにそれぞれ接続されている。
ここで、TFT142、144は、レベルシフタ100
における出力段のインバータを構成するものである。
側電位VDDHの供給線に接続され、また、TFT144
のソースは、低位側電位VSSHの供給線に接続され、さ
らに、TFT142、144のドレインは共通接続され
ている。そして、TFT142、144の共通ドレイン
が、このレベルシフタ100の出力端OUTとなってい
る。
ち、TFT122のゲートPinには、第1のオフセット
回路を構成するPチャネル型TFT132とNチャネル
型TFT134とによって、電圧Vofs1がオフセット
されている。この電圧Vofs1はオフセット回路を構成
する両タイプのTFTの特性が理想的にバランスがとれ
ていれば高位側電位VDDHと低位側電位VSSHの中間電位
となる。詳細には、TFT132のソースは、高位側電
位VDDHの供給線に接続され、また、TFT134のソ
ースは、低位側電位VSSHの供給線に接続され、さら
に、TFT142、144のドレインおよびゲートが互
いに共通に接続されるとともに、当該共通部分が、コン
デンサ112の他端(ゲートPin)に接続されている。
Nin)には、第2のオフセット回路を構成するPチャネ
ル型TFT136とNチャネル型TFT138とによっ
て、高位側電位VDDHと低位側電位VSSHとの中間電位V
ofs2がオフセットされる構成となっている。
は、低振幅信号においてLレベルに相当する低電位側電
位VSSLと、高振幅信号においてLレベルに相当する低
位側電位をVSSHとが同一電位であるとし、さらに、高
振幅信号の振幅電圧は低振幅信号の振幅電圧の2倍、す
なわち、(VDDH−VSSH)=2(VDDL−VSSL)である
とする。また、同様に説明簡略化のために、TFTのオ
ン抵抗については、無視することにするが、このため説
明で図示する各種波形は実際とはやや異なる。
FTがオン/オフするしきい値電圧VthPは、高位側電
位VDDHと低電位側電位VSSHとの中間電圧よりも低くな
るように設定されている。同様に、Nチャネル型TFT
がオン/オフするしきい値電圧VthNは、高位側電位V
DDHと低電位側電位VSSHとの中間電圧よりも高くなるよ
うに設定されている。
セット回路によってオフセットされる電圧Vofs1は、
(VDDH−VSSH)/2であるので、本実施形態における
しきい値電圧VthPは、電圧Vofs1よりも低く設定さ
れることになる。同様に、TFT136、138からな
る第2のオフセット回路によってオフセットされる電圧
Vofs2は、(VDDH−VSSH)/2であるので、本実施
形態においてしきい値電圧VthNは、電圧Vofs2より
も高く設定されることになる。
0の動作について説明する。図2は、この動作を説明す
るための図であって、各部における電圧波形を示す図で
ある。
が50%である低振幅の論理信号が供給されると、ゲー
トPinに表れる電圧波形は、当該論理信号の微分波形
に、電圧Vofs1をオフセットしたものとなる一方、ゲ
ートNinに表れる電圧波形は、当該論理信号の微分波形
に、電圧Vofs2をオフセットしたものとなる。本実施
形態では、電圧Vofs1と電圧Vofs2とは等しいので、
ゲートPin、Ninに表れる電圧波形は、図2に示される
ように、同一となる。
値電圧VthPを越え、かつ、ゲートNinにおける電圧が
しきい値電圧VthN以上となれば、TFT122がオフ
し、TFT124がオンするので、共通ドレインCdの
電位は、低位側電位VSSHとなる。したがって、出力端
OUTの電位は、すなわち、出力段のインバータ(TF
T142、144)によって反転された電位は、高位側
電位VDDHとなる。
電圧VthP以下となり、かつ、ゲートNinにおける電圧
がしきい値電圧VthNを下回れば、TFT122がオン
し、TFT124がオフするので、共通ドレインCdの
電位は、高位側電位VDDHとなる。したがって、出力端
OUTの電位は、低位側電位VSSHとなる。
位VDDHと低位側電位VSSHとの中間電位になるのは、P
チャネル型のTFT132、136の特性と、Nチャネ
ル型のTFT134、138の特性とが理想的にバラン
スがとれているときである。ところが、レベルシフタ1
00を集積化して形成する場合に、両チャネル型の特性
を互いに理想的にバランスがとれているように形成する
のは製造上のばらつきなどにより困難である。
ジスタの特性差を相殺する方向の動作が行われる。そこ
で以下、この動作について説明する。
チャネル型TFTの特性が、TFT132、134を含
めたPチャネル型TFTの特性よりも劣ってしまった場
合を想定する。
ということは、オンしにくくなるということであり、換
言すれば、そのしきい値電圧VthNが、図3に示される
ように、両チャネル型の特性が等しいときと比較して高
くなることを意味する。
Pチャネル型TFT136の特性よりも劣る場合、前者
の抵抗の方が後者の抵抗よりも高くなるので、両者の接
続点電圧Vofs2は、図3に示されるように、両者の特
性が等しいときと比較して高くなる。
しきい値電圧VthNが高くなる分オンしにくくなるもの
の、オフセットされる電圧Vofs2も高くなる。すなわ
ち、Nチャネル型TFT122がオンしにくくなるのを
相殺するように、オフセット電圧Vofs2が上昇するこ
とになる。
チャネル型TFTの特性よりも劣ってしまった場合につ
いては、特に図示はしないが、同様なことがいえる。
チャネル型のTFTが他方のチャネル型のTFTよりも
劣ってしまっても、その特性差を相殺する方向に、電圧
Vof s1またはVofs2が変位することになるので、TF
Tの特性差による影響を受けにくくなることが判る。
おいて、入力端INに供給される論理信号は、コンデン
サ112、114の容量サイズや、付随する回路要素で
決まる時定数と比較して、論理信号の周波数が十分に高
く、また、そのデューティ比がほぼ50%とするもので
ある。これは、典型的にはクロック信号のような信号で
ある。
シフタ100では、コンデンサ112(114)による
微分波形の信号電圧が最終的にオフセット電圧Vofs1
(Vo fs2)に収束するので、入力される論理信号の周
波数が低い場合や、不規則パルスのように同一の論理レ
ベルが長期間にわたるような場合などでは、当該微分波
形の信号電圧が、しきい値電圧VthP(VthN)を跨ぐ
事態が発生する。
Nに供給される論理信号がHレベルに相当する高位側電
位VDDLに遷移して比較的長期間経過すると、ゲートNi
nの電位がしきい値VthNを下回ってしまう。このた
め、入力端INに供給される論理信号がHレベルに相当
する高位側電位VDDLであるにもかかわらず、Pチャネ
ル型TFT124のみならず、Nチャネル型TFT12
2もオフしてしまうので、共通ドレインCdの電位が意
図しない状態となる。同様に、入力端INに供給される
論理信号がLレベルに相当する低位側電位VSSLに遷移
して比較的長期間経過すると、ゲートPinの電位がしき
い値VthPを上回ってしまうので、入力端INに供給さ
れる論理信号がLレベルに相当する低位側電位VSSLで
あるにもかかわらず、Nチャネル型TFT122のみな
らず、Pチャネル型TFT124もオフしてしまうの
で、共通ドレインCdの電位が意図しない状態となる。
できないと、出力段のインバータにおける出力端OUT
の電位も意図しない状態となってしまう。したがって、
第1実施形態に係るレベルシフタ100にあっては、高
速動作が可能ではあるものの、入力される論理信号が限
定的である、という制約がある。
施形態について説明する。図5は、第2実施形態に係る
レベルシフタ102の構成を示す回路図である。なお、
この図において、第1実施形態(図1参照)との相違点
は、Nチャネル型TFT152およびPチャネル型TF
T156が追加的に設けられた点にある。
ゲートが、TFT122、124の共通ドレインCdに
接続され、そのソースが、低位側電位VSSHの供給線に
接続され、そのドレインが、TFT132、134のド
レイン(ゲート)に接続されている。すなわち、TFT
152は、共通ドレインCdの電位が、高振幅における
Hレベルであればオンして、TFT122のゲートPin
における電位を強制的に低位側電位VSSHとするもので
ある。
ートが、TFT122、124の共通ドレインCdに接
続され、そのソースが、高位側電位VDDHの供給線に接
続され、そのドレインが、TFT136、138のドレ
イン(ゲート)に接続されている。すなわち、TFT1
52は、共通ドレインCdの電位が、高振幅におけるL
レベルであればオンして、TFT124のゲートNinに
おける電位を強制的に高位側電位VDDHとするものであ
る。
一であるので、その説明を省略することにする。
2の動作について説明する。図6は、この動作を説明す
るための図であって、各部における電圧波形を示す図で
ある。なお、前述したように説明簡略化のために、TF
Tのオン抵抗については、無視することにする。このた
めに説明に図示する各種波形は実際とはやや異なるが、
動作概略の理解には大きな支障はない。
理信号が低位側電位VSSLから高位側電位VDDLに遷移す
ると、その微分波形の立ち上がりによってゲートPinの
電位は、しきい値VthPを越えるのでPチャネル型TF
T122がオフする一方、ゲートNinの電位は、しきい
値VthN以上となるのでNチャネル型TFT124がオ
ンする。このため、共通ドレインCdの電位は、Lレベ
ルに相当する低位側電位VSSHとなる。よって、TFT
156がオンする結果、ゲートNinの電位は、TFT1
36、138によるオフセット電圧にかかわらず、高位
側電位VDDHに維持される。したがって、この後、低振
幅の論理信号が長期間にわたって高位側電位VDDLとな
っても、ゲートNinの電位は、しきい値VthNを下回る
ことはない。
ートPinの電位は、第1実施形態と同様に、入力された
論理信号の微分波形に電圧Vofs1をオフセットしたも
のとなる。
論理信号が高位側電位VDDLから低位側電位VSSLに遷移
すると、その微分波形の立ち下がりによってゲートPin
の電位は、しきい値VthP以下となるのでTFT122
がオンする一方、ゲートNinの電位は、しきい値VthN
を下回るのでTFT124がオフする。このため、共通
ドレインCdの電位は、Hレベルに相当する高位側電位
VDDHとなる。よって、TFT152がオンする結果、
ゲートNinの電位は、TFT132、134によるオフ
セット電圧にかかわらず、低位側電位VSSHに維持され
る。したがって、この後、低振幅の論理信号が長期間に
わたって低位側電位VSSLとなっても、ゲートPinの電
位は、しきい値VthPを上回ることはない。
ートNinの電位は、第1実施形態と同様に、入力された
論理信号の微分波形に電圧Vofs2をオフセットしたも
のとなる。
タ102にあっては、同一の論理レベルが長期間にわた
る場合であっても、TFT122、124がともにオフ
することがない。したがって、第2実施形態によれば、
第1実施形態のように、入力する論理信号に制約を受け
ることがない。
ット回路を構成している3個のトランジスタの抵抗比で
オフセット電圧が決定されるので、簡略動作説明である
図6よりも複雑な波形が出力されることには留意する必
要がある。
ドレインCdの電位に応じて、ゲートPinまたはNinの
電位を、強制的に低位側電位VSSHまたは高位側電位V
DDHとする構成であるため、すなわち、出力側のドレイ
ン電位に応じて入力側のゲート電位を確定する構成であ
るため、例えば、電源投入直後のような初期状態にあっ
ては、そもそも出力が確定しない、といった不都合が考
えられる。
実施形態について説明することにする。なお、この第3
実施形態にあっては、ゲートPin、Ninの電位をLレベ
ルに相当する電位にリセットする第1の態様と、Hレベ
ルに相当する電位にセットする第2の態様とが考えられ
るので、ここでは、まず第1の態様について説明するこ
とにする。
に係るレベルシフタ104の構成を示す回路図である。
この図において、第2実施形態(図5参照)と相違する
点は、Nチャネル型TFT161、165が追加的に設
けられた点にある。
ソースが、低位側電位VSSHの供給線に接続され、その
ドレインが、TFT132、134のドレイン(ゲー
ト)に接続される一方、TFT165については、その
ソースが、低位側電位VSSHの供給線に接続され、その
ドレインが、TFT136、138のドレイン(ゲー
ト)に接続されて、TFT161、165のゲートに
は、リセット時において高位側電位VDDHとなるリセッ
トパルスRpが供給される構成となっている。
態と同一であるので、その説明を省略することにする。
説明するため図であって、各部における電圧波形を示す
図である。
される論理信号の電位に変化が全くない場合、ゲートP
inはオフセット電圧Vofs1となり、ゲートNinはオフ
セット電圧Vofs2となる状態に至る。この状態では、
TFT122、124がともにオフであるので、ドレイ
ンCdひいては出力端OUTの電位が確定しない。
て、その電位が高位側電位VDDHになると、TFT16
1、165がオンになるので、ゲートPin、Ninの電位
は、強制的に低位側電位VSSHにリセットされる。この
ため、TFT122がオン、TFT124がオフして、
ドレインCdが高位側電位VDDHに確定することにな
る。以降の動作については第2実施形態と同様である。
の態様に係るレベルシフタ106の構成を示す回路図で
ある。この図において、第2実施形態(図5参照)と相
違する点は、Pチャネル型TFT163、167が追加
的に設けられた点にある。
ソースが、高位側電位VDDHの供給線に接続され、その
ドレインが、TFT132、134のドレイン(ゲー
ト)に接続される一方、TFT167については、その
ソースが、高位側電位VDDHの供給線に接続され、その
ドレインが、TFT136、138のドレイン(ゲー
ト)に接続されて、TFT163、167のゲートに
は、セット時において低位側電位VSSHとなるセットパ
ルスSpが供給される構成となっている。
態と同一であるので、その説明を省略することにする。
を説明するため図であって、各部における電圧波形を示
す図である。
される論理信号の電位に変化が全くない場合、第1の態
様と同様な理由によって、TFT122、124がとも
にオフとなるので、ドレインCdひいては出力端OUT
の電位が確定しない。
その電位が低位側電位VSSHになると、TFT163、
167がオンになるので、ゲートPin、Ninの電位は、
強制的に高位側電位VDDHにセットされる。このため、
TFT122がオフ、TFT124がオンして、ドレイ
ンCdが低位側電位VSSHに確定することになる。以降
の動作については第2実施形態と同様である。
のオフセット回路を構成している3個のトランジスタと
初期化のために設けられたトランジスタの抵抗比でオフ
セット電圧が決定されるので、簡略動作説明である図1
0よりも複雑な波形が出力されることには留意する必要
がある。
よれば、簡易な構成で、高速動作が可能なレベルシフタ
が実現されることになるが、上記第1乃至第3実施形態
に係るレベルシフタ100、102、104、106に
おいては、共通して次のような不都合がある。すなわ
ち、TFT132、134により構成される第1のオフ
セット回路及びTFT136、138により構成される
第2のオフセット回路における電力消費の無駄が発生す
ることである。これは、第1又は第2のオフセット回路
では、TFT132及び134間又はTFT136及び
138間において、高位側電圧VDD H及び低位側電圧V
SSH間の電位差が常にかかることで、TFT132から
TFT134へ又はTFT136からTFT138へと
いう電流が微弱ながら流れてしまうことによる。
し得る本発明の第4実施形態について、図11を参照し
ながら説明する。ここに図11は、第4実施形態に係る
レベルシフタ108の構成を示す回路図である。なお、
この図におけるレベルシフタ108は、上記第1実施形
態に基づいており、第4実施形態は、この第1実施形態
の変形形態として位置付けられる。
を構成するTFT138のソースと、入力端INとを短
絡する短絡線401が設けられている。これにより、第
2のオフセット回路のTFT136及び138間に印加
される電圧を低減させることができる。具体的には例え
ば、VDDH=6〔V〕、VDDL=3〔V〕、VSSH=VS SL
=0〔V〕との仮定を置けば、第1実施形態では、動作
中常にVDDH−VSSH=6〔V〕の電位差がかかっている
のに比べて、第4実施形態では入力信号と同期してV
DDH−VDDL=6〔V〕またはVDDH−VSSL=3〔V〕の
2値をとることになる。電位差が小さくなっている期間
があることによりTFT136及び138間を流れる電
流値を削減する効果をもたらす。
り、Nチャネル型TFT124のドライブ能力を改善す
る。よって第4実施形態におけるTFT124は、上記
第1実施形態に比べて小型化することが可能である。こ
れ以外の構成については第1実施形態と同一であるの
で、その説明を省略することとする。
構成するTFT138のソースと入力端INとを短絡す
る形態について述べたが、本発明はこのような形態に限
定されるものではない。 レベルシフトの電位関係に応
じてオフセット回路に供給されている電位の一部を入力
信号線から供給させる構成とすることで同様の効果を得
ることができる。どの電位を入力信号に置き換えるかは
設計事項である。
のTFT138に入力すべき信号として、入力信号その
ままを用いていたが、本発明はこのような形態にも限定
されない。つまり、本実施形態のような作用効果は、T
FT138又はTFT134と入力端INとを短絡する
という手段のみによって実現されるものではない。より
広く言えば、入力信号に同期した信号を発生させる電源
を別途用意し、それをオフセット回路に供給されている
電位の一部と置き換えることが可能である。
4実施形態によれば、第1又は第2のオフセット回路に
入力信号を入力することによって、無駄な電力消費を回
避することができるが、以下では、より効果的に略同様
な作用効果を達成し得る構成について、これを本発明の
第5実施形態として説明する。図12は、第5実施形態
に係るレベルシフタ110の構成を示す回路図である。
なお、この図におけるレベルシフタ110は、上記第1
実施形態に基づいており、第5実施形態は、この第1実
施形態の変形形態として位置付けられる。
て設けられていたコンデンサ112と、第1のオフセッ
ト回路とが省略されている。これ以外の構成について
は、第1実施形態と同一であるので、その説明を省略す
ることとする。
0の動作について説明する。図13は、この動作を説明
するための図であって、各部における電圧波形を示す図
である。なお、第5実施形態は、上述したように第1実
施形態に基づくものであるので、その動作は基本的に図
2を参照して説明したのと殆ど同一である。したがっ
て、以下では、重複する点についてはその図示及び説明
を省略ないし簡略化し、第5実施形態において特徴的な
部分についてのみ説明を加えることとする。
ティ比50%である低振幅の論理信号が供給されると、
ゲートPinに表れる電圧波形は、当該論理信号そのまま
の波形を反映したものとして表れる。これは、コンデン
サ112及び第1のオフセット回路が存在しないためで
ある。一方、ゲートNinに表れる電圧波形は、上記第1
実施形態と全く同様である。
圧がしきい値電圧VthPを越える場合とは、すなわち入
力信号の値がVDDLのときであり、このような場合であ
って、かつ、ゲートNinにおける電圧がしきい値電圧V
thN以上となれば、TFT122がオフし、TFT12
4がオンすることになる。他方、ゲートPinにおける電
圧がしきい値電圧VthP以下になる場合とは、すなわち
入力信号の値がVSSLのときであり、このような場合で
あって、かつ、ゲートNinにおける電圧がしきい値電圧
VthNを下回れば、TFT122がオンし、TFT12
4がオフすることになる。以下、後段のインバータ(T
FT142、144)及び出力端OUTにおける電位
は、概ね図2を参照して説明したとおりである。
オフセット回路を省略した構成となっているため、そこ
で消費される電力というものを観念しようがない。つま
り、第5実施形態では、上記第1実施形態に比べて、第
1のオフセット回路を省略した分だけ、電力消費量の削
減が可能となるのである。
省略した構成となっていたが、本発明はこのような形態
に限定されるものではなく、例えばこれとは逆に、図1
4に示すように、第2のオフセット回路を省略した構成
となるレベルシフタ110´としてもよい。このような
形態によれば、第2のオフセット回路が存在しないこと
により、そこで消費される電力というものを観念しよう
がなく、その省略分の電力消費を削減することが可能と
なり、これによって上述と略同様な作用効果が奏される
ことになる。
及び第5実施形態は、いずれも第1実施形態に係るレベ
ルシフタ100に基づく構成を採っていたが、本発明
は、このような形態に限定されるものではない。すなわ
ち、第1のオフセット回路又は第2のオフセット回路を
構成するTFT134又は138のソースと入力端IN
を短絡させること(第4実施形態)や、第1オフセット
回路又は第2オフセット回路の設置を省略すること(第
5実施形態)等は、上述の図5(第2実施形態)、図7
(第3実施形態の第1の態様)、図9(第3実施形態の
第2の態様)に対しても、その適用が可能である。
態の特徴を併せもつ形態をその範囲内に収めることも勿
論である。図15においては、その一例として、第4実
施形態のように第2のオフセット回路中のTFT138
のソースと入力端INとを短絡する短絡線401を設け
るとともに、第5実施形態のようにコンデンサ112及
び第1のオフセット回路を省略した構成となるレベルシ
フタ200を示している。なお、この図15では、図5
に示した第2実施形態がその基礎となっており、コンデ
ンサ156が設けられて共通ドレインCdからのフィー
ドバックがかけられる構成となっているため、第2実施
形態の説明中述べたように、入力信号がDC的な変動を
見せる場合においても、安定した動作が可能となるとい
う上記と略同様な作用効果が得られるようにもなってい
る。
フセット回路において、TFT136及びTFT138
間に印加される電位差が従前よりも小さくなることによ
り、無駄な電力消費が回避される作用効果を得ることが
できる。また、これに併せて、第1のオフセット回路が
存在しないことにより、該第1のオフセット回路におけ
る電力消費がそもそも生じ得ないという作用効果をも得
ることができる。
及び第5実施形態で述べた双方の作用効果を同時に享受
し得ることとなる。そして、このような最も好適な形態
の一例となる図15によれば、図1に示した第1実施形
態等に比べて、その電力消費量を約1/6〜1/7にま
で落とすことが可能であることを、本願発明者は確認し
た。
施形態と、第4又は第5実施形態との両特徴を併せもつ
形態等)も当然に可能であるが、その点の図示及び説明
については省略する。
は、スイッチング素子としてTFTを例にとって説明し
たが、本発明はこれに限られない。すなわち、スイッチ
ング素子としては、バイポーラ型や、MOS(Metal Ox
ide Semiconductor)型、より広義にはMIS(Metal I
nsulator Semiconductor)型などのように種々のものが
適用可能である。
なレベルシフタは、例えば、液晶装置等の電気光学装置
の駆動回路に利用してもよい。以下では、当該電気光学
装置について、図16を参照しながら説明する。ここに
図16は、本実施形態に係る電気光学装置の概要構成を
示す斜視図である。
クス状に配列された画素電極9a、該画素電極9aに接
続されたTFT30、該TFT30に接続された走査線
3a及びデータ線6a等が形成されたTFTアレイ基板
10を備えている。このうち画素電極9aは、例えばI
TO(インディウム・ティン・オキサイド)等の透明導
電性材料等で形成されている。また、走査線3a及びデ
ータ線6aは、図に示すように、マトリクス状に配列さ
れた画素電極9a間の間隙を縫うように、格子状に形成
されている。そして、走査線3aは走査線駆動回路93
aに接続され、データ線6aもまたデータ線駆動回路9
6aに接続されている。走査線駆動回路93aは、走査
線3aに対して、例えば線順次に走査信号を供給し、デ
ータ線駆動回路96aは、データ線6aに対して前記走
査信号の供給タイミング等を計った上で、所定のタイミ
ングで画像信号を供給するものである。
イ基板10に対向配置されその全面に共通電極21が形
成された対向基板20が備えられている。共通電極21
は、上述の画素電極9aと同様に、ITO等の透明導電
性材料からなる。そして、TFTアレイ基板10及び対
向基板20間には、電気光学物質の一例たる液晶層50
が挟持されている。
線3aを通じた走査信号の供給により、TFT30のO
N・OFFを制御するとともに、該TFT30がONと
されている状態において、データ線6aを通じて供給さ
れてくる画像信号を画素電極9aに印加することが可能
である(アクティブマトリクス駆動)。このように画像
信号が画素電極9aに印加されると、当該画像信号に対
応した所定の電位差が、該画素電極9aと共通電極21
間に生じる(つまり、画素毎に所定の電位差が生じる)
こととなり、これによって、前記液晶層50中の液晶の
配向状態の変化、それに起因する光透過率の変化が生じ
ることとなるので、画像を表示することが可能となるの
である。ここで、液晶に対する光の入射は、例えば、当
該電気光学装置の内部に設けられた光源や、当該電気光
学装置の外部に存在する蛍光灯等の光源等を考えること
ができる。なお、本実施形態においては、画素電極9a
及び共通電極21のいずれも、透明導電性材料からなる
から、いわゆる「透過型」として使用可能である。
は特に、図16に示すように、走査線駆動回路93aの
一部として、レベルシフタ回路300が備えられてい
る。このレベルシフタ回路300内には、走査線3aの
1本ずつに対応するように、上記第1乃至第5実施形態
として説明したレベルシフタが複数設けられている。す
なわち、レベルシフタ回路300では、例えば図1に示
すような一のシフトレジスタ100のOUTに一の走査
線3aが電気的に接続されており、別のシフトレジスタ
100のOUTに別の走査線3aが電気的に接続されて
いる、というようになっている。
ータ線駆動回路96aは、TFTアレイ基板10上に前
記TFT30等の製造プロセスと同一の製造プロセスに
よって作り込んだ内蔵タイプとすることが可能である。
あるいはまた、走査線駆動回路93a及びデータ線駆動
回路96aを、別途、パッケージとして構成し、これを
TFTアレイ基板10上に搭載する外付けタイプとする
ことが可能である。いずれにしても、本発明の範囲内に
あることに変わりはない。
FT30に代えて、薄膜ダイオード(TFD)を用いた
電気光学装置も知られているが、本発明は、そのような
ものも範囲内に収める。
のではなく、請求の範囲及び明細書全体から読み取れる
発明の要旨、あるいは思想に反しない範囲で適宜変更可
能であり、そのような変更を伴うレベルシフタ及び電気
光学装置もまた、本発明の技術的範囲に含まれるもので
ある。
易な構成で、かつ、高速動作が可能なレベルシフタを実
現することが可能となる。
構成を示す回路図である。
ミングチャートである。
ミングチャートである。
明するためのタイミングチャートである。
構成を示す回路図である。
ミングチャートである。
係るレベルシフタの構成を示す回路図である。
ミングチャートである。
係るレベルシフタの構成を示す回路図である。
イミングチャートである。
の構成を示す回路図である。
の構成を示す回路図である。
イミングチャートである。
異なる態様となるレベルシフタの構成を示す回路図であ
る。
斉に適用したレベルシフタの構成を示す回路図である。
要構成を示す斜視図である。
10´、200…レベルシフタ 112…コンデンサ(第1の容量) 114…コンデンサ(第2の容量) 122…TFT(第1のスイッチング素子) 124…TFT(第2のスイッチング素子) 132、132…TFT(第1のオフセット回路) 136、138…TFT(第2のオフセット回路) 152…TFT 156…TFT 161、163、165、167…TFT(初期化回
路) 401…短絡線
Claims (15)
- 【請求項1】 一端にて低振幅の論理信号を入力する第
1の容量と、 前記第1の容量の他端に、第1の電圧をオフセットする
第1のオフセット回路と、 一端にて前記低振幅の論理信号を入力する第2の容量
と、 前記第2の容量の他端に、第2の電圧をオフセットする
第2のオフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
電圧の供給線との間に直列に接続されるとともに、その
接続点を出力端とする第1および第2のスイッチング素
子であって、 前記第1の容量の他端に接続された第1のスイッチング
素子と、 前記第2の容量の他端に接続された第2のスイッチング
素子と、 を備えることを特徴とするレベルシフタ。 - 【請求項2】 前記第1のスイッチング素子は、前記第
1の容量の他端における信号電圧が、前記第1の電圧よ
りも低く設定された第1のしきい値以下であればオン
し、 前記第2のスイッチング素子は、前記第2の容量の他端
における信号電圧が、前記第2の電圧よりも高く設定さ
れた第2のしきい値以上であればオンすることを特徴と
する請求項1に記載のレベルシフタ。 - 【請求項3】 前記第1のスイッチング素子はPチャネ
ル型トランジスタであり、前記第2のスイッチング素子
はNチャネル型トランジスタであり、 前記第1のオフセット回路は、 前記電源電圧の供給線と前記基準電圧の供給線との間に
直列接続されたPチャネル型トランジスタおよびNチャ
ネル型トランジスタであって、その接続点電圧を前記第
1の電圧並びに該Pチャネル型トランジスタおよびNチ
ャネル型トランジスタのゲート電圧とし、 前記第2のオフセット回路は、 前記電源電圧の供給線と前記基準電圧の供給線との間に
直列接続されたPチャネル型トランジスタおよびNチャ
ネル型トランジスタであって、その接続点電圧を前記第
2の電圧並びに該Pチャネル型トランジスタおよびNチ
ャネル型トランジスタのゲート電圧としている、 ことを特徴とする請求項1又は2に記載のレベルシフ
タ。 - 【請求項4】 前記第1のオフセット回路は、当該レベ
ルシフタの出力に応じてオフセット値を変え、前記第2
のオフセット回路は、当該レベルシフタの出力に応じて
オフセット値を変えることを特徴とする請求項1又は2
に記載のレベルシフタ。 - 【請求項5】 当該レベルシフタの出力にかかわらず、
前記第1および第2のスイッチング素子が互いに排他的
にオンオフするように、前記第1の容量の他端および前
記第2の容量の他端に、それぞれ初期電圧を印加する初
期化回路を備えることを特徴とする請求項4に記載のレ
ベルシフタ。 - 【請求項6】 前記初期化回路には、 高振幅の論理信号における低位側電圧が初期化信号とし
て印加されることを特徴とする請求項5に記載のレベル
シフタ。 - 【請求項7】 前記初期化回路には、 高振幅の論理信号における高位側電圧が初期化信号とし
て印加されることを特徴とする請求項5に記載のレベル
シフタ。 - 【請求項8】 前記第1のオフセット回路に供給される
電圧の少なくとも一部を、前記低振幅の論理信号の供給
線から供給することを特徴とする請求項1又は2に記載
のレベルシフタ。 - 【請求項9】 前記第2のオフセット回路に供給される
電圧の少なくとも一部を、前記低振幅の論理信号の供給
線から供給することを特徴とする請求項1又は2に記載
のレベルシフタ。 - 【請求項10】 前記低振幅の論理信号に同期した信号
を供給する電源を更に備え、 前記低振幅の論理信号の供給線に代えて、前記同期した
信号の供給線を用いることを特徴とする請求項8又は9
に記載のレベルシフタ。 - 【請求項11】 一端にて低振幅の論理信号を入力する
第2の容量と、 前記第2の容量の他端に、第2の電圧をオフセットする
第2のオフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
電圧の供給線との間に直列接続されるとともに、その接
続点を出力端とする第1および第2のスイッチング素子
であって、 前記低振幅の論理信号がLレベルのときにはオンする第
1のスイッチング素子と、 前記第2の容量の他端における信号電圧が、前記第2の
電圧よりも高く設定された第2のしきい値電圧以上であ
ればオンする第2のスイッチング素子とを備えることを
特徴とするレベルシフタ。 - 【請求項12】 一端にて低振幅の論理信号を入力する
第1の容量と、 前記第1の容量の他端に、第1の電圧をオフセットする
オフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
電圧の供給線との間に直列接続されるとともに、その接
続点を出力端とする第1および第2のスイッチング素子
であって、 前記第1の容量の他端における信号電圧が、前記第1の
電圧よりも低く設定された第1のしきい値電圧以下であ
ればオンする第1のスイッチング素子と、 前記低振幅の論理信号がHレベルのときにはオンする第
2のスイッチング素子とを備えることを特徴とするレベ
ルシフタ。 - 【請求項13】 前記第2のオフセット回路は、当該レ
ベルシフタの出力に応じてオフセット値を変えることを
特徴とする請求項11記載のレベルシフタ。 - 【請求項14】 前記第1のオフセット回路は、当該レ
ベルシフタの出力に応じてオフセット値を変えることを
特徴とする請求項12記載のレベルシフタ。 - 【請求項15】 請求項1乃至14のいずれかに記載の
レベルシフタを用いたことを特徴とする電気光学装置。
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JP2002159929A JP3972735B2 (ja) | 2001-06-26 | 2002-05-31 | レベルシフタ及びそれを用いた電気光学装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006279918A (ja) * | 2005-03-02 | 2006-10-12 | Sony Corp | レベルシフト回路およびシフトレジスタ並びに表示装置 |
US7136311B2 (en) | 2004-04-01 | 2006-11-14 | Seiko Epson Corporation | Level shifter, level shift circuit, electro-optical device, and electronic apparatus |
JP2009527178A (ja) * | 2006-02-14 | 2009-07-23 | インダストリー−ユニバーシティ・コーペレーション・ファウンデーション・ハンヤン・ユニバーシティ | 低電力消費及び小型の容量結合型レベルシフト回路 |
WO2022190702A1 (ja) * | 2021-03-08 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路及び電子機器 |
-
2002
- 2002-05-31 JP JP2002159929A patent/JP3972735B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7136311B2 (en) | 2004-04-01 | 2006-11-14 | Seiko Epson Corporation | Level shifter, level shift circuit, electro-optical device, and electronic apparatus |
JP2006279918A (ja) * | 2005-03-02 | 2006-10-12 | Sony Corp | レベルシフト回路およびシフトレジスタ並びに表示装置 |
JP2009527178A (ja) * | 2006-02-14 | 2009-07-23 | インダストリー−ユニバーシティ・コーペレーション・ファウンデーション・ハンヤン・ユニバーシティ | 低電力消費及び小型の容量結合型レベルシフト回路 |
WO2022190702A1 (ja) * | 2021-03-08 | 2022-09-15 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路及び電子機器 |
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