JP2003110420A - レベルシフタ及びそれを用いた電気光学装置 - Google Patents

Abstract

(57)【要約】 【課題】 レベルシフタの構成を簡易として上で、高速
動作を可能とする。 【解決手段】 一端において低振幅の論理信号を入力す
るコンデンサ１１２と、コンデンサ１１２の他端に、オ
フセット電圧を生成するＴＦＴ１３２、１３４と、一端
において同じ低振幅の論理信号を入力するコンデンサ１
１４と、コンデンサ１１４の他端に、オフセット電圧を
生成するＴＦＴ１３６、１３８と、高振幅の論理信号に
おける電源電圧の供給線とその基準電圧の供給線との間
に直列接続されるとともに、その接続点を出力端とする
ようにＴＦＴ１２２、１２４を介挿する。ここで、ＴＦ
Ｔ１２２のしきい値電圧は、ＴＦＴ１３２、１３４によ
るオフセット電圧以下に設定され、ＴＦＴ１２４のしき
い値電圧は、ＴＦＴ１３６、１３８によるオフセット電
圧以上に設定される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、簡易な構成によっ
て、低振幅の論理信号を高振幅の論理信号に高速に変換
するレベルシフタに関する。また、本発明は、そのよう
なレベルシフタを備えた電気光学装置の技術分野にも属
する。

【０００２】

【背景技術】近年、液晶や有機ＥＬ（エレクトロ・ルミ
ネッセンス）などの電気光学物質の電気光学的な変化に
より表示を行う電気光学装置が、陰極線管（ＣＲＴ）に
代わるディスプレイデバイスとして、各種情報処理機器
やテレビジョンなどに広く用いられつつある。

【０００３】このような電気光学装置を駆動方式等によ
って分類すると、トランジスタやダイオードなどの非線
形素子により画素を駆動するアクティブ・マトリクス型
と、非線形素子を用いないで画素を駆動するパッシブ・
マトリクス型とに大別することができる。このうち、前
者に係るアクティブ・マトリクス型の電気光学装置の方
が、各画素を独立して駆動できるので、表示品位の高い
表示が可能であるとされている。

【０００４】ここで、アクティブ・マトリクス型の電気
光学装置は、次のような構成となっている。すなわち、
アクティブ・マトリクス型の電気光学装置においては、
行方向に延在する走査線と、列方向に延在するデータ線
との交差に対応して画素電極が形成されるとともに、さ
らに、当該交差部分にあって画素電極とデータ線との間
に、走査線に供給される走査信号にしたがってオンオフ
する薄膜トランジスタなどの非線形素子が介挿される一
方、画素電極には対向電極が電気光学物質を介して対向
する構成となっている。

【０００５】さて、電気光学物質や非線形素子を駆動す
るためには、比較的高い電圧が要求される。一方、電気
光学装置に、駆動の基準となるクロック信号や制御信号
などを供給する外部制御回路は、通常、ＣＭＯＳ回路で
構成されるため、その論理信号の振幅は３〜５Ｖ程度で
ある。したがって、電気光学装置には、走査線およびデ
ータ線を駆動する駆動回路の出力部分や、クロック信号
等の入力部分に、低振幅の論理信号を高振幅の論理信号
に変換する振幅変換回路（以下、単に「レベルシフタ」
という）が備えられる構成が一般的である。

【０００６】

【発明が解決しようとする課題】ところで、近年におい
て電気光学装置には、表示の高解像度や高階調度などが
強く求められている。このため、電気光学装置には、駆
動回路自体の高速動作はもちろんのこと、レベルシフタ
についても高速動作が要求される。また、高解像度のほ
か、単位長さ当たりの画素数も要求されており、このた
めには、回路規模の縮小を図ることも必要となる。

【０００７】本発明は、上述した事情に鑑みてなされた
もので、その目的とするところは、簡易な構成によって
回路規模を縮小し、かつ、高速動作が可能なレベルシフ
タ及びそれを用いた電気光学装置を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るレベルシフタは、一端にて低振幅の論
理信号を入力する第１の容量と、前記第１の容量の他端
に、第１の電圧をオフセットする第１のオフセット回路
と、一端にて前記低振幅の論理信号を入力する第２の容
量と、前記第２の容量の他端に、第２の電圧をオフセッ
トする第２のオフセット回路と、高振幅の論理信号にお
ける電源電圧の供給線とその基準電圧の供給線との間に
直列接続されるとともに、その接続点を出力端とする第
１および第２のスイッチング素子であって、前記第１の
容量の他端に接続された第１のスイッチング素子と、前
記第２の容量に接続された第２のスイッチング素子とを
備える構成を特徴としている。

【０００９】この構成によれば、低振幅の論理信号は、
第１および第２の容量によってそれぞれ直流成分が除去
されるとともに、第１および第２のオフセット回路によ
ってそれぞれ第１および第２の電圧がオフセットされ
る。そして、オフセットされた電圧にしたがうととも
に、例えば前記第１のスイッチング素子は、前記第１の
容量の他端における信号電圧が、前記第１の電圧よりも
低く設定された第１のしきい値電圧以下であればオン
し、前記第２のスイッチング素子は、前記第２の容量の
他端における信号電圧が、前記第２の電圧よりも高く設
定された第２のしきい値電圧以上であればオンする構成
としておけば、動作点が変更された第１および第２のス
イッチング素子が相補的にオンオフすることになる。

【００１０】ここで、上に例示したように、前記第１の
スイッチング素子は、前記第１の容量の他端における信
号電圧が、前記第１の電圧よりも低く設定された第１の
しきい値電圧以下であればオンし、前記第２のスイッチ
ング素子は、前記第２の容量の他端における信号電圧
が、前記第２の電圧よりも高く設定された第２のしきい
値電圧以上であればオンする構成としておくのが好適な
一態様である。

【００１１】この構成において、前記第１のスイッチン
グ素子はＰチャネル型トランジスタであり、前記第２の
スイッチング素子はＮチャネル型トランジスタであり、
前記第１のオフセット回路は、前記電源電圧の供給線と
前記基準電圧の供給線との間に直列接続されたＰチャネ
ル型トランジスタおよびＮチャネル型トランジスタであ
って、その接続点電圧を前記第１の電圧並びに該Ｐチャ
ネル型トランジスタおよびＮチャネル型トランジスタの
ゲート電圧とし、前記第２のオフセット回路は、前記電
源電圧の供給線と前記基準電圧の供給線との間に直列接
続されたＰチャネル型トランジスタおよびＮチャネル型
トランジスタであって、その接続点電圧を前記第２の電
圧並びに該Ｐチャネル型トランジスタおよびＮチャネル
型トランジスタのゲート電圧とした構成が好ましい。

【００１２】この構成によれば、一方のチャネル型のト
ランジスタ特性と他方のチャネル型のトランジスタ特性
とが相違していても、その相違を相殺する方向に、オフ
セットされる第１または第２の電圧が変位する。

【００１３】ところで、上記構成にあっては、第１およ
び第２の容量サイズに比べて、十分に周波数が高く、か
つ、規則的に変化する低振幅の論理信号（例えばデュー
ティ比５０％のクロック信号）には好適である。

【００１４】しかしながら、周波数の低い論理信号を入
力したり、論理レベルが継続するような論理信号を入力
したりすると、第１および第２のスイッチング素子のオ
ンオフが不確定状態となる、という不都合がある。

【００１５】そこで上記構成において、当該レベルシフ
タの出力に応じて、すなわち、前記した第１のスイッチ
ング素子と第２のスイッチング素子の接続点電圧に応じ
て、前記第１のオフセット回路及び第２のオフセット回
路のオフセット電圧を変える構成が好ましい。

【００１６】この構成によれば、第１および第２のスイ
ッチング素子のオンオフ状態が確定すれば、以後、第１
または第２の容量の出力端における電圧減衰によって、
出力端における電位の不確定状態が防止されることにな
る。

【００１７】ただし、電源投入直後のような初期状態に
おいては、入力される論理信号が遷移しなければ、出力
端における電位の不確定状態が避けられない。そこで、
前記第１または第２のオフセット制御回路にかかわら
ず、前記第１および第２のスイッチング素子が互いに排
他的にオンオフするように、前記第１の容量の他端およ
び前記第２の容量の他端に、それぞれ初期電圧を印加す
る初期化回路を備える構成が好ましい、と考える。

【００１８】ここで特に、第１及び第２のオフセット回
路においては、一般に、微弱ながら電流が流れることに
よって、無駄な電力消費が発生するという不都合があ
る。例えば、これら第１及び第２のオフセット回路が、
上述のように、Ｎチャネル型のトランジスタ及びＰチャ
ネル型のトランジスタからなる場合においては、両者間
に微弱ながら電流が流れることにより、無駄な電力消費
が発生する。

【００１９】そこで、当該構成においてはオフセット回
路に供給される「前記電源電圧」、「前記基準電圧」の
少なくとも一部を「前記低振幅の論理信号」に置きかえ
る構成が好ましい。この構成によれば、オフセット回路
を、例えば上述のように、Ｎチャネル型トランジスタと
Ｐチャネル型トランジスタとによって構成する場合にお
いては、両者間の電位差は前記低振幅の論理信号に同期
して変動し、前記電源電圧と前記基準電圧を供給する構
成の場合と比較して電位差が縮小される期間を得ること
が可能である。電位差が縮小されることで消費電流を削
減する効果を得る。

【００２０】なお、上述においてはオフセット回路を構
成するＮチャネル型トランジスタとＰチャネル型トラン
ジスタ間の電位差を縮小する手段として、前記低振幅の
論理信号を用いる構成としたが、本発明はこのような形
態に限定されるものではなく、前記低振幅の論理信号に
同期した信号を用いる構成としてもよい。

【００２１】また、オフセット回路に供給される電源の
うちいずれについて、前記低振幅の論理信号あるいは前
記低振幅の論理信号に同期した信号に置きかえるかは、
レベルシフタの動作形態に合わせた設計事項である。

【００２２】また、無駄な電力消費に対処する構成とし
ては更に、一端にて低振幅の論理信号を入力する第２の
容量と、前記第２の容量の他端に、第２の電圧をオフセ
ットする第２のオフセット回路と、高振幅の論理信号に
おける電源電圧の供給線とその基準電圧の供給線との間
に直列接続されるとともに、その接続点を出力端とする
第１および第２のスイッチング素子であって、前記低振
幅の論理信号がＬレベルのときにはオンする第１のスイ
ッチング素子と、前記第２の容量の他端における信号電
圧が、前記第２の電圧よりも高く設定された第２のしき
い値電圧以上であればオンする第２のスイッチング素子
とを備える構成を採用してもよい。

【００２３】この構成は、要するに、上述の本発明のレ
ベルシフタにおいて、第１の容量及び第１のオフセット
回路を省略することで、第１のスイッチング素子には、
前記低振幅の論理信号が直接に入力されることとなると
ともに、該論理信号がＬレベルの時にはオンとなる構成
となるものである。これによれば、第１のオフセット回
路それ自体が存在しないから、そこにおける電力消費と
いうことを考える必要がない。

【００２４】また、このように第１の容量及び第１のオ
フセット回路を省略することによれば、それらを構成す
べきデバイスが減少することになるから、製造上の歩留
まり向上につながり、コストの低減化を図ることができ
る。

【００２５】なお、このような構成に代えて、一端にて
低振幅の論理信号を入力する第１の容量と、前記第１の
容量の他端に、第１の電圧をオフセットするオフセット
回路と、高振幅の論理信号における電源電圧の供給線と
その基準電圧の供給線との間に直列接続されるととも
に、その接続点を出力端とする第１および第２のスイッ
チング素子であって、前記第１の容量の他端における信
号電圧が、前記第１の電圧よりも低く設定された第１の
しきい値電圧以下であればオンする第１のスイッチング
素子と、前記低振幅の論理信号がＨレベルのときにはオ
ンする第２のスイッチング素子とを備える構成としても
よい。いずれの構成とするかはレベルシフタの動作形態
にあわせた設計事項である。

【００２６】本発明のレベルシフタを電気光学装置の駆
動回路に応用することにより、電気光学装置の表示の高
解像度化及び高階調度化に大きな効果がある。さらに、
回路規模の縮小化にも効果がある。

【００２７】本発明のこのような作用及び他の利得は次
に説明する実施の形態から明らかにされる。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００２９】＜第１実施形態＞まず、本発明の第１実施
形態に係るレベルシフタの構成について図１を参照して
説明する。この図において、入力端ＩＮは、変換前にお
ける低振幅の論理信号を入力するものであり、出力端Ｏ
ＵＴは、変換後における高振幅の論理信号を出力するも
のである。ここで、説明の便宜上、低振幅信号において
Ｌレベルに相当する低電位側（基準）電位をＶ_SSLと、
Ｈレベルに相当する高位側電位をＶ_DDLとそれぞれ表記
することにする。同様に、高振幅信号においてＬレベル
に相当する低位側（基準）電位をＶ_SSHと、Ｈレベルに
相当する高位側電位をＶ_DDHと、それぞれ表記すること
にする。

【００３０】さて、図１において、コンデンサ（容量）
１１２、１１４の一端は、それぞれ入力端ＩＮに接続さ
れている。一方、コンデンサ１１２の他端は、Ｐチャネ
ル型ＴＦＴ（Thin Film Transistor）１２２のゲートＰ
inに、コンデンサ１１４の他端は、Ｎチャネル型ＴＦＴ
１２４のゲートＮinに、それぞれ接続される。

【００３１】次に、第１のスイッチング素子たるＴＦＴ
１２２のソースは、高位側電位Ｖ_{DD H}の供給線に接続さ
れ、また、第２のスイッチング素子たるＴＦＴ１２４の
ソースは、低位側電位Ｖ_SSHの供給線に接続され、さら
に、ＴＦＴ１２２、１２４のドレインは共通接続されて
いる。ここで、ＴＦＴ１２２、１２４の共通ドレインを
Ｃｄと表記する。

【００３２】続いて、ＴＦＴ１２２、１２４の共通ドレ
インＣｄは、Ｐチャネル型ＴＦＴ１４２およびＮチャネ
ル型ＴＦＴ１４４のゲートにそれぞれ接続されている。
ここで、ＴＦＴ１４２、１４４は、レベルシフタ１００
における出力段のインバータを構成するものである。

【００３３】詳細には、ＴＦＴ１４２のソースは、高位
側電位Ｖ_DDHの供給線に接続され、また、ＴＦＴ１４４
のソースは、低位側電位Ｖ_SSHの供給線に接続され、さ
らに、ＴＦＴ１４２、１４４のドレインは共通接続され
ている。そして、ＴＦＴ１４２、１４４の共通ドレイン
が、このレベルシフタ１００の出力端ＯＵＴとなってい
る。

【００３４】一方、コンデンサ１１２の他端、すなわ
ち、ＴＦＴ１２２のゲートＰinには、第１のオフセット
回路を構成するＰチャネル型ＴＦＴ１３２とＮチャネル
型ＴＦＴ１３４とによって、電圧Ｖ_ofs１がオフセット
されている。この電圧Ｖ_ofs１はオフセット回路を構成
する両タイプのＴＦＴの特性が理想的にバランスがとれ
ていれば高位側電位Ｖ_DDHと低位側電位Ｖ_SSHの中間電位
となる。詳細には、ＴＦＴ１３２のソースは、高位側電
位Ｖ_DDHの供給線に接続され、また、ＴＦＴ１３４のソ
ースは、低位側電位Ｖ_SSHの供給線に接続され、さら
に、ＴＦＴ１４２、１４４のドレインおよびゲートが互
いに共通に接続されるとともに、当該共通部分が、コン
デンサ１１２の他端（ゲートＰin）に接続されている。

【００３５】同様に、コンデンサ１１４の他端（ゲート
Ｎin）には、第２のオフセット回路を構成するＰチャネ
ル型ＴＦＴ１３６とＮチャネル型ＴＦＴ１３８とによっ
て、高位側電位Ｖ_DDHと低位側電位Ｖ_SSHとの中間電位Ｖ
_ofs２がオフセットされる構成となっている。

【００３６】ここで、説明簡略化のために本実施形態で
は、低振幅信号においてＬレベルに相当する低電位側電
位Ｖ_SSLと、高振幅信号においてＬレベルに相当する低
位側電位をＶ_SSHとが同一電位であるとし、さらに、高
振幅信号の振幅電圧は低振幅信号の振幅電圧の２倍、す
なわち、（Ｖ_DDH−Ｖ_SSH）＝２（Ｖ_DDL−Ｖ_SSL）である
とする。また、同様に説明簡略化のために、ＴＦＴのオ
ン抵抗については、無視することにするが、このため説
明で図示する各種波形は実際とはやや異なる。

【００３７】一方、実施形態において、Ｐチャネル型Ｔ
ＦＴがオン／オフするしきい値電圧ＶthＰは、高位側電
位Ｖ_DDHと低電位側電位Ｖ_SSHとの中間電圧よりも低くな
るように設定されている。同様に、Ｎチャネル型ＴＦＴ
がオン／オフするしきい値電圧ＶthＮは、高位側電位Ｖ
_DDHと低電位側電位Ｖ_SSHとの中間電圧よりも高くなるよ
うに設定されている。

【００３８】ＴＦＴ１３２、１３４からなる第１のオフ
セット回路によってオフセットされる電圧Ｖ_ofs１は、
（Ｖ_DDH−Ｖ_SSH）／２であるので、本実施形態における
しきい値電圧ＶthＰは、電圧Ｖ_ofs１よりも低く設定さ
れることになる。同様に、ＴＦＴ１３６、１３８からな
る第２のオフセット回路によってオフセットされる電圧
Ｖ_ofs２は、（Ｖ_DDH−Ｖ_SSH）／２であるので、本実施
形態においてしきい値電圧ＶthＮは、電圧Ｖ_ofs２より
も高く設定されることになる。

【００３９】次に、このような構成のレベルシフタ１０
０の動作について説明する。図２は、この動作を説明す
るための図であって、各部における電圧波形を示す図で
ある。

【００４０】まず、入力端ＩＮに、例えばデューティ比
が５０％である低振幅の論理信号が供給されると、ゲー
トＰinに表れる電圧波形は、当該論理信号の微分波形
に、電圧Ｖ_ofs１をオフセットしたものとなる一方、ゲ
ートＮinに表れる電圧波形は、当該論理信号の微分波形
に、電圧Ｖ_ofs２をオフセットしたものとなる。本実施
形態では、電圧Ｖ_ofs１と電圧Ｖ_ofs２とは等しいので、
ゲートＰin、Ｎinに表れる電圧波形は、図２に示される
ように、同一となる。

【００４１】そして、ゲートＰinにおける電圧がしきい
値電圧ＶthＰを越え、かつ、ゲートＮinにおける電圧が
しきい値電圧ＶthＮ以上となれば、ＴＦＴ１２２がオフ
し、ＴＦＴ１２４がオンするので、共通ドレインＣｄの
電位は、低位側電位Ｖ_SSHとなる。したがって、出力端
ＯＵＴの電位は、すなわち、出力段のインバータ（ＴＦ
Ｔ１４２、１４４）によって反転された電位は、高位側
電位Ｖ_DDHとなる。

【００４２】一方、ゲートＰinにおける電圧がしきい値
電圧ＶthＰ以下となり、かつ、ゲートＮinにおける電圧
がしきい値電圧ＶthＮを下回れば、ＴＦＴ１２２がオン
し、ＴＦＴ１２４がオフするので、共通ドレインＣｄの
電位は、高位側電位Ｖ_DDHとなる。したがって、出力端
ＯＵＴの電位は、低位側電位Ｖ_SSHとなる。

【００４３】さて、電圧Ｖ_ofs１、Ｖ_ofs２とが高位側電
位Ｖ_DDHと低位側電位Ｖ_SSHとの中間電位になるのは、Ｐ
チャネル型のＴＦＴ１３２、１３６の特性と、Ｎチャネ
ル型のＴＦＴ１３４、１３８の特性とが理想的にバラン
スがとれているときである。ところが、レベルシフタ１
００を集積化して形成する場合に、両チャネル型の特性
を互いに理想的にバランスがとれているように形成する
のは製造上のばらつきなどにより困難である。

【００４４】これに対して本実施形態によれば、トラン
ジスタの特性差を相殺する方向の動作が行われる。そこ
で以下、この動作について説明する。

【００４５】例えば、ＴＦＴ１３４、１３８を含めたＮ
チャネル型ＴＦＴの特性が、ＴＦＴ１３２、１３４を含
めたＰチャネル型ＴＦＴの特性よりも劣ってしまった場
合を想定する。

【００４６】ここで、Ｎチャネル型ＴＦＴの特性が劣る
ということは、オンしにくくなるということであり、換
言すれば、そのしきい値電圧ＶthＮが、図３に示される
ように、両チャネル型の特性が等しいときと比較して高
くなることを意味する。

【００４７】一方、Ｎチャネル型ＴＦＴ１３８の特性が
Ｐチャネル型ＴＦＴ１３６の特性よりも劣る場合、前者
の抵抗の方が後者の抵抗よりも高くなるので、両者の接
続点電圧Ｖ_ofs２は、図３に示されるように、両者の特
性が等しいときと比較して高くなる。

【００４８】このため、Ｎチャネル型ＴＦＴ１２４は、
しきい値電圧ＶthＮが高くなる分オンしにくくなるもの
の、オフセットされる電圧Ｖ_ofs２も高くなる。すなわ
ち、Ｎチャネル型ＴＦＴ１２２がオンしにくくなるのを
相殺するように、オフセット電圧Ｖ_ofs２が上昇するこ
とになる。

【００４９】反対に、Ｐチャネル型ＴＦＴの特性が、Ｎ
チャネル型ＴＦＴの特性よりも劣ってしまった場合につ
いては、特に図示はしないが、同様なことがいえる。

【００５０】したがって、本実施形態によれば、一方の
チャネル型のＴＦＴが他方のチャネル型のＴＦＴよりも
劣ってしまっても、その特性差を相殺する方向に、電圧
Ｖ_{of s}１またはＶ_ofs２が変位することになるので、ＴＦ
Ｔの特性差による影響を受けにくくなることが判る。

【００５１】＜第２実施形態＞上述した第１実施形態に
おいて、入力端ＩＮに供給される論理信号は、コンデン
サ１１２、１１４の容量サイズや、付随する回路要素で
決まる時定数と比較して、論理信号の周波数が十分に高
く、また、そのデューティ比がほぼ５０％とするもので
ある。これは、典型的にはクロック信号のような信号で
ある。

【００５２】しかしながら、第１実施形態に係るレベル
シフタ１００では、コンデンサ１１２（１１４）による
微分波形の信号電圧が最終的にオフセット電圧Ｖ_ofs１
（Ｖ_{o fs}２）に収束するので、入力される論理信号の周
波数が低い場合や、不規則パルスのように同一の論理レ
ベルが長期間にわたるような場合などでは、当該微分波
形の信号電圧が、しきい値電圧ＶthＰ（ＶthＮ）を跨ぐ
事態が発生する。

【００５３】例えば、図４に示されるように、入力端Ｉ
Ｎに供給される論理信号がＨレベルに相当する高位側電
位Ｖ_DDLに遷移して比較的長期間経過すると、ゲートＮi
nの電位がしきい値ＶthＮを下回ってしまう。このた
め、入力端ＩＮに供給される論理信号がＨレベルに相当
する高位側電位Ｖ_DDLであるにもかかわらず、Ｐチャネ
ル型ＴＦＴ１２４のみならず、Ｎチャネル型ＴＦＴ１２
２もオフしてしまうので、共通ドレインＣｄの電位が意
図しない状態となる。同様に、入力端ＩＮに供給される
論理信号がＬレベルに相当する低位側電位Ｖ_SSLに遷移
して比較的長期間経過すると、ゲートＰinの電位がしき
い値ＶthＰを上回ってしまうので、入力端ＩＮに供給さ
れる論理信号がＬレベルに相当する低位側電位Ｖ_SSLで
あるにもかかわらず、Ｎチャネル型ＴＦＴ１２２のみな
らず、Ｐチャネル型ＴＦＴ１２４もオフしてしまうの
で、共通ドレインＣｄの電位が意図しない状態となる。

【００５４】このように共通ドレインＣｄの電位が制御
できないと、出力段のインバータにおける出力端ＯＵＴ
の電位も意図しない状態となってしまう。したがって、
第１実施形態に係るレベルシフタ１００にあっては、高
速動作が可能ではあるものの、入力される論理信号が限
定的である、という制約がある。

【００５５】そこで、このような制約を解消した第２実
施形態について説明する。図５は、第２実施形態に係る
レベルシフタ１０２の構成を示す回路図である。なお、
この図において、第１実施形態（図１参照）との相違点
は、Ｎチャネル型ＴＦＴ１５２およびＰチャネル型ＴＦ
Ｔ１５６が追加的に設けられた点にある。

【００５６】詳細には、ＴＦＴ１５２については、その
ゲートが、ＴＦＴ１２２、１２４の共通ドレインＣｄに
接続され、そのソースが、低位側電位Ｖ_SSHの供給線に
接続され、そのドレインが、ＴＦＴ１３２、１３４のド
レイン（ゲート）に接続されている。すなわち、ＴＦＴ
１５２は、共通ドレインＣｄの電位が、高振幅における
Ｈレベルであればオンして、ＴＦＴ１２２のゲートＰin
における電位を強制的に低位側電位Ｖ_SSHとするもので
ある。

【００５７】同様に、ＴＦＴ１５６については、そのゲ
ートが、ＴＦＴ１２２、１２４の共通ドレインＣｄに接
続され、そのソースが、高位側電位Ｖ_DDHの供給線に接
続され、そのドレインが、ＴＦＴ１３６、１３８のドレ
イン（ゲート）に接続されている。すなわち、ＴＦＴ１
５２は、共通ドレインＣｄの電位が、高振幅におけるＬ
レベルであればオンして、ＴＦＴ１２４のゲートＮinに
おける電位を強制的に高位側電位Ｖ_DDHとするものであ
る。

【００５８】これ以外の構成について第１実施形態と同
一であるので、その説明を省略することにする。

【００５９】次に、このような構成のレベルシフタ１０
２の動作について説明する。図６は、この動作を説明す
るための図であって、各部における電圧波形を示す図で
ある。なお、前述したように説明簡略化のために、ＴＦ
Ｔのオン抵抗については、無視することにする。このた
めに説明に図示する各種波形は実際とはやや異なるが、
動作概略の理解には大きな支障はない。

【００６０】まず、入力端ＩＮに供給された低振幅の論
理信号が低位側電位Ｖ_SSLから高位側電位Ｖ_DDLに遷移す
ると、その微分波形の立ち上がりによってゲートＰinの
電位は、しきい値ＶthＰを越えるのでＰチャネル型ＴＦ
Ｔ１２２がオフする一方、ゲートＮinの電位は、しきい
値ＶthＮ以上となるのでＮチャネル型ＴＦＴ１２４がオ
ンする。このため、共通ドレインＣｄの電位は、Ｌレベ
ルに相当する低位側電位Ｖ_SSHとなる。よって、ＴＦＴ
１５６がオンする結果、ゲートＮinの電位は、ＴＦＴ１
３６、１３８によるオフセット電圧にかかわらず、高位
側電位Ｖ_DDHに維持される。したがって、この後、低振
幅の論理信号が長期間にわたって高位側電位Ｖ_DDLとな
っても、ゲートＮinの電位は、しきい値ＶthＮを下回る
ことはない。

【００６１】一方、ＴＦＴ１５２はオフであるので、ゲ
ートＰinの電位は、第１実施形態と同様に、入力された
論理信号の微分波形に電圧Ｖ_ofs１をオフセットしたも
のとなる。

【００６２】反対に、入力端ＩＮに供給された低振幅の
論理信号が高位側電位Ｖ_DDLから低位側電位Ｖ_SSLに遷移
すると、その微分波形の立ち下がりによってゲートＰin
の電位は、しきい値ＶthＰ以下となるのでＴＦＴ１２２
がオンする一方、ゲートＮinの電位は、しきい値ＶthＮ
を下回るのでＴＦＴ１２４がオフする。このため、共通
ドレインＣｄの電位は、Ｈレベルに相当する高位側電位
Ｖ_DDHとなる。よって、ＴＦＴ１５２がオンする結果、
ゲートＮinの電位は、ＴＦＴ１３２、１３４によるオフ
セット電圧にかかわらず、低位側電位Ｖ_SSHに維持され
る。したがって、この後、低振幅の論理信号が長期間に
わたって低位側電位Ｖ_SSLとなっても、ゲートＰinの電
位は、しきい値ＶthＰを上回ることはない。

【００６３】一方、ＴＦＴ１５６はオフであるので、ゲ
ートＮinの電位は、第１実施形態と同様に、入力された
論理信号の微分波形に電圧Ｖ_ofs２をオフセットしたも
のとなる。

【００６４】このため、第２実施形態に係るレベルシフ
タ１０２にあっては、同一の論理レベルが長期間にわた
る場合であっても、ＴＦＴ１２２、１２４がともにオフ
することがない。したがって、第２実施形態によれば、
第１実施形態のように、入力する論理信号に制約を受け
ることがない。

【００６５】ただし、実際には、第１又は第２のオフセ
ット回路を構成している３個のトランジスタの抵抗比で
オフセット電圧が決定されるので、簡略動作説明である
図６よりも複雑な波形が出力されることには留意する必
要がある。

【００６６】＜第３実施形態＞第２実施形態では、共通
ドレインＣｄの電位に応じて、ゲートＰinまたはＮinの
電位を、強制的に低位側電位Ｖ_SSHまたは高位側電位Ｖ
_DDHとする構成であるため、すなわち、出力側のドレイ
ン電位に応じて入力側のゲート電位を確定する構成であ
るため、例えば、電源投入直後のような初期状態にあっ
ては、そもそも出力が確定しない、といった不都合が考
えられる。

【００６７】そこで、このような不都合を解消した第３
実施形態について説明することにする。なお、この第３
実施形態にあっては、ゲートＰin、Ｎinの電位をＬレベ
ルに相当する電位にリセットする第１の態様と、Ｈレベ
ルに相当する電位にセットする第２の態様とが考えられ
るので、ここでは、まず第１の態様について説明するこ
とにする。

【００６８】図７は、第３実施形態のうち、第１の態様
に係るレベルシフタ１０４の構成を示す回路図である。
この図において、第２実施形態（図５参照）と相違する
点は、Ｎチャネル型ＴＦＴ１６１、１６５が追加的に設
けられた点にある。

【００６９】詳細には、ＴＦＴ１６１については、その
ソースが、低位側電位Ｖ_SSHの供給線に接続され、その
ドレインが、ＴＦＴ１３２、１３４のドレイン（ゲー
ト）に接続される一方、ＴＦＴ１６５については、その
ソースが、低位側電位Ｖ_SSHの供給線に接続され、その
ドレインが、ＴＦＴ１３６、１３８のドレイン（ゲー
ト）に接続されて、ＴＦＴ１６１、１６５のゲートに
は、リセット時において高位側電位Ｖ_DDHとなるリセッ
トパルスＲｐが供給される構成となっている。

【００７０】なお、これ以外の構成について第２実施形
態と同一であるので、その説明を省略することにする。

【００７１】図８は、このレベルシフタ１０４の動作を
説明するため図であって、各部における電圧波形を示す
図である。

【００７２】電源投入直後にあって、入力端ＩＮに供給
される論理信号の電位に変化が全くない場合、ゲートＰ
inはオフセット電圧Ｖ_ofs１となり、ゲートＮinはオフ
セット電圧Ｖ_ofs２となる状態に至る。この状態では、
ＴＦＴ１２２、１２４がともにオフであるので、ドレイ
ンＣｄひいては出力端ＯＵＴの電位が確定しない。

【００７３】ここで、リセットパルスＲｐが供給され
て、その電位が高位側電位Ｖ_DDHになると、ＴＦＴ１６
１、１６５がオンになるので、ゲートＰin、Ｎinの電位
は、強制的に低位側電位Ｖ_SSHにリセットされる。この
ため、ＴＦＴ１２２がオン、ＴＦＴ１２４がオフして、
ドレインＣｄが高位側電位Ｖ_DDHに確定することにな
る。以降の動作については第２実施形態と同様である。

【００７４】続いて、図９は、第３実施形態のうち第２
の態様に係るレベルシフタ１０６の構成を示す回路図で
ある。この図において、第２実施形態（図５参照）と相
違する点は、Ｐチャネル型ＴＦＴ１６３、１６７が追加
的に設けられた点にある。

【００７５】詳細には、ＴＦＴ１６３については、その
ソースが、高位側電位Ｖ_DDHの供給線に接続され、その
ドレインが、ＴＦＴ１３２、１３４のドレイン（ゲー
ト）に接続される一方、ＴＦＴ１６７については、その
ソースが、高位側電位Ｖ_DDHの供給線に接続され、その
ドレインが、ＴＦＴ１３６、１３８のドレイン（ゲー
ト）に接続されて、ＴＦＴ１６３、１６７のゲートに
は、セット時において低位側電位Ｖ_SSHとなるセットパ
ルスＳｐが供給される構成となっている。

【００７６】なお、これ以外の構成について第２実施形
態と同一であるので、その説明を省略することにする。

【００７７】図１０は、このレベルシフタ１０６の動作
を説明するため図であって、各部における電圧波形を示
す図である。

【００７８】電源投入直後にあって、入力端ＩＮに供給
される論理信号の電位に変化が全くない場合、第１の態
様と同様な理由によって、ＴＦＴ１２２、１２４がとも
にオフとなるので、ドレインＣｄひいては出力端ＯＵＴ
の電位が確定しない。

【００７９】ここで、セットパルスＳｐが供給されて、
その電位が低位側電位Ｖ_SSHになると、ＴＦＴ１６３、
１６７がオンになるので、ゲートＰin、Ｎinの電位は、
強制的に高位側電位Ｖ_DDHにセットされる。このため、
ＴＦＴ１２２がオフ、ＴＦＴ１２４がオンして、ドレイ
ンＣｄが低位側電位Ｖ_SSHに確定することになる。以降
の動作については第２実施形態と同様である。

【００８０】ただし、ここでも実際には、第１又は第２
のオフセット回路を構成している３個のトランジスタと
初期化のために設けられたトランジスタの抵抗比でオフ
セット電圧が決定されるので、簡略動作説明である図１
０よりも複雑な波形が出力されることには留意する必要
がある。

【００８１】＜第４実施形態＞以上のように、本発明に
よれば、簡易な構成で、高速動作が可能なレベルシフタ
が実現されることになるが、上記第１乃至第３実施形態
に係るレベルシフタ１００、１０２、１０４、１０６に
おいては、共通して次のような不都合がある。すなわ
ち、ＴＦＴ１３２、１３４により構成される第１のオフ
セット回路及びＴＦＴ１３６、１３８により構成される
第２のオフセット回路における電力消費の無駄が発生す
ることである。これは、第１又は第２のオフセット回路
では、ＴＦＴ１３２及び１３４間又はＴＦＴ１３６及び
１３８間において、高位側電圧Ｖ_{DD H}及び低位側電圧Ｖ
_SSH間の電位差が常にかかることで、ＴＦＴ１３２から
ＴＦＴ１３４へ又はＴＦＴ１３６からＴＦＴ１３８へと
いう電流が微弱ながら流れてしまうことによる。

【００８２】以下では、このような不具合を有効に解消
し得る本発明の第４実施形態について、図１１を参照し
ながら説明する。ここに図１１は、第４実施形態に係る
レベルシフタ１０８の構成を示す回路図である。なお、
この図におけるレベルシフタ１０８は、上記第１実施形
態に基づいており、第４実施形態は、この第１実施形態
の変形形態として位置付けられる。

【００８３】図１１においては、第２のオフセット回路
を構成するＴＦＴ１３８のソースと、入力端ＩＮとを短
絡する短絡線４０１が設けられている。これにより、第
２のオフセット回路のＴＦＴ１３６及び１３８間に印加
される電圧を低減させることができる。具体的には例え
ば、Ｖ_DDH＝６〔Ｖ〕、Ｖ_DDL＝３〔Ｖ〕、Ｖ_SSH＝Ｖ_{S SL}
＝０〔Ｖ〕との仮定を置けば、第１実施形態では、動作
中常にＶ_DDH−Ｖ_SSH＝６〔Ｖ〕の電位差がかかっている
のに比べて、第４実施形態では入力信号と同期してＶ
_DDH−Ｖ_DDL＝６〔Ｖ〕またはＶ_DDH−Ｖ_SSL＝３〔Ｖ〕の
２値をとることになる。電位差が小さくなっている期間
があることによりＴＦＴ１３６及び１３８間を流れる電
流値を削減する効果をもたらす。

【００８４】また、オフセット電位が上昇することによ
り、Ｎチャネル型ＴＦＴ１２４のドライブ能力を改善す
る。よって第４実施形態におけるＴＦＴ１２４は、上記
第１実施形態に比べて小型化することが可能である。こ
れ以外の構成については第１実施形態と同一であるの
で、その説明を省略することとする。

【００８５】なお、上述では、第２のオフセット回路を
構成するＴＦＴ１３８のソースと入力端ＩＮとを短絡す
る形態について述べたが、本発明はこのような形態に限
定されるものではない。 レベルシフトの電位関係に応
じてオフセット回路に供給されている電位の一部を入力
信号線から供給させる構成とすることで同様の効果を得
ることができる。どの電位を入力信号に置き換えるかは
設計事項である。

【００８６】また、上述では、第２のオフセット回路中
のＴＦＴ１３８に入力すべき信号として、入力信号その
ままを用いていたが、本発明はこのような形態にも限定
されない。つまり、本実施形態のような作用効果は、Ｔ
ＦＴ１３８又はＴＦＴ１３４と入力端ＩＮとを短絡する
という手段のみによって実現されるものではない。より
広く言えば、入力信号に同期した信号を発生させる電源
を別途用意し、それをオフセット回路に供給されている
電位の一部と置き換えることが可能である。

【００８７】＜第５実施形態＞以上のように、上述の第
４実施形態によれば、第１又は第２のオフセット回路に
入力信号を入力することによって、無駄な電力消費を回
避することができるが、以下では、より効果的に略同様
な作用効果を達成し得る構成について、これを本発明の
第５実施形態として説明する。図１２は、第５実施形態
に係るレベルシフタ１１０の構成を示す回路図である。
なお、この図におけるレベルシフタ１１０は、上記第１
実施形態に基づいており、第５実施形態は、この第１実
施形態の変形形態として位置付けられる。

【００８８】図１２においては、上記各実施形態におい
て設けられていたコンデンサ１１２と、第１のオフセッ
ト回路とが省略されている。これ以外の構成について
は、第１実施形態と同一であるので、その説明を省略す
ることとする。

【００８９】次に、このような構成のレベルシフタ１１
０の動作について説明する。図１３は、この動作を説明
するための図であって、各部における電圧波形を示す図
である。なお、第５実施形態は、上述したように第１実
施形態に基づくものであるので、その動作は基本的に図
２を参照して説明したのと殆ど同一である。したがっ
て、以下では、重複する点についてはその図示及び説明
を省略ないし簡略化し、第５実施形態において特徴的な
部分についてのみ説明を加えることとする。

【００９０】第５実施形態では、入力端ＩＮに、デュー
ティ比５０％である低振幅の論理信号が供給されると、
ゲートＰinに表れる電圧波形は、当該論理信号そのまま
の波形を反映したものとして表れる。これは、コンデン
サ１１２及び第１のオフセット回路が存在しないためで
ある。一方、ゲートＮinに表れる電圧波形は、上記第１
実施形態と全く同様である。

【００９１】そして、この場合、ゲートＰinにおける電
圧がしきい値電圧ＶthＰを越える場合とは、すなわち入
力信号の値がＶ_DDLのときであり、このような場合であ
って、かつ、ゲートＮinにおける電圧がしきい値電圧Ｖ
thＮ以上となれば、ＴＦＴ１２２がオフし、ＴＦＴ１２
４がオンすることになる。他方、ゲートＰinにおける電
圧がしきい値電圧ＶthＰ以下になる場合とは、すなわち
入力信号の値がＶ_SSLのときであり、このような場合で
あって、かつ、ゲートＮinにおける電圧がしきい値電圧
ＶthＮを下回れば、ＴＦＴ１２２がオンし、ＴＦＴ１２
４がオフすることになる。以下、後段のインバータ（Ｔ
ＦＴ１４２、１４４）及び出力端ＯＵＴにおける電位
は、概ね図２を参照して説明したとおりである。

【００９２】以上のように、第５実施形態では、第１の
オフセット回路を省略した構成となっているため、そこ
で消費される電力というものを観念しようがない。つま
り、第５実施形態では、上記第１実施形態に比べて、第
１のオフセット回路を省略した分だけ、電力消費量の削
減が可能となるのである。

【００９３】なお、上述では、第１のオフセット回路を
省略した構成となっていたが、本発明はこのような形態
に限定されるものではなく、例えばこれとは逆に、図１
４に示すように、第２のオフセット回路を省略した構成
となるレベルシフタ１１０´としてもよい。このような
形態によれば、第２のオフセット回路が存在しないこと
により、そこで消費される電力というものを観念しよう
がなく、その省略分の電力消費を削減することが可能と
なり、これによって上述と略同様な作用効果が奏される
ことになる。

【００９４】＜各実施形態の補足説明＞まず、上記第４
及び第５実施形態は、いずれも第１実施形態に係るレベ
ルシフタ１００に基づく構成を採っていたが、本発明
は、このような形態に限定されるものではない。すなわ
ち、第１のオフセット回路又は第２のオフセット回路を
構成するＴＦＴ１３４又は１３８のソースと入力端ＩＮ
を短絡させること（第４実施形態）や、第１オフセット
回路又は第２オフセット回路の設置を省略すること（第
５実施形態）等は、上述の図５（第２実施形態）、図７
（第３実施形態の第１の態様）、図９（第３実施形態の
第２の態様）に対しても、その適用が可能である。

【００９５】また、本発明は、上記第４及び第５実施形
態の特徴を併せもつ形態をその範囲内に収めることも勿
論である。図１５においては、その一例として、第４実
施形態のように第２のオフセット回路中のＴＦＴ１３８
のソースと入力端ＩＮとを短絡する短絡線４０１を設け
るとともに、第５実施形態のようにコンデンサ１１２及
び第１のオフセット回路を省略した構成となるレベルシ
フタ２００を示している。なお、この図１５では、図５
に示した第２実施形態がその基礎となっており、コンデ
ンサ１５６が設けられて共通ドレインＣｄからのフィー
ドバックがかけられる構成となっているため、第２実施
形態の説明中述べたように、入力信号がＤＣ的な変動を
見せる場合においても、安定した動作が可能となるとい
う上記と略同様な作用効果が得られるようにもなってい
る。

【００９６】このような形態によれば、まず、第２のオ
フセット回路において、ＴＦＴ１３６及びＴＦＴ１３８
間に印加される電位差が従前よりも小さくなることによ
り、無駄な電力消費が回避される作用効果を得ることが
できる。また、これに併せて、第１のオフセット回路が
存在しないことにより、該第１のオフセット回路におけ
る電力消費がそもそも生じ得ないという作用効果をも得
ることができる。

【００９７】結局、図１５のような構成では、上記第４
及び第５実施形態で述べた双方の作用効果を同時に享受
し得ることとなる。そして、このような最も好適な形態
の一例となる図１５によれば、図１に示した第１実施形
態等に比べて、その電力消費量を約１／６〜１／７にま
で落とすことが可能であることを、本願発明者は確認し
た。

【００９８】その他、各種の変形形態（例えば、第３実
施形態と、第４又は第５実施形態との両特徴を併せもつ
形態等）も当然に可能であるが、その点の図示及び説明
については省略する。

【００９９】なお、また、上述した実施形態にあって
は、スイッチング素子としてＴＦＴを例にとって説明し
たが、本発明はこれに限られない。すなわち、スイッチ
ング素子としては、バイポーラ型や、ＭＯＳ（Metal Ox
ide Semiconductor）型、より広義にはＭＩＳ（Metal I
nsulator Semiconductor）型などのように種々のものが
適用可能である。

【０１００】＜電気光学装置の実施形態＞上述したよう
なレベルシフタは、例えば、液晶装置等の電気光学装置
の駆動回路に利用してもよい。以下では、当該電気光学
装置について、図１６を参照しながら説明する。ここに
図１６は、本実施形態に係る電気光学装置の概要構成を
示す斜視図である。

【０１０１】図１６において、電気光学装置は、マトリ
クス状に配列された画素電極９a、該画素電極９ａに接
続されたＴＦＴ３０、該ＴＦＴ３０に接続された走査線
３ａ及びデータ線６ａ等が形成されたＴＦＴアレイ基板
１０を備えている。このうち画素電極９ａは、例えばＩ
ＴＯ（インディウム・ティン・オキサイド）等の透明導
電性材料等で形成されている。また、走査線３ａ及びデ
ータ線６ａは、図に示すように、マトリクス状に配列さ
れた画素電極９ａ間の間隙を縫うように、格子状に形成
されている。そして、走査線３ａは走査線駆動回路９３
ａに接続され、データ線６ａもまたデータ線駆動回路９
６ａに接続されている。走査線駆動回路９３ａは、走査
線３ａに対して、例えば線順次に走査信号を供給し、デ
ータ線駆動回路９６ａは、データ線６ａに対して前記走
査信号の供給タイミング等を計った上で、所定のタイミ
ングで画像信号を供給するものである。

【０１０２】他方、この電気光学装置には、ＴＦＴアレ
イ基板１０に対向配置されその全面に共通電極２１が形
成された対向基板２０が備えられている。共通電極２１
は、上述の画素電極９ａと同様に、ＩＴＯ等の透明導電
性材料からなる。そして、ＴＦＴアレイ基板１０及び対
向基板２０間には、電気光学物質の一例たる液晶層５０
が挟持されている。

【０１０３】このような電気光学装置においては、走査
線３ａを通じた走査信号の供給により、ＴＦＴ３０のＯ
Ｎ・ＯＦＦを制御するとともに、該ＴＦＴ３０がＯＮと
されている状態において、データ線６ａを通じて供給さ
れてくる画像信号を画素電極９ａに印加することが可能
である（アクティブマトリクス駆動）。このように画像
信号が画素電極９ａに印加されると、当該画像信号に対
応した所定の電位差が、該画素電極９ａと共通電極２１
間に生じる（つまり、画素毎に所定の電位差が生じる）
こととなり、これによって、前記液晶層５０中の液晶の
配向状態の変化、それに起因する光透過率の変化が生じ
ることとなるので、画像を表示することが可能となるの
である。ここで、液晶に対する光の入射は、例えば、当
該電気光学装置の内部に設けられた光源や、当該電気光
学装置の外部に存在する蛍光灯等の光源等を考えること
ができる。なお、本実施形態においては、画素電極９ａ
及び共通電極２１のいずれも、透明導電性材料からなる
から、いわゆる「透過型」として使用可能である。

【０１０４】そして、本実施形態に係る電気光学装置で
は特に、図１６に示すように、走査線駆動回路９３ａの
一部として、レベルシフタ回路３００が備えられてい
る。このレベルシフタ回路３００内には、走査線３ａの
1本ずつに対応するように、上記第１乃至第５実施形態
として説明したレベルシフタが複数設けられている。す
なわち、レベルシフタ回路３００では、例えば図１に示
すような一のシフトレジスタ１００のＯＵＴに一の走査
線３ａが電気的に接続されており、別のシフトレジスタ
１００のＯＵＴに別の走査線３ａが電気的に接続されて
いる、というようになっている。

【０１０５】なお、前記の走査線駆動回路９３ａ及びデ
ータ線駆動回路９６ａは、ＴＦＴアレイ基板１０上に前
記ＴＦＴ３０等の製造プロセスと同一の製造プロセスに
よって作り込んだ内蔵タイプとすることが可能である。
あるいはまた、走査線駆動回路９３ａ及びデータ線駆動
回路９６ａを、別途、パッケージとして構成し、これを
ＴＦＴアレイ基板１０上に搭載する外付けタイプとする
ことが可能である。いずれにしても、本発明の範囲内に
あることに変わりはない。

【０１０６】また、スイッチング素子として、上記のＴ
ＦＴ３０に代えて、薄膜ダイオード（ＴＦＤ）を用いた
電気光学装置も知られているが、本発明は、そのような
ものも範囲内に収める。

【０１０７】本発明は、上述した実施形態に限られるも
のではなく、請求の範囲及び明細書全体から読み取れる
発明の要旨、あるいは思想に反しない範囲で適宜変更可
能であり、そのような変更を伴うレベルシフタ及び電気
光学装置もまた、本発明の技術的範囲に含まれるもので
ある。

【０１０８】

【発明の効果】以上説明したように本発明によれば、簡
易な構成で、かつ、高速動作が可能なレベルシフタを実
現することが可能となる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態に係るレベルシフタの
構成を示す回路図である。

【図２】 同レベルシフタの動作を説明するためのタイ
ミングチャートである。

【図３】 同レベルシフタの動作を説明するためのタイ
ミングチャートである。

【図４】 同レベルシフタにおいて発生する不都合を説
明するためのタイミングチャートである。

【図５】 本発明の第２実施形態に係るレベルシフタの
構成を示す回路図である。

【図６】 同レベルシフタの動作を説明するためのタイ
ミングチャートである。

【図７】 本発明の第３実施形態のうち、第１の態様に
係るレベルシフタの構成を示す回路図である。

【図８】 同レベルシフタの動作を説明するためのタイ
ミングチャートである。

【図９】 本発明の第３実施形態のうち、第２の態様に
係るレベルシフタの構成を示す回路図である。

【図１０】 同レベルシフタの動作を説明するためのタ
イミングチャートである。

【図１１】 本発明の第４実施形態に係るレベルシフタ
の構成を示す回路図である。

【図１２】 本発明の第５実施形態に係るレベルシフタ
の構成を示す回路図である。

【図１３】 同レベルシフタの動作を説明するためのタ
イミングチャートである。

【図１４】 本発明の第５実施形態に係り、図１２とは
異なる態様となるレベルシフタの構成を示す回路図であ
る。

【図１５】 本発明の第２、第４及び第５実施形態を一
斉に適用したレベルシフタの構成を示す回路図である。

【図１６】 本発明の実施形態に係る電気光学装置の概
要構成を示す斜視図である。

【符号の説明】

１００、１０２、１０４、１０６、１０８、１１０、１
１０´、２００…レベルシフタ １１２…コンデンサ（第１の容量） １１４…コンデンサ（第２の容量） １２２…ＴＦＴ（第１のスイッチング素子） １２４…ＴＦＴ（第２のスイッチング素子） １３２、１３２…ＴＦＴ（第１のオフセット回路） １３６、１３８…ＴＦＴ（第２のオフセット回路） １５２…ＴＦＴ １５６…ＴＦＴ １６１、１６３、１６５、１６７…ＴＦＴ（初期化回
路） ４０１…短絡線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/36 Ｈ０３Ｋ 19/00 １０１Ｄ Ｆターム(参考） 2H092 JA24 JB67 NA05 PA06 2H093 NA16 NC03 NC34 NC35 NC36 NE03 5C006 AA16 AF67 BB16 BC03 BC11 BC20 BF33 BF34 BF37 BF46 EB05 FA12 FA13 FA42 FA43 FA47 5C080 AA06 AA10 BB05 DD08 DD09 DD23 DD25 DD26 DD28 FF11 JJ03 JJ04 JJ06 5J056 AA00 AA32 BB02 CC21 DD29 EE11 FF08 GG09 KK01

Claims (15)

【特許請求の範囲】
1. 【請求項１】 一端にて低振幅の論理信号を入力する第
   １の容量と、 前記第１の容量の他端に、第１の電圧をオフセットする
   第１のオフセット回路と、 一端にて前記低振幅の論理信号を入力する第２の容量
   と、 前記第２の容量の他端に、第２の電圧をオフセットする
   第２のオフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
   電圧の供給線との間に直列に接続されるとともに、その
   接続点を出力端とする第１および第２のスイッチング素
   子であって、 前記第１の容量の他端に接続された第１のスイッチング
   素子と、 前記第２の容量の他端に接続された第２のスイッチング
   素子と、 を備えることを特徴とするレベルシフタ。
2. 【請求項２】 前記第１のスイッチング素子は、前記第
   １の容量の他端における信号電圧が、前記第１の電圧よ
   りも低く設定された第１のしきい値以下であればオン
   し、 前記第２のスイッチング素子は、前記第２の容量の他端
   における信号電圧が、前記第２の電圧よりも高く設定さ
   れた第２のしきい値以上であればオンすることを特徴と
   する請求項１に記載のレベルシフタ。
3. 【請求項３】 前記第１のスイッチング素子はＰチャネ
   ル型トランジスタであり、前記第２のスイッチング素子
   はＮチャネル型トランジスタであり、 前記第１のオフセット回路は、 前記電源電圧の供給線と前記基準電圧の供給線との間に
   直列接続されたＰチャネル型トランジスタおよびＮチャ
   ネル型トランジスタであって、その接続点電圧を前記第
   １の電圧並びに該Ｐチャネル型トランジスタおよびＮチ
   ャネル型トランジスタのゲート電圧とし、 前記第２のオフセット回路は、 前記電源電圧の供給線と前記基準電圧の供給線との間に
   直列接続されたＰチャネル型トランジスタおよびＮチャ
   ネル型トランジスタであって、その接続点電圧を前記第
   ２の電圧並びに該Ｐチャネル型トランジスタおよびＮチ
   ャネル型トランジスタのゲート電圧としている、 ことを特徴とする請求項１又は２に記載のレベルシフ
   タ。
4. 【請求項４】 前記第１のオフセット回路は、当該レベ
   ルシフタの出力に応じてオフセット値を変え、前記第２
   のオフセット回路は、当該レベルシフタの出力に応じて
   オフセット値を変えることを特徴とする請求項１又は２
   に記載のレベルシフタ。
5. 【請求項５】 当該レベルシフタの出力にかかわらず、
   前記第１および第２のスイッチング素子が互いに排他的
   にオンオフするように、前記第１の容量の他端および前
   記第２の容量の他端に、それぞれ初期電圧を印加する初
   期化回路を備えることを特徴とする請求項４に記載のレ
   ベルシフタ。
6. 【請求項６】 前記初期化回路には、 高振幅の論理信号における低位側電圧が初期化信号とし
   て印加されることを特徴とする請求項５に記載のレベル
   シフタ。
7. 【請求項７】 前記初期化回路には、 高振幅の論理信号における高位側電圧が初期化信号とし
   て印加されることを特徴とする請求項５に記載のレベル
   シフタ。
8. 【請求項８】 前記第１のオフセット回路に供給される
   電圧の少なくとも一部を、前記低振幅の論理信号の供給
   線から供給することを特徴とする請求項１又は２に記載
   のレベルシフタ。
9. 【請求項９】 前記第２のオフセット回路に供給される
   電圧の少なくとも一部を、前記低振幅の論理信号の供給
   線から供給することを特徴とする請求項１又は２に記載
   のレベルシフタ。
10. 【請求項１０】 前記低振幅の論理信号に同期した信号
    を供給する電源を更に備え、 前記低振幅の論理信号の供給線に代えて、前記同期した
    信号の供給線を用いることを特徴とする請求項８又は９
    に記載のレベルシフタ。
11. 【請求項１１】 一端にて低振幅の論理信号を入力する
    第２の容量と、 前記第２の容量の他端に、第２の電圧をオフセットする
    第２のオフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
    電圧の供給線との間に直列接続されるとともに、その接
    続点を出力端とする第１および第２のスイッチング素子
    であって、 前記低振幅の論理信号がＬレベルのときにはオンする第
    １のスイッチング素子と、 前記第２の容量の他端における信号電圧が、前記第２の
    電圧よりも高く設定された第２のしきい値電圧以上であ
    ればオンする第２のスイッチング素子とを備えることを
    特徴とするレベルシフタ。
12. 【請求項１２】 一端にて低振幅の論理信号を入力する
    第１の容量と、 前記第１の容量の他端に、第１の電圧をオフセットする
    オフセット回路と、 高振幅の論理信号における電源電圧の供給線とその基準
    電圧の供給線との間に直列接続されるとともに、その接
    続点を出力端とする第１および第２のスイッチング素子
    であって、 前記第１の容量の他端における信号電圧が、前記第１の
    電圧よりも低く設定された第１のしきい値電圧以下であ
    ればオンする第１のスイッチング素子と、 前記低振幅の論理信号がＨレベルのときにはオンする第
    ２のスイッチング素子とを備えることを特徴とするレベ
    ルシフタ。
13. 【請求項１３】 前記第２のオフセット回路は、当該レ
    ベルシフタの出力に応じてオフセット値を変えることを
    特徴とする請求項１１記載のレベルシフタ。
14. 【請求項１４】 前記第１のオフセット回路は、当該レ
    ベルシフタの出力に応じてオフセット値を変えることを
    特徴とする請求項１２記載のレベルシフタ。
15. 【請求項１５】 請求項１乃至１４のいずれかに記載の
    レベルシフタを用いたことを特徴とする電気光学装置。