JP3965911B2 - マスタースライス方式半導体集積回路の設計方法 - Google Patents
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Description
本発明は、ゲートアレイやエンベディッドアレイなどのマスタースライス方式半導体集積回路及びその設計方法に関し、特に配線資源を有効に利用するための改良に関する。
背景技術
ゲートアレイやエンベディッドアレイなどのマスタースライス方式半導体集積回路は、金属配線工程の前までの製造が終わっている未完成ウエハ(マスタースライス)を用いて製造される。このマスタースライスに、ユーザからの回路機能に従って配線と保護膜とを成膜することで、完成ウエハが得られる。未完成ウエハを在庫として所持しておくことで、ユーザへの半導体集積回路の納期が短縮される。
このマスタースライス方式半導体集積回路の製造にあたって、基本セルがマトリクス状に敷き詰められた未完成ウエハが予め用意されている。この未完成ウエハに対するスルーホール、金属配線層の配置・配線は、自動配置・配線装置(Automatic Placing & Routing Apparatus)によって自動化されている。
金属配線層は、2層から3層、4層と多層化の傾向にある。この種の半導体集積回路では、最下層の第1目の金属配線は、基本セルを構成するMOSトランジスタのゲートへの信号入力配線と、例えばソースへの給電配線と、例えばドレインからの信号出力配線等に用いられる。これらの配線は、コンタクトを介してゲート、ソースまたはドレインに接続される。また、第1層の金属配線は電位VDD,VSSなどの電源電位が供給される電源配線として、あるいは基本セル内及び/又は基本セル間を接続する信号配線としても用いられる。他の第2,第3層等の金属配線は、主として信号配線として用いられる。
この金属配線には一般にアルミニウム層が用いられ、例えば2層の金属配線であれば第1層Al配線、第2層Al配線が用いられる。この第1,第2層Al配線が、自動配置・配線装置にて配線経路が決定される際には、第1,第2層Al配線にそれぞれ優先配線方向が割り当てられる。
ところで、複数層の金属配線層を有するマスタースライス方式半導体集積回路では、ライブラリーに登録された基本セルを利用して設計されるスタンダードセルなどと比較して、小チップ化が困難であった。
例えば第1優先配線方向に沿って形成される第1層の2本の電源配線層(VDD,VSS)の間の領域より、その外部に向けて信号配線を引き出して配線する場合について説明する。この場合、2本の電源配線層と信号配線層とを同じ第1層に形成するとショートしてしまう。このため、第1優先配線方向に沿って形成された電源配線層を跨ぐために、信号配線は第1層の信号線、第2層の信号線及び両者を結ぶビアを用いる他なかった。この第2層の信号線は、第1層の電源配線層を跨ぐためにのみ用いられ、その分、この領域に第2層の他の配線を施すことができなくなる。このため、第2層の他の配線は迂回させる必要も生じる。こうして、第2層の配線資産(routing resource)が消費されてしまうのである。
仮に、説明の便宜上格子グリッドの横線×縦線=100×100と仮定し、3層の金属配線の第1,3層の優先配線方向を横方向とし、第2層の優先配線方向を縦方向とする。この場合、横方向の配線は第1層、第3層で100本ずつ計200本の配線資産が確保されるのに対して、縦方向では第2層の100本の配線資産しかない。
ここで、第1層の金属配線は、基本セルとの関係でその配置がほとんど決定され使用できる配線本数は自ずから定まる。よって、第2層及び第3層の配線をバランスよく配置すれば、チップを小さくすることができる。しかし、上述したように、第1層の配線を跨ぐために第2層の配線を使用すると、第2層の配線効率が悪化してしまう。
また、複数層同士をビアで接続して配線を迂回させたり、あるいは同一層内で配線を引き回して配線の迂回させることに起因して、その配線長が増長する。さらには、近年の半導体プロセスの微細化により配線幅が狭くなり、単位長さあたりの配線抵抗値が増大する傾向にある。この2つの要因により、配線抵抗が増大して、信号遅延が助長されてしまうという問題も生ずる。
これらの問題を解決するために、本発明者は金属配線層、特に第2金属配線層の配線資産が有効に利用できないという事実に着目した。
本発明の目的は、金属配線層の配線資産を有効に利用することで、配線効率を向上させ、小チップ化を可能とするマスタースライス方式半導体集積回路及びその設計方法を提供することにある。
本発明の他の目的は、金属配線層の配線資産を有効に利用して効率の良い配線を行うことで、配線抵抗の増大を抑えて信号遅延を極力低減させたマスタースライス方式半導体集積回路及びその設計方法を提供することにある。
発明の開示
本発明の一態様は、複数の基本セルがマトリクス状に配列形成されたマスタースライスに対して、第1の方向に沿って形成されて前記複数の基本セルを横切る第1,第2の電源配線と、前記第1の方向またはこれと直交する第2の方向に沿って形成されて前記複数の基本セル同士及び/又は各々の前記基本セル内を接続する複数の信号配線とを、自動配置・配線装置により配置・配線するマスタースライス方式半導体集積回路の配置・配線方法を定義している。
本発明方法は、
配線が形成される層毎にて、前記第1または前記第2の方向が優先配線方向として定義された前記自動配置・配線装置に、前記複数の信号配線及び前記第1,第2の電源配線と前記複数の基本セルとを接続する有効ピン位置の定義を登録する第1工程と、
前記複数の基本セル間の接続を定義したネットリストを、前記自動配置・配線装置に登録する第2工程と、
前記有効ピン位置の定義及び前記ネットリストの情報に従って、実際のピン位置の配置と、前記優先配線方向に基づく前記第1,第2の電源配線及び前記複数の信号配線の配線経路とを決定する第3工程と、
を有する。
前記第1工程は、
前記複数の基本セルを構成する各々のトランジスタの複数の構成層の一つと対応する領域であって、かつ、前記複数の基本セルが配列される格子グリッド上の位置にて、前記第1,第2の電源配線の間の領域の内外に、前記有効ピン位置を定義する工程を含む。
前記第3工程は、前記複数の構成層の一つと、前記複数の信号配線の中の二つの配線とを、決定された前記ピン位置にて接続させる工程を含み、前記二つの配線同士は、前記一つの構成層のみにて接続される。
本発明の一態様の方法により配線された半導体集積回路は、
複数の基本セルを構成する各々のトランジスタの複数の構成層の一つと、複数の信号線の中の二つの配線とを接続する2つのコンタクトと、
を有し、
この2つのコンタクトは、第1,第2の電源配線の間の領域の内外にそれぞれ1つずつ配置され、二つの配線同士は、一つの構成層のみにて接続される。
こうすると、信号配線が第1及び第2の電源配線を跨ぐ必要が無くなるため、その分、配線資産を有効に利用できる。また、第1及び第2の電源配線を跨ぐ信号配線が存在する従来と対比すれば、信号配線の配線長も短くなり、信号遅延の要因の一つを取り除くことができる。本発明の一態様では、第1及び第2の電源配線を跨いで接続するために、この第1,第2の電源配線とは異なる層に配置されたトランジスタの構成層の一つを、配線材として兼用している。
ここで、一つの構成層は拡散層とすることができる。拡散層は、表面に例えばTiシリサイドなどを有すればシート抵抗値は充分に小さく、配線材として兼用できる。
この場合、第1工程は、拡散層上の位置に定義される有効ピン位置を、第1,第2の電源配線の間の領域の内外に、それぞれ複数設けることが好ましい。さらには、第1工程は、拡散層上にある格子グリッドの交点の全てに有効ピン位置を定義することもできる。こうすると、コンタクトの位置の選択の幅が広がり、他の基本セルからの信号線を通すスペースを確保できる。
基本セルは、複数のP型トランジスタと、複数のN型トランジスタとを含み、
この基本セルを、複数のP型及びN型トランジスタに対してそれぞれゲート層が設けられた分離ゲート型にて構成することができる。
このとき、第1工程では、各々のゲート層に対して定義される有効ピン位置は、第1,第2の電源配線の間の領域の内外に、それぞれ1つずつ設けられることが好ましい。こうすると、例えばP型トランジスタのゲートに対して、第1,第2の電源配線の間の領域外にて信号線とコンタクトさせ、その領域内にてP,N型トランジスタの各ゲートを接続できる。
基本セルは、複数のP型トランジスタと、複数のN型トランジスタとを含み、
この基本セルを、複数のP型及びN型トランジスタの各一つに対して共用される共通ゲート層を有する一体ゲート型にて構成することもできる。
この場合、第1工程では、共通のゲート層の各々に対して定義される有効ピン位置を、第1,第2の電源配線の間の領域内に一つ、その領域外であってかつ共通のゲート層の両端側にそれぞれ1つずつ設けることが好ましい。
こうすると、第1または第2のゲートへの信号配線を、第1,第2の電源配線の間の領域外に配置したコンタクトに接続でき、第1及び第2の電源配線を跨ぐ信号線が不要となる。
本発明の他の態様に係る配置・配線方法は、前記第1工程は、
前記複数の基本セルを構成する各々のトランジスタのゲート層と対応する領域であって、かつ、前記複数の基本セルが配列される格子グリッド上の位置にて、前記第1,第2の電源配線の間の領域の内外に、前記有効ピン位置を定義する工程を含むことを特徴とする。
この方法により設計されるマスタースライス方式半導体集積回路は、
複数の基本セルが配列形成された基板と、
第1の方向に沿って形成されて前記複数の基本セルを横切る第1,第2の電源配線と、
前記第1の方向またはこれと直交する第2の方向に沿って形成されて前記複数の基本セル同士及び/又は各々の前記基本セル内を接続する複数の信号配線と、
前記複数の基本セルの一つを構成するトランジスタ群のゲート層の一つと、前記複数の信号線の中の一つ配線とを、第1,第2の電源配線間の領域外で接続するコンタクトと、
を有する。
この方法及びそれにより設計される回路によれば、複数の基本セルの一つを構成するトランジスタ群のゲート層の一つと、複数の信号線の中の一つ配線とを、第1,第2の電源配線間の領域外に設けたコンタクトにて接続できる。この場合も、ゲートへの信号配線を、第1,第2の電源配線の間の領域外に配置したコンタクトに接続でき、第1及び第2の電源配線を跨ぐ信号線が不要となる。
発明の最良な実施の形態
以下、本発明の実施の形態について、図面を参照して説明する。
(有効ピン位置の定義)
図1は、基本セル110がマトリクス状に配列されたマスタースライス100上でのコンタクトの位置(有効ピン位置)の定義を図示したものである。なお、図1には、一つの基本セル110のみを示している。図1にはさらに、格子グリッド120が示されている。自動配置・配線装置では、この格子グリッド120上の位置にて、全てのピンの位置と配線の経路とが決定される。
図1に示す基本セル110は、2つのP型MOSトランジスタ111,112と、2つのN型MOSトランジスタ113,114にて構成される。これらのトランジスタ111〜114の構造を、図1のD−D’断面を示す図2をも参照して説明する。
N型MOSトランジスタ113,114の形成領域には、P型ウェル130が形成されている。P型MOSトランジスタ111,112は、ゲートとして機能するポリシリコン層140,141と、ソースまたはドレインとなるP型拡散領域142とを有する。同様に、N型MOSトランジスタ113,114は、ゲートとして機能するポリシリコン層150,151と、ソースまたはドレインとなるP型拡散領域152とを有する。
なお、図1のD−D’断面である図2に示すように、ポリシリコン層140の下にてゲート酸化膜として機能する図示しないSiO2膜が形成されている。N型MOSトランジスタ113,114も同様に、図示しないSiO2膜を有する。
また、以下の説明では、N型拡散領域142がゲート直下のチャネル領域で分断されるの3つの領域を、第1の拡散領域(例えばソース)142A,第2の拡散領域(例えば共通ドレイン)142B,第3の拡散領域(例えばソース)142Cと称する。P型拡散領域152の3つの領域も、第1の拡散領域152A,第2の拡散領域152B,第3の拡散領域152Cと称する。
マスタースライス100は、上述した構成の基本セル110が複数形成された後に、図2に示す絶縁層160が形成されることで製造される。
次に、ユーザの回路機能を実現するために、このマスタースライス100上に複数層の金属配線が施される。この金属配線を施すために、自動配置・配線装置を用いて、複数の配線層及びピン(コンタクト及びビア)の配置と配線とが決定される。
この自動配置・配線装置では、ライブラリーに登録される有効ピン位置に関する定義と、基本セル間の接続を定義したネットリストの情報とに基づいて、複数の配線層及びピンの配置と配線とが決定される。
図1は、そのライブラリー中のコンタクトに関する有効ピン位置の定義を、マスタースライス100上に図示したものである。この有効ピン位置とは、信号配線に接続される入力ピン及び出力ピンと、電源配線に接続される電源ピンとの各有効ピン位置である。なお、図1には、電位VDDに設定される第1の電源配線170と、電位VSSに設定される第2の電源配線171の配置も参考のために図示されている。
なお、以下の説明では、図1にて四角で示す各々のピン定義部を、格子グリッド120上の座標にて示す。図1では全てのピン定義部に座標を付してはいないが、例えば、ピン定義A2とは、縦ラインAと横ライン2との交点に位置するピン定義部を示すものとする。
図1に示す通り、ゲートとしてのポリシリコン層140,141,150,151の各々には、ピン定義部A1,C1,A7,C7,A8,C8,A14,C14がそれぞれ設けられている。ピン定義部A7,C7,A8,C8,は、2本の第1,第2の電源配線170,171に挟まれた領域内に配置される。一方、第2のピン定義部A1,C1,A14,C14は、2本の第1,第2の電源配線170,171に挟まれた領域外に配置される。
図1に示すように、第1の拡散領域142A,152Aには、各5つのピン定義部A2〜A6,A9〜A13が設けられている。このうち、ピン定義部A5,A6,A9,A10は2本の第1,第2の電源配線170,171の間の領域内に配置され、ピン定義部A4,A11は第1又は第2の電源線170,171と重なる位置に配置され、ピン定義部A2,A3,A12,A13は,2本の第1,第2の電源配線170,171の間の領域外に配置されている。
同様に、図1に示すように、第2の拡散領域142B,152C及び第3の拡散領域142C,152Cにも、各5つのピン定義部B2〜B6,B9〜B13,C2〜C6,C9〜C13がそれぞれ設けられている。
なお、図1に示す例では、第1〜第3の拡散領域142A〜142C、152A〜152Cと格子グリッドの交点とが重なる全ての位置にピン定義部を設けているが、当初から不要と思われるピン定義部は削除しても良い。ただし、複数のピン定義部の中の電源ピン定義部は、第1または第2の電源配線170,171と重なる位置に配置する必要があり、入力ピン及び出力ピン定義部は2本の第1,第2の電源配線170,171間の領域内及び領域外に配置することが好ましい。逆に使用頻度の低い有効ピン位置は、第1,第2の電源配線170,171と重複する第2の拡散領域142B,152B上のピン定義部B4,B11である。ただし、第2の拡散領域142B,152Bをソースとして用いる場合には、ビン定義部B4,B11を定義しておくことが必要である。
(自動配置・配線)
この定義を用いて、自動配置・配線装置により、半導体集積回路内での各基本セルの配置及び配線を行う手順について、図5に示すフローチャートを参照して説明する。
先ず、上述したピン定義部を含む全てのピン(コンタクト、ビア及び外部端子)の位置の定義がライブラリーに登録され(ステップ1)、そのライブラリーが自動配置・配線装置にインプットされる(ステップ2)。さらに、基本セル間の接続を定義したネットリストがインプットされる(ステップ3)。その後に、図1に示すマスタースライス100に対するピンの配置及び配線が決定される(ステップ4)。このステップ4での自動配線は、各層毎に優先配線方向が決められており、その優先配線方向に従って実施される。
ここで、図5のステップ1にて実施されるライブラリーへの有効ピン位置の定義の登録の一例を、下記の表1に示す。なお、表1に示す座標は図3の格子グリッド上の座標である。
ここで、表1に示されたピンの定義は、表1中のいずれかのピンを、上述したネットリストに従って配線決定する際に任意に選択できることを示している。
(半導体集積回路の具体例)
図3は、上述したような有効ピン位置の定義を含むライブラリーの情報に基づいて設計された半導体集積回路の配置・配線の一例を示し、図4はその論理回路を示している。
図3に示す回路は、図4に示すように、2つのインバータ310,320の出力がナンドゲート330に入力され、ナンドゲート330の出力がインバータ340にて反転される論理回路である。
2つのインバータ310,320は、図3の第1基本セル列300A中の各一つの基本セルにてそれぞれ構成される。ナンドゲート330は、図3の第2基本セル列300B中の一つの基本セルにて構成され、インバータ340は図3の第1基本セル列300A中の一つの基本セルにて構成される。
ここで、図3に示すハッチングが施された配線は第1層の金属配線であり、その優先配線方向は横方向である。図3に示すクロスハッチングが施された配線は第2層の金属配線であり、その優先配線方向は縦方向である。
図3に示す第1基本セル列300Aには、第1,第2の電源配線170A,171Aが、第1層金属層により横方向に沿って設けられている。第2基本セル列300Bにも、第1,第2の電源配線170B,171Bが、第1層金属層により横方向に沿って設けられている。
第1の電源配線170Aと、インバータ310,320及340とは、図1に示すピン定義部B4の位置に形成したコンタクトを介してそれぞれ接続されている。
第2の電源配線171Aと、インバータ310,320及び340とは、図1に示すピン定義部B11の位置に形成したコンタクトを介してそれぞれ接続されている。
また、インバータ310,320及び340を構成する第1基本セル列300A内のP型及びN型MOSトランジスタの各ゲート141,151は、図1に示すピン定義部C7,C8の位置に形成したコンタクトと、第1層金属配線にて形成された信号配線400を介してそれぞれ接続されている(図3ではインバータ310についてのみ符号を付してある)。
また、インバータ310,320及び340を構成する第1基本セル列300A内のP型及びN型MOSトランジスタの各第3の拡散領域142C,152Cは、図1に示すピン定義部C6,C9の位置に形成したコンタクトと、第1層金属配線にて形成された信号配線401を介してそれぞれ接続されている(図3ではインバータ310についてのみ符号を付してある)。
第1の電源配線170Bとナンドゲート330とは、図1に示すピン定義部A4,C4の位置に形成したコンタクトを介してそれぞれ接続されている。
第2の電源配線171Bとナンドゲート330とは、図1に示すピン定義部A11の位置に形成したコンタクト介してそれぞれ接続されている。
ナンドゲート330を構成する第2基本セル列300B内のP型及びN型MOSトランジスタの各ゲート140,150は、図1に示すピン定義部A7,A8の位置に形成したコンタクトと、第1層金属配線にて形成された信号配線402を介して接続されている。
同様に、ナンドゲート330を構成する第2基本セル列300B内のP型及びN型MOSトランジスタの各ゲート141,151は、図1に示すピン定義部C7,C8の位置に形成したコンタクトと、第1層金属配線にて形成された信号配線403を介して接続されている。
さらに、ナンドゲート330を構成する第2基本セル列300B内のP型及びN型MOSトランジスタの第2,第3の拡散領域142B,152Cは、図1に示すピン定義部B6,C9の位置に形成したコンタクトと、第1層金属配線にて形成された信号配線404を介してそれぞれ接続されている。信号配線404がナンドゲート330の出力線である。
また、ナンドゲート330及びインバータ340を構成する第1,第2の基本セル列300A,300B内の各基本セル同士は、図1に示すピン定義部C14の位置に形成したコンタクト、第1層金属配線にて形成される信号配線、ビア、第2層金属配線にて形成される信号配線、ビア、第1層金属配線にて形成される信号配線、及び図1に示すピン定義部B2の位置に形成したコンタクトから成る配線群405を介して接続される。
次に、インバータ310,320及びナンドゲート330間の信号配線について説明する。
インバータ310の出力信号は、図1に示すピン定義部C12の位置に形成したコンタクト、第1層の信号線、ビア、第2層の信号線、ビア、第1層の信号線、及び図1に示すピン定義部A1の位置に形成したコンタクトから成る配線群406を介して、ナンドゲート330に入力される。
インバータ320の出力信号は、図1に示すピン定義部C13の位置に形成したコンタクト、第1層の信号線、ビア、第2層の信号線、ビア、第1層の信号線、及び図1に示すピン定義部C1の位置に形成したコンタクトから成る配線群407を介して、ナンドゲート330に入力される。
(従来例の配線パターンと対比説明)
図7は、図3に示す配線パターンを有する論理回路と同一機能を有する論理回路の従来の配線パターンを示している。
図3と図7とを比較すると、両配線パターン間には下記の相違があることが分かる。
第1に、図3の配線パターンでは、第1,第2の電源配線170A,171A,170B,171Bを跨ぐ配線が1本もない。これに対して、図7の配線パターンでは、第2層金属配線により形成される5本の信号線500〜504が、第1及び/又は第2の電源配線171A,170Bを跨いでいる。
第2に、インバータ310,320とナンドゲート330とを接続する各信号線の配線長は、図3の配線パターンよりも図7の配線パターンの方が格段に長くなっている。
以上のことから、図7の従来例の配線パターンでは、第2層金属配線の資産が無駄に消費されていることが分かる。また、図7の配線パターンでは、特に第2層金属配線の配線長が格段に長くなることから、配線容量値、配線抵抗値が増大している。このため、配線幅が狭くなる微細プロセスの進歩と共に、信号遅延の問題が生ずることが分かる。インバータ310,320とナンドゲート330とを接続する各信号線は、一端より他端まで連続しているのに対して、図3では分断されている。
例えば、図3に示すインバータ310に接続された信号配線401,406間には金属配線は存在しない。このため、両信号配線401,406と接続されるN型MOSトランジスタの第3の拡散領域152Cが、配線材として兼用されている。インバータ320,340をそれぞれ構成する第1基本セル列300Aの基本セルでも、N型MOSトランジスタの第3の拡散領域152Cが、配線材として兼用されている。
同様に、ナンドゲート330を構成する第2基本セル列300B中の基本セルでは、信号配線404,405間が、配線材として機能する第2の拡散領域142Bにて接続されている。
さらに、例えばナンドゲート330を構成する第2基本セル列300B中の基本セルでは、P型及びN型MOSトランジスタのゲート140,150への信号入力は、縦一列に配置されたゲート140,150の各末端のコンタクトを介して行っている。図7では縦一列に配置されたゲート140,150のほぼ中間位置より信号入力させているのと異なる。このように、図3の配線パターンでは、ゲート140,150も配線材として有効に活用している。
なお、本発明は上記の実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
例えば、本発明はゲート分離型の基本セルに限らず、ゲート一体型の基本セルなど、種々の基本セルが搭載されたマスタースライスへの配置。配線に適用できる。
図6は、本発明を一体ゲート型の基本セルに適用した際の、有効ピン位置の定義を図面化したものである。図6に示す有効ピン位置の定義は、下記の表2の通りとなる。
表2において、P型MOSトランジスタの第1のゲートとN型MOSトランジスタの第1のゲートの有効ピン位置の定義として、座標A7は共用される。同様に、P型MOSトランジスタの第2のゲートとN型MOSトランジスタの第2のゲートの有効ピン位置の定義として、座標C7は共用される。
また、本発明は、コンタクトとビアとが平面位置にて重なるスタック可能な配線方法にも適用できる。この場合、第1,第2の電源配線170A,171Aを第2層金属配線で構成する場合に、スタック可能な配線方法を採用すると有効である。
【図面の簡単な説明】
図1は、基本セルがマトリクス状に配列されたマスタースライスでの有効ピン位置の定義を図示した本発明の実施の形態の説明図である。
図2は、図1のD−D’断面図である。
図3は、図1に示す有効ピン位置の定義を含むライブラリーの情報に基づいて設計された半導体集積回路の配置・配線の一例を示す回路配線図である。
図4は、図3の回路配線により実現される論理回路を示す論理回路図である。
図5は、自動配置・配線の実行手順を示すフローチャートである。
図6は、本発明を一体ゲート型の基本セルに適用した実施の形態の場合の有効ピン位置の定義を図面化した概略説明図である。
図7は、図3に示す配線パターンを有する論理回路と同一機能を有する論理回路の従来の配線パターンを示す説明図である。
Claims (9)
- 複数の基本セルがマトリクス状に配列形成されたマスタースライスに対して、第1の方向に沿って形成されて前記複数の基本セルを横切る第1,第2の電源配線と、前記第1の方向またはこれと直交する第2の方向に沿って形成されて前記複数の基本セル同士及び/又は各々の前記基本セル内を接続する複数の信号配線とを、自動配置・配線装置により配置・配線するマスタースライス方式半導体集積回路の配置・配線方法において、
配線が形成される層毎にて、前記第1または前記第2の方向が優先配線方向として定義された前記自動配置・配線装置に、前記複数の信号配線及び前記第1,第2の電源配線と前記複数の基本セルとを接続する有効ピン位置の定義を登録する第1工程と、
前記複数の基本セル間の接続を定義したネットリストを、前記自動配置・配線装置に登録する第2工程と、
前記有効ピン位置の定義及び前記ネットリストの情報に従って、実際のピン位置の配置と、前記優先配線方向に基づく前記第1,第2の電源配線及び前記複数の信号配線の配線経路とを決定する第3工程と、
を有し、
前記第1工程は、
前記複数の基本セルを構成する各々のトランジスタの複数の構成層の一つと対応する領域であって、かつ、前記複数の基本セルが配列される格子グリッド上の位置にて、前記第1,第2の電源配線の間の領域の内外に、前記有効ピン位置を定義する工程を含み、
前記第3工程は、前記複数の構成層の一つと、前記複数の信号配線の中の二つの配線とを、決定された前記ピン位置にて接続させる工程を含み、前記二つの配線同士は、前記一つの構成層のみにて接続されることを特徴とするマスタースライス方式半導体集積回路の設計方法。 - 請求項1において、
前記一つの構成層は拡散層であることを特徴とするマスタースライス方式半導体集積回路の設計方法。 - 請求項2において、
前記第1工程は、前記拡散層上の位置に定義される前記有効ピン位置は、前記第1,第2の電源配線の間の領域の内外に、それぞれ複数設けられることを特徴とするマスタースライス方式半導体集積回路の設計方法。 - 請求項2において、
前記第1工程は、前記拡散層上にある格子グリッドの交点の全てに前記有効ピン位置を定義することを特徴とするマスタースライス方式半導体集積回路の設計方法。 - 請求項2乃至4のいずれかにおいて、
前記基本セルは、複数のP型トランジスタと、複数のN型トランジスタとを含み、
前記基本セルは、前記複数のP型及びN型トランジスタに対してそれぞれゲート層が設けられた分離ゲート型にて構成されていることを特徴とするマスタースライス方式半導体集積回路の設計方法。 - 請求項5において、
前記第1工程では、前記各々のゲート層に対して定義される前記有効ピン位置が、前記第1,第2の電源配線の間の領域の内外に、それぞれ1つずつ設けられることを特徴とするマスタースライス方式半導体集積回路の設計方法。 - 請求項2乃至4のいずれかにおいて、
前記基本セルは、複数のP型トランジスタと、複数のN型トランジスタとを含み、
前記基本セルは、前記複数のP型及びN型トランジスタの各一つに対して共用される共通ゲート層を有する一体ゲート型にて構成されていることを特徴とするマスタースライス方式半導体集積回路の設計方法。 - 請求項7において、
前記第1工程では、前記共通ゲート層の各々に対して定義される前記有効ピン位置が、前記第1,第2の電源配線の間の領域内に一つ、前記領域外であってかつ前記共通ゲート層の両端側にそれぞれ1つずつ設けられることを特徴とするマスタースライス方式半導体集積回路の設計方法。 - 複数の基本セルがマトリクス状に配列形成されたマスタースライスに対して、第1の方向に沿って形成されて前記複数の基本セルを横切る第1,第2の電源配線と、前記第1の方向またはこれと直交する第2の方向に沿って形成されて前記複数の基本セル同士及び/又は各々の前記基本セル内を接続する複数の信号配線とを、自動配置・配線装置により配置・配線するマスタースライス方式半導体集積回路の配置・配線方法において、
配線が形成される層毎にて、前記第1または前記第2の方向が優先配線方向として定義された前記自動配置・配線装置に、前記複数の信号配線及び前記第1,第2の電源配線と前記複数の基本セルとを接続する有効ピン位置の定義を登録する第1工程と、
前記複数の基本セル間の接続を定義したネットリストを、前記自動配置・配線装置に登録する第2工程と、
前記有効ピン位置の定義及び前記ネットリストの情報に従って、実際のピン位置の配置と、前記優先配線方向に基づく前記第1,第2の電源配線及び前記複数の信号配線の配線経路とを決定する第3工程と、
を有し、
前記第1工程は、
前記複数の基本セルを構成する各々のトランジスタのゲート層と対応する領域であって、かつ、前記複数の基本セルが配列される格子グリッド上の位置にて、前記第1,第2の電源配線の間の領域の内外に、前記有効ピン位置を定義する工程を含むことを特徴とするマスタースライス方式半導体集積回路の設計方法。
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