JP3001533B1 - 半導体集積回路及びそのレイアウト方法 - Google Patents
半導体集積回路及びそのレイアウト方法Info
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Abstract
【要約】
【課題】 相対精度を維持したレイアウトパターンを短
ＴＡＴで設計する。 【解決手段】 相対精度が必要な素子を複数に分割して
トランジスタＡ，Ｂ，Ｃとし、これら分割した素子を、
相対比に応じてある１点を中心に対称に配置し、配線を
含むレイアウトパターンをアレイする。
ＴＡＴで設計する。 【解決手段】 相対精度が必要な素子を複数に分割して
トランジスタＡ，Ｂ，Ｃとし、これら分割した素子を、
相対比に応じてある１点を中心に対称に配置し、配線を
含むレイアウトパターンをアレイする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウトパターンを短ＴＡＴで設計するようにした半
導体集積回路及びそのレイアウト方法に関する。
レイアウトパターンを短ＴＡＴで設計するようにした半
導体集積回路及びそのレイアウト方法に関する。
【０００２】
【従来の技術】従来の半導体集積回路のレイアウト設計
における配置配線は、素子の接続情報のみをもとに決定
していた。このため、素子の配置位置を決定する要因
は、配線長や配線の混雑度等、配線のみの考慮となって
いる。しかし、近年、コンピュータの性能は年々加速
し、記憶装置等の周辺装置もますます高速かつ高密度化
している。そのため、半導体集積回路はシリアルデータ
等を用いた更なる高速化が要求されている。また、アナ
ログ−デジタルの混在の規格が厳しい回路では、１％以
内の相対精度が要求されている。特に、アナログ回路で
は、素子の特性により回路上の特性を得るような回路が
あるため、レイアウト設計において素子の精度を高める
必要がある。一般的に知られているのが、アナログ回路
におけるトランジスタのW（幅）の比によって各動作点
に流れる電流を決めるカレントミラー回路である。
における配置配線は、素子の接続情報のみをもとに決定
していた。このため、素子の配置位置を決定する要因
は、配線長や配線の混雑度等、配線のみの考慮となって
いる。しかし、近年、コンピュータの性能は年々加速
し、記憶装置等の周辺装置もますます高速かつ高密度化
している。そのため、半導体集積回路はシリアルデータ
等を用いた更なる高速化が要求されている。また、アナ
ログ−デジタルの混在の規格が厳しい回路では、１％以
内の相対精度が要求されている。特に、アナログ回路で
は、素子の特性により回路上の特性を得るような回路が
あるため、レイアウト設計において素子の精度を高める
必要がある。一般的に知られているのが、アナログ回路
におけるトランジスタのW（幅）の比によって各動作点
に流れる電流を決めるカレントミラー回路である。
【０００３】従来の配線のみを考慮した設計手法では、
これらの回路の相対精度を向上させることは困難であ
る。これは、図１２に示すように、ウェハー上の素子が
配置位置によって異なるＬの細りやＷの食い込み等、デ
ィメンジョンのバラツキ等があるためである。このバラ
ツキは、ウェハー上でのゆらぎによるものであり、箇所
によってバラツキの方向性が異なる。ただし、チップ上
のさらに狭く限られた領域内におけるバラツキの方向性
は一方向であり、かつバラツキの度合いは規則性をもっ
ている。
これらの回路の相対精度を向上させることは困難であ
る。これは、図１２に示すように、ウェハー上の素子が
配置位置によって異なるＬの細りやＷの食い込み等、デ
ィメンジョンのバラツキ等があるためである。このバラ
ツキは、ウェハー上でのゆらぎによるものであり、箇所
によってバラツキの方向性が異なる。ただし、チップ上
のさらに狭く限られた領域内におけるバラツキの方向性
は一方向であり、かつバラツキの度合いは規則性をもっ
ている。
【０００４】このような素子のバラツキを考慮した相対
精度を確保する手法としては、たとえば特開平９−２１
２５３２号公報に示される相対精度を確保する隣接配置
手法や相対配置手法がある。この隣接配置手法は、狭い
範囲の領域では素子のバラツキが小さいことを利用した
ものである。
精度を確保する手法としては、たとえば特開平９−２１
２５３２号公報に示される相対精度を確保する隣接配置
手法や相対配置手法がある。この隣接配置手法は、狭い
範囲の領域では素子のバラツキが小さいことを利用した
ものである。
【０００５】一方、相対配置手法とは、相対精度が必要
な素子を分割し、ある１点を中心に対称に配置する方法
である。この配置方法により、各トランジスタのバラツ
キが打ち消されるため、相対バラツキを抑えることがで
き、これら分割素子を複数個並列に接続することによ
り、回路設計サイズの素子を形成することができる。実
際の相対配置方法は、配置領域内に必要数の素子を均等
に配置し、人手でレイアウトパターンを考え、その後配
線を用い、素子間を接続してトータルサイズを形成する
ものである。このとき、素子のアレイピッチを均一にす
ることによって、図１３に示す製造工程におけるエッチ
ングによる素子バラツキを抑えることができる。
な素子を分割し、ある１点を中心に対称に配置する方法
である。この配置方法により、各トランジスタのバラツ
キが打ち消されるため、相対バラツキを抑えることがで
き、これら分割素子を複数個並列に接続することによ
り、回路設計サイズの素子を形成することができる。実
際の相対配置方法は、配置領域内に必要数の素子を均等
に配置し、人手でレイアウトパターンを考え、その後配
線を用い、素子間を接続してトータルサイズを形成する
ものである。このとき、素子のアレイピッチを均一にす
ることによって、図１３に示す製造工程におけるエッチ
ングによる素子バラツキを抑えることができる。
【０００６】
【発明が解決しようとする課題】ところが、上述した前
者の隣接配置手法では、回路特性を得るため、単体素子
については素子分割後、横一列に配置しなければならな
い。また、相対精度が必要な素子同士についても、単体
素子の場合と同様に横一列に配置しなければならない等
の制約があり、配置領域の縮小は困難である。素子サイ
ズが大きい場合は、配置領域は大きくなり、隣接配置の
効果は薄らぎ、精度の向上は図れない。また、素子同士
の相対サイズの差異が大きい場合は、デッドスペースは
大きくなってしまい、配線の混雑度にもバラツキができ
てしまう。一方、後者の相対配置方法では、中央部と周
辺部における配線の混雑度が異なる上、人手により設計
を行うため、後戻りが多く、工数がかかってしまう。
者の隣接配置手法では、回路特性を得るため、単体素子
については素子分割後、横一列に配置しなければならな
い。また、相対精度が必要な素子同士についても、単体
素子の場合と同様に横一列に配置しなければならない等
の制約があり、配置領域の縮小は困難である。素子サイ
ズが大きい場合は、配置領域は大きくなり、隣接配置の
効果は薄らぎ、精度の向上は図れない。また、素子同士
の相対サイズの差異が大きい場合は、デッドスペースは
大きくなってしまい、配線の混雑度にもバラツキができ
てしまう。一方、後者の相対配置方法では、中央部と周
辺部における配線の混雑度が異なる上、人手により設計
を行うため、後戻りが多く、工数がかかってしまう。
【０００７】本発明は、このような状況に鑑みてなされ
たものであり、相対精度を維持したレイアウトパターン
を短ＴＡＴで設計することができる半導体集積回路及び
そのレイアウト方法を提供することができるようにする
ものである。
たものであり、相対精度を維持したレイアウトパターン
を短ＴＡＴで設計することができる半導体集積回路及び
そのレイアウト方法を提供することができるようにする
ものである。
【０００８】
【課題を解決するための手段】請求項１に記載の半導体
集積回路は、相対精度が必要な素子を複数に分割し、こ
れら分割した素子を、相対比に応じてある１点を中心に
対称に配置してなる半導体集積回路であって、相対比が
奇数となる素子が一つの場合、分割後の一つの素子のみ
を中央に配置し、他の素子はその両サイドに左右対称に
横一列に配置してなることを特徴とする。また、相対比
が奇数となる素子が二つ以上の場合、分割素子のサイズ
を１／２にして、分割後の一つの素子のみを中央に配置
し、他の素子はその両サイドに左右対称に横一列に配置
するか、あるいはトータルの幅の小さい素子が内側とな
るように横一列に配置してなるようにすることができ
る。請求項３に記載の半導体集積回路のレイアウト方法
は、相対精度素子の最大分割サイズを算出する第１の工
程と、制限した分割最小サイズとの比較を行う工程と、
相対比を３つのケースに基づいて識別した後、分割素子
を横一列に配置する第２の工程と、分割素子が配置領域
内に入るか否かを判定する第３の工程と、分割素子が配
置領域内に入らない場合、分割素子をさらに分割し、縦
方向の段数を増やして配置する第４の工程と、同一とな
る配線を含むレイアウトパターンをブロック化してアレ
イした後、同一ノードの接続を行う第５の工程とを備え
ることを特徴とする。また、３つのケースとは、相対比
が奇数となる素子が一つの場合、相対比が奇数となる素
子が二つ以上の場合、相対比が全て偶数となる素子の場
合であるようにすることができる。また、第３の工程に
は、配置する素子の向きがどちらでも良い場合、一列に
配置した素子群の向きを９０°回転して配置領域に入る
か否か判定した後、素子の配置を行う工程が含まれるよ
うにすることができる。また、第５の工程には、レイア
ウトパターンを作成後、周囲に未使用である使用素子と
同一サイズのダミー素子を追加する工程が含まれるよう
にすることができる。本発明に係る半導体集積回路及び
そのレイアウト方法においては、相対精度が必要な素子
を複数に分割し、これら分割した素子を、相対比に応じ
てある１点を中心に対称に配置するに際し、相対比が奇
数となる素子がたとえば一つの場合、分割後の一つの素
子のみを中央に配置し、他の素子はその両サイドに左右
対称に横一列に配置することで、配線を含むレイアウト
パターンをアレイする。
集積回路は、相対精度が必要な素子を複数に分割し、こ
れら分割した素子を、相対比に応じてある１点を中心に
対称に配置してなる半導体集積回路であって、相対比が
奇数となる素子が一つの場合、分割後の一つの素子のみ
を中央に配置し、他の素子はその両サイドに左右対称に
横一列に配置してなることを特徴とする。また、相対比
が奇数となる素子が二つ以上の場合、分割素子のサイズ
を１／２にして、分割後の一つの素子のみを中央に配置
し、他の素子はその両サイドに左右対称に横一列に配置
するか、あるいはトータルの幅の小さい素子が内側とな
るように横一列に配置してなるようにすることができ
る。請求項３に記載の半導体集積回路のレイアウト方法
は、相対精度素子の最大分割サイズを算出する第１の工
程と、制限した分割最小サイズとの比較を行う工程と、
相対比を３つのケースに基づいて識別した後、分割素子
を横一列に配置する第２の工程と、分割素子が配置領域
内に入るか否かを判定する第３の工程と、分割素子が配
置領域内に入らない場合、分割素子をさらに分割し、縦
方向の段数を増やして配置する第４の工程と、同一とな
る配線を含むレイアウトパターンをブロック化してアレ
イした後、同一ノードの接続を行う第５の工程とを備え
ることを特徴とする。また、３つのケースとは、相対比
が奇数となる素子が一つの場合、相対比が奇数となる素
子が二つ以上の場合、相対比が全て偶数となる素子の場
合であるようにすることができる。また、第３の工程に
は、配置する素子の向きがどちらでも良い場合、一列に
配置した素子群の向きを９０°回転して配置領域に入る
か否か判定した後、素子の配置を行う工程が含まれるよ
うにすることができる。また、第５の工程には、レイア
ウトパターンを作成後、周囲に未使用である使用素子と
同一サイズのダミー素子を追加する工程が含まれるよう
にすることができる。本発明に係る半導体集積回路及び
そのレイアウト方法においては、相対精度が必要な素子
を複数に分割し、これら分割した素子を、相対比に応じ
てある１点を中心に対称に配置するに際し、相対比が奇
数となる素子がたとえば一つの場合、分割後の一つの素
子のみを中央に配置し、他の素子はその両サイドに左右
対称に横一列に配置することで、配線を含むレイアウト
パターンをアレイする。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （第１の実施の形態）図１は、本発明の半導体集積回路
をカレントミラー回路に適用した場合の第１の実施の形
態を示す回路図、図２及び図３は、図１のカレントミラ
ー回路のレイアウト方法を説明するためのフローチャー
ト、図４〜図９は、そのレイアウト方法による素子の配
置例を示す図である。
て説明する。 （第１の実施の形態）図１は、本発明の半導体集積回路
をカレントミラー回路に適用した場合の第１の実施の形
態を示す回路図、図２及び図３は、図１のカレントミラ
ー回路のレイアウト方法を説明するためのフローチャー
ト、図４〜図９は、そのレイアウト方法による素子の配
置例を示す図である。
【００１０】図１に示すカレントミラー回路は、相対精
度が必要な素子であるトランジスタＡ，Ｂ，Ｃをレイア
ウト上のある１点を中心に相対配置している。また、各
トランジスタＡ，Ｂ，Ｃを相対配置するに際し、相対比
が奇数となる素子が一つの場合、分割後の一つの素子の
みを中央に配置し、他の素子はその両サイドに左右対称
に横一列に配置している。また、相対比が奇数となる素
子が二つ以上の場合、分割素子のサイズを１／２にし
て、分割後の一つの素子のみを中央に配置し、他の素子
はその両サイドに左右対称に横一列に配置するか、ある
いはトータルの幅の小さい素子が内側となるように横一
列に配置している。また、相対比が全て偶数の素子の場
合、トータルの幅の小さい素子が内側となるように横一
列に配置している。なお、ここでの相対比については後
述する。
度が必要な素子であるトランジスタＡ，Ｂ，Ｃをレイア
ウト上のある１点を中心に相対配置している。また、各
トランジスタＡ，Ｂ，Ｃを相対配置するに際し、相対比
が奇数となる素子が一つの場合、分割後の一つの素子の
みを中央に配置し、他の素子はその両サイドに左右対称
に横一列に配置している。また、相対比が奇数となる素
子が二つ以上の場合、分割素子のサイズを１／２にし
て、分割後の一つの素子のみを中央に配置し、他の素子
はその両サイドに左右対称に横一列に配置するか、ある
いはトータルの幅の小さい素子が内側となるように横一
列に配置している。また、相対比が全て偶数の素子の場
合、トータルの幅の小さい素子が内側となるように横一
列に配置している。なお、ここでの相対比については後
述する。
【００１１】次に、各トランジスタＡ，Ｂ，Ｃのレイア
ウト方法について説明する。図２及び図３に示すフロー
チャートは、次の(a)〜(d)に大別される。 (a) 相対精度素子のサイズの最大分割サイズを算出し、
設計者が決定した分割最小サイズとの比較を行う。 (b) 相対比を識別し、３つのケースに分類して横一列に
配置する。 (c) あらかじめ制限した領域で配置できなかった場合、
相対精度素子をさらに分割し、縦方向の段数を増やして
配置する。 (d) 図１０，図１１のＳに示すように、同一となる配線
を含むレイアウトパターンをBlock化し、横方向にアレ
イして、図１１に示す実際のレイアウト図のように、同
一ノードの接続を行う。
ウト方法について説明する。図２及び図３に示すフロー
チャートは、次の(a)〜(d)に大別される。 (a) 相対精度素子のサイズの最大分割サイズを算出し、
設計者が決定した分割最小サイズとの比較を行う。 (b) 相対比を識別し、３つのケースに分類して横一列に
配置する。 (c) あらかじめ制限した領域で配置できなかった場合、
相対精度素子をさらに分割し、縦方向の段数を増やして
配置する。 (d) 図１０，図１１のＳに示すように、同一となる配線
を含むレイアウトパターンをBlock化し、横方向にアレ
イして、図１１に示す実際のレイアウト図のように、同
一ノードの接続を行う。
【００１２】また、図２及び図３に示すフローチャート
において、各トランジスタのＷは、Ａ：Ｂ：Ｃ＝１０
０：２００：４００と仮定する。 （ステップ１０１）： 回路設計を行う。 （ステップ１０２）： 回路情報の確認を行う。ここで
は、相対精度が必要な素子である各トランジスタＡ，
Ｂ，Ｃのディメンジョンと素子間の接続の確認を行う。 （ステップ１０３）： 配置領域を制限する。ここで
は、設計者が相対精度の必要な素子群のレイアウト上の
配置領域を決定する。たとえば、縦方向○○μｍ以内、
横方向○○μｍ以内というように設定する。 （ステップ１０４）： 素子を分割する際の分割最小サ
イズを決定する。すなわち、各トランジスタＡ，Ｂ，Ｃ
は、Ｗを分割しすぎるとＷのバラツキの影響が大きくな
るので、設計者がＷ方向の分割最小サイズを決める。た
だし、素子の分割数は、多い方が相対精度素子群全体の
形状の自由度が大きくなる。
において、各トランジスタのＷは、Ａ：Ｂ：Ｃ＝１０
０：２００：４００と仮定する。 （ステップ１０１）： 回路設計を行う。 （ステップ１０２）： 回路情報の確認を行う。ここで
は、相対精度が必要な素子である各トランジスタＡ，
Ｂ，Ｃのディメンジョンと素子間の接続の確認を行う。 （ステップ１０３）： 配置領域を制限する。ここで
は、設計者が相対精度の必要な素子群のレイアウト上の
配置領域を決定する。たとえば、縦方向○○μｍ以内、
横方向○○μｍ以内というように設定する。 （ステップ１０４）： 素子を分割する際の分割最小サ
イズを決定する。すなわち、各トランジスタＡ，Ｂ，Ｃ
は、Ｗを分割しすぎるとＷのバラツキの影響が大きくな
るので、設計者がＷ方向の分割最小サイズを決める。た
だし、素子の分割数は、多い方が相対精度素子群全体の
形状の自由度が大きくなる。
【００１３】（ステップ１０５）： 相対精度素子のＷ
サイズの最大公約数をとり、分割可能な素子サイズ、相
対比を算出する。相対配置を行う素子の分割にあたり、
分割可能な最大サイズと相対比を算出する。この例の場
合、Ｗ＝１００μｍ、相対比Ａ：Ｂ：Ｃ＝１：２：４と
なる。 （ステップ１０６）： 素子サイズと分割最小サイズと
を比較する。ここでは、設計者が（ステップ１０４）で
決定した分割最小サイズと（ステップ１０５）で算出し
た分割素子サイズとを比較する。そして、素子サイズが
分割最小サイズより小さい場合、（ステップ１０７）へ
移行し、素子サイズが分割最小サイズより大きい場合、
（ステップ１０９）へ移行する。 （ステップ１０７）： 分割最小サイズの制限を小さく
できるか判断する。ここでは、（ステップ１０４）で決
定した分割最小サイズを、小さくできるか判断する。小
さくできると判断した場合、（ステップ１０４）へ移行
し、小さくできないと判断した場合、（ステップ１０
８）へ移行する。
サイズの最大公約数をとり、分割可能な素子サイズ、相
対比を算出する。相対配置を行う素子の分割にあたり、
分割可能な最大サイズと相対比を算出する。この例の場
合、Ｗ＝１００μｍ、相対比Ａ：Ｂ：Ｃ＝１：２：４と
なる。 （ステップ１０６）： 素子サイズと分割最小サイズと
を比較する。ここでは、設計者が（ステップ１０４）で
決定した分割最小サイズと（ステップ１０５）で算出し
た分割素子サイズとを比較する。そして、素子サイズが
分割最小サイズより小さい場合、（ステップ１０７）へ
移行し、素子サイズが分割最小サイズより大きい場合、
（ステップ１０９）へ移行する。 （ステップ１０７）： 分割最小サイズの制限を小さく
できるか判断する。ここでは、（ステップ１０４）で決
定した分割最小サイズを、小さくできるか判断する。小
さくできると判断した場合、（ステップ１０４）へ移行
し、小さくできないと判断した場合、（ステップ１０
８）へ移行する。
【００１４】（ステップ１０８）： 相対比の再検討を
行う。すなわち、（ステップ１０７）において、（ステ
ップ１０４）で決定した分割最小サイズを小さくできな
かった場合、相対精度が必要な素子サイズの再検討を行
い、（ステップ１０１）の回路設計に戻る。 （ステップ１０９）： 素子の分割を行う。すなわち、
相対精度素子を、（ステップ１０５）で算出した素子サ
イズに分割する。
行う。すなわち、（ステップ１０７）において、（ステ
ップ１０４）で決定した分割最小サイズを小さくできな
かった場合、相対精度が必要な素子サイズの再検討を行
い、（ステップ１０１）の回路設計に戻る。 （ステップ１０９）： 素子の分割を行う。すなわち、
相対精度素子を、（ステップ１０５）で算出した素子サ
イズに分割する。
【００１５】（ステップ１１０）： 相対比の識別を行
う。すなわち、相対比には以下の３つのケースがあり、
これらを識別する。 相対比が奇数となる素子が一つの場合 相対比が奇数となる素子が二つ以上の場合 相対比が全て偶数となる素子の場合
う。すなわち、相対比には以下の３つのケースがあり、
これらを識別する。 相対比が奇数となる素子が一つの場合 相対比が奇数となる素子が二つ以上の場合 相対比が全て偶数となる素子の場合
【００１６】本実施の形態では、１：２：４なのでの
場合の識別を行う。 （ステップ１１１）： 相対比が奇数である素子が一つ
の場合（の場合）、分割後の一つの素子のみを中央に
配置し、他の素子はその両サイドに左右対称に横一列に
配置していく。すなわち、図４に示すように、トランジ
スタＡをＡ−１として中心に配置し、トランジスタＢを
Ｂ−１，Ｂ−２に分割してＡ−１の両サイドに配置し、
トランジスタＣをＣ−１，Ｃ−２，Ｃ−３，Ｃ−４に分
割してＢ−１，Ｂ−２のさらに外側に左右対称に配置す
る。また、図４〜図７に示す分割素子の配置パターンに
おいて、四角の一つ一つは分割されたトランジスタ単体
であり、枠内のＡ，Ｂ，Ｃは、それぞれ図１のトランジ
スタＡ，Ｂ，Ｃと対応している。同一素子には、同一ア
ルファベットを付している。アルファベットの後ろの数
は、分割後の番号である。
場合の識別を行う。 （ステップ１１１）： 相対比が奇数である素子が一つ
の場合（の場合）、分割後の一つの素子のみを中央に
配置し、他の素子はその両サイドに左右対称に横一列に
配置していく。すなわち、図４に示すように、トランジ
スタＡをＡ−１として中心に配置し、トランジスタＢを
Ｂ−１，Ｂ−２に分割してＡ−１の両サイドに配置し、
トランジスタＣをＣ−１，Ｃ−２，Ｃ−３，Ｃ−４に分
割してＢ−１，Ｂ−２のさらに外側に左右対称に配置す
る。また、図４〜図７に示す分割素子の配置パターンに
おいて、四角の一つ一つは分割されたトランジスタ単体
であり、枠内のＡ，Ｂ，Ｃは、それぞれ図１のトランジ
スタＡ，Ｂ，Ｃと対応している。同一素子には、同一ア
ルファベットを付している。アルファベットの後ろの数
は、分割後の番号である。
【００１７】（ステップ１１２）： 相対比が奇数であ
る素子が二つ以上の場合（の場合）、分割素子のサイ
ズを１／２にする。ここでは、仮に、図１のトランジス
タＡ，Ｂ，ＣのＷをＡ：Ｂ：Ｃ＝１００：３００：５０
０とした場合、基本Ｗ＝１００μｍ、相対比が１：３：
５となる。このとき、基本Ｗ＝５０μｍ（Ｗ／２）、相
対比を２：６：１０にし、（ステップ１０６）に戻る。 （ステップ１１３）： 相対比が全て偶数の素子の場合
（の場合）、TOTALのＷが小さい素子を内側になるよ
うに横一列に配置する。すなわち、相対比が全て偶数の
素子の場合、一度、（ステップ１１２）の工程を経た場
合のみである。仮に、Ｗ＝１００μｍ、相対比が２：
２：４の場合は、図５に示すように配置する。これは、
分割数の少ない素子を遠隔配置すると、絶対精度が低下
してしまうためであり、TOTALのＷが小さい素子を内側
になるように横一列に配置する。
る素子が二つ以上の場合（の場合）、分割素子のサイ
ズを１／２にする。ここでは、仮に、図１のトランジス
タＡ，Ｂ，ＣのＷをＡ：Ｂ：Ｃ＝１００：３００：５０
０とした場合、基本Ｗ＝１００μｍ、相対比が１：３：
５となる。このとき、基本Ｗ＝５０μｍ（Ｗ／２）、相
対比を２：６：１０にし、（ステップ１０６）に戻る。 （ステップ１１３）： 相対比が全て偶数の素子の場合
（の場合）、TOTALのＷが小さい素子を内側になるよ
うに横一列に配置する。すなわち、相対比が全て偶数の
素子の場合、一度、（ステップ１１２）の工程を経た場
合のみである。仮に、Ｗ＝１００μｍ、相対比が２：
２：４の場合は、図５に示すように配置する。これは、
分割数の少ない素子を遠隔配置すると、絶対精度が低下
してしまうためであり、TOTALのＷが小さい素子を内側
になるように横一列に配置する。
【００１８】（ステップ１１４）： 配置領域に入るか
判断する。ここでは、（ステップ１０３）において制限
した配置領域内に入るか判断する。配置領域内に入ると
判断した場合、（ステップ１１８）へ移行し、配置領域
内に入らないと判断した場合、（ステップ１１５）へ移
行する。 （ステップ１１５）： トランジスタのＷを１／２に
し、段数を倍にし積み重ねて配置する。図６に示すよう
に、トランジスタのＷを１／２にして、倍の段数に配置
する。つまり、横一列の配置であったものは、２段に配
置し、２段の配置であったものは、図７に示すように４
段に配置する。 （ステップ１１６）： 素子サイズと分割最小サイズと
を比較する。ここでは、設計者が（ステップ１０４）で
決定した分割最小サイズと、（ステップ１１５）で半分
に分割した素子サイズとを比較する。素子サイズが分割
最小サイズより小さい場合、（ステップ１１７）へ移行
し、素子サイズが分割最小サイズより大きい場合、（ス
テップ１１４）へ移行する。
判断する。ここでは、（ステップ１０３）において制限
した配置領域内に入るか判断する。配置領域内に入ると
判断した場合、（ステップ１１８）へ移行し、配置領域
内に入らないと判断した場合、（ステップ１１５）へ移
行する。 （ステップ１１５）： トランジスタのＷを１／２に
し、段数を倍にし積み重ねて配置する。図６に示すよう
に、トランジスタのＷを１／２にして、倍の段数に配置
する。つまり、横一列の配置であったものは、２段に配
置し、２段の配置であったものは、図７に示すように４
段に配置する。 （ステップ１１６）： 素子サイズと分割最小サイズと
を比較する。ここでは、設計者が（ステップ１０４）で
決定した分割最小サイズと、（ステップ１１５）で半分
に分割した素子サイズとを比較する。素子サイズが分割
最小サイズより小さい場合、（ステップ１１７）へ移行
し、素子サイズが分割最小サイズより大きい場合、（ス
テップ１１４）へ移行する。
【００１９】（ステップ１１７）： 配置領域を増加さ
せる。すなわち、（ステップ１１６）で比較した結果、
設計者が（ステップ１０４）で決定した分割最小サイズ
より（ステップ１１５）で半分に分割した素子サイズが
小さければ、設計者が制限した配置領域を増加させ、
（ステップ１０９）に戻る。 （ステップ１１８）： 分割された素子を縦方向に配置
する。すなわち、（ステップ１１４）で比較した結果、
配置領域に入った場合、現時点における基本サイズのト
ランジスタを縦方向にアレイする。このとき、図１０の
レイアウトに示すように縦方向に隣接するトランジスタ
のソースもしくはドレインとなるFieldを共通にするこ
とにより、縦方向の面積を縮小することができる。つま
り、図７のＳに示す縦方向に配列される素子のレイアウ
トパターンを作成することである。
せる。すなわち、（ステップ１１６）で比較した結果、
設計者が（ステップ１０４）で決定した分割最小サイズ
より（ステップ１１５）で半分に分割した素子サイズが
小さければ、設計者が制限した配置領域を増加させ、
（ステップ１０９）に戻る。 （ステップ１１８）： 分割された素子を縦方向に配置
する。すなわち、（ステップ１１４）で比較した結果、
配置領域に入った場合、現時点における基本サイズのト
ランジスタを縦方向にアレイする。このとき、図１０の
レイアウトに示すように縦方向に隣接するトランジスタ
のソースもしくはドレインとなるFieldを共通にするこ
とにより、縦方向の面積を縮小することができる。つま
り、図７のＳに示す縦方向に配列される素子のレイアウ
トパターンを作成することである。
【００２０】（ステップ１１９）： 配線を行う。ここ
では、図１０のレイアウトに示すように、トランジスタ
のソースもしくはドレインとなるFieldを配線によって
一つおきに接続し、ゲートの接続を行う。 （ステップ１２０）： 配線を含むレイアウトパターン
をアレイする。ここでは、図１１のレイアウトに示すよ
うに、図１０の配線を含むレイアウトパターンを横方向
にアレイする。 （ステップ１２１）： 配線を行う。すなわち、（ステ
ップ１２０）でアレイしたレイアウトパターンにおける
同ノード（たとえば、トランジスタＡ，Ｂ，ＣのGateと
トランジスタＡのDrain）を素子の上部、もしくは下部
で接続する。このように相対配置することによって、素
子の相対バラツキを抑えることができ、相対精度を確保
したレイアウトパターンを短ＴＡＴで作成することがで
きる。
では、図１０のレイアウトに示すように、トランジスタ
のソースもしくはドレインとなるFieldを配線によって
一つおきに接続し、ゲートの接続を行う。 （ステップ１２０）： 配線を含むレイアウトパターン
をアレイする。ここでは、図１１のレイアウトに示すよ
うに、図１０の配線を含むレイアウトパターンを横方向
にアレイする。 （ステップ１２１）： 配線を行う。すなわち、（ステ
ップ１２０）でアレイしたレイアウトパターンにおける
同ノード（たとえば、トランジスタＡ，Ｂ，ＣのGateと
トランジスタＡのDrain）を素子の上部、もしくは下部
で接続する。このように相対配置することによって、素
子の相対バラツキを抑えることができ、相対精度を確保
したレイアウトパターンを短ＴＡＴで作成することがで
きる。
【００２１】このように、第１の実施の形態では、相対
精度が必要な素子を複数に分割してトランジスタＡ，
Ｂ，Ｃとし、これら分割した素子を、相対比に応じてあ
る１点を中心に対称に配置し、配線を含むレイアウトパ
ターンをアレイするようにした。これにより、回路特性
上必要な素子の相対精度を確保できる。また、配線の混
雑度を均一にできる。また、配置配線領域を整った矩形
にすることができる。また、規則的にレイアウトパタン
生成が行われることにより、配置配線の自動化が容易で
あり、開発期間の短縮を図ることができる。
精度が必要な素子を複数に分割してトランジスタＡ，
Ｂ，Ｃとし、これら分割した素子を、相対比に応じてあ
る１点を中心に対称に配置し、配線を含むレイアウトパ
ターンをアレイするようにした。これにより、回路特性
上必要な素子の相対精度を確保できる。また、配線の混
雑度を均一にできる。また、配置配線領域を整った矩形
にすることができる。また、規則的にレイアウトパタン
生成が行われることにより、配置配線の自動化が容易で
あり、開発期間の短縮を図ることができる。
【００２２】（第２の実施の形態）（ステップ１１４）
において、配置する素子の向きがどちらでも良い場合、
一列に配置した素子群の向きを９０°回転して配置領域
に入るか判断した後、素子の配置を行う。 （第３の実施の形態）（ステップ１１５）において、Ｗ
を１／２とし、段数を倍に積み重ねて配置した場合につ
いて説明した。この方法では、１段、２段、４段、８段
・・・という配置になるが、Ｗを基本サイズの１／３と
し、３段に積み重ねて配置することもできる。また、Ｗ
を基本サイズの１／５とし、５段に積み重ねて配置する
こともできる。
において、配置する素子の向きがどちらでも良い場合、
一列に配置した素子群の向きを９０°回転して配置領域
に入るか判断した後、素子の配置を行う。 （第３の実施の形態）（ステップ１１５）において、Ｗ
を１／２とし、段数を倍に積み重ねて配置した場合につ
いて説明した。この方法では、１段、２段、４段、８段
・・・という配置になるが、Ｗを基本サイズの１／３と
し、３段に積み重ねて配置することもできる。また、Ｗ
を基本サイズの１／５とし、５段に積み重ねて配置する
こともできる。
【００２３】（第４の実施の形態）図８に示すように、
フローに従ってレイアウトパターンを作成後、周囲に未
使用であるダミー素子（使用素子と同一サイズ）を追加
することにより、相対比の変更による修正が上記の修正
のみで可能になる。また、ダミー素子の配置位置は周囲
でなくてもよい。たとえば、図９に示すように、上下左
右対称の配置にするのであれば、使用素子の間に、行も
しくは列で配置しても同様の効果が得られる。なお、以
上の各実施の形態では、本発明をMOS型のトランジスタ
に適用した場合について説明したが、この例に限らず、
能動素子、受動素子であっても同様の効果が得られるこ
とは言うまでもない。
フローに従ってレイアウトパターンを作成後、周囲に未
使用であるダミー素子（使用素子と同一サイズ）を追加
することにより、相対比の変更による修正が上記の修正
のみで可能になる。また、ダミー素子の配置位置は周囲
でなくてもよい。たとえば、図９に示すように、上下左
右対称の配置にするのであれば、使用素子の間に、行も
しくは列で配置しても同様の効果が得られる。なお、以
上の各実施の形態では、本発明をMOS型のトランジスタ
に適用した場合について説明したが、この例に限らず、
能動素子、受動素子であっても同様の効果が得られるこ
とは言うまでもない。
【００２４】
【発明の効果】以上の如く本発明に係る半導体集積回路
及びそのレイアウト方法によれば、相対精度が必要な素
子を複数に分割し、これら分割した素子を、相対比に応
じてある１点を中心に対称に配置するに際し、相対比が
奇数となる素子がたとえば一つの場合、分割後の一つの
素子のみを中央に配置し、他の素子はその両サイドに左
右対称に横一列に配置することで、配線を含むレイアウ
トパターンをアレイするようにしたので、相対精度を維
持したレイアウトパターンを短ＴＡＴで設計することが
できる。
及びそのレイアウト方法によれば、相対精度が必要な素
子を複数に分割し、これら分割した素子を、相対比に応
じてある１点を中心に対称に配置するに際し、相対比が
奇数となる素子がたとえば一つの場合、分割後の一つの
素子のみを中央に配置し、他の素子はその両サイドに左
右対称に横一列に配置することで、配線を含むレイアウ
トパターンをアレイするようにしたので、相対精度を維
持したレイアウトパターンを短ＴＡＴで設計することが
できる。
【図１】本発明の半導体集積回路をカレントミラー回路
に適用した場合を示す回路図である。
に適用した場合を示す回路図である。
【図２】図１のカレントミラー回路のレイアウト方法を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図３】図１のカレントミラー回路のレイアウト方法を
説明するためのフローチャートである。
説明するためのフローチャートである。
【図４】図２及び図３のレイアウト方法による素子の配
置例を示す図である。
置例を示す図である。
【図５】図２及び図３のレイアウト方法による素子の配
置例を示す図である。
置例を示す図である。
【図６】図２及び図３のレイアウト方法による素子の配
置例を示す図である。
置例を示す図である。
【図７】図２及び図３のレイアウト方法による素子の配
置例を示す図である。
置例を示す図である。
【図８】図２及び図３のレイアウト方法による素子の配
置例を示す図である。
置例を示す図である。
【図９】図２及び図３のレイアウト方法による素子の配
置例を示す図である。
置例を示す図である。
【図１０】図２及び図３のレイアウト方法による素子の
配置例を示す図である。
配置例を示す図である。
【図１１】図２及び図３のレイアウト方法による素子の
配置例を示す図である。
配置例を示す図である。
【図１２】従来の半導体素子の配置例を示す図である。
【図１３】従来の半導体素子の製造工程の一例を示す図
である。
である。
Ａ，Ｂ，Ｃ トランジスタ
Claims (6)
- 【請求項１】 相対精度が必要な素子を複数に分割し、
これら分割した素子を、相対比に応じてある１点を中心
に対称に配置してなる半導体集積回路であって、 前記相対比が奇数となる素子が一つの場合、分割後の一
つの素子のみを中央に配置し、他の素子はその両サイド
に左右対称に横一列に配置してなることを特徴とする半
導体集積回路。 - 【請求項２】 前記相対比が奇数となる素子が二つ以上
の場合、分割素子のサイズを１／２にして、前記分割後
の一つの素子のみを中央に配置し、他の素子はその両サ
イドに左右対称に横一列に配置するか、あるいはトータ
ルの幅の小さい素子が内側となるように横一列に配置し
てなることを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項３】 相対精度素子の最大分割サイズを算出す
る第１の工程と、 制限した分割最小サイズとの比較を行う工程と、 相対比を３つのケースに基づいて識別した後、分割素子
を横一列に配置する第２の工程と、 前記分割素子が配置領域内に入るか否かを判定する第３
の工程と、 前記分割素子が配置領域内に入らない場合、前記分割素
子をさらに分割し、縦方向の段数を増やして配置する第
４の工程と、 同一となる配線を含むレイアウトパターンをブロック化
してアレイした後、同一ノードの接続を行う第５の工程
とを備えることを特徴とする半導体集積回路のレイアウ
ト方法。 - 【請求項４】 前記３つのケースとは、相対比が奇数と
なる素子が一つの場合、相対比が奇数となる素子が二つ
以上の場合、相対比が全て偶数となる素子の場合である
ことを特徴とする請求項３に記載の半導体集積回路のレ
イアウト方法。 - 【請求項５】 前記第３の工程には、配置する素子の向
きがどちらでも良い場合、一列に配置した素子群の向き
を９０°回転して配置領域に入るか否か判定した後、素
子の配置を行う工程が含まれることを特徴とする請求項
３に記載の半導体集積回路のレイアウト方法。 - 【請求項６】 前記第５の工程には、レイアウトパター
ンを作成後、周囲に未使用である使用素子と同一サイズ
のダミー素子を追加する工程が含まれることを特徴とす
る請求項３に記載の半導体集積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27930598A JP3001533B1 (ja) | 1998-09-16 | 1998-09-16 | 半導体集積回路及びそのレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27930598A JP3001533B1 (ja) | 1998-09-16 | 1998-09-16 | 半導体集積回路及びそのレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3001533B1 true JP3001533B1 (ja) | 2000-01-24 |
| JP2000091504A JP2000091504A (ja) | 2000-03-31 |
Family
ID=17609323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27930598A Expired - Lifetime JP3001533B1 (ja) | 1998-09-16 | 1998-09-16 | 半導体集積回路及びそのレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001533B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7307294B2 (en) * | 2002-12-03 | 2007-12-11 | Sanyo Electric Co., Ltd. | Circuit layout structure |
| WO2004061951A1 (ja) * | 2003-01-06 | 2004-07-22 | Sanyo Electric Co., Ltd. | 回路レイアウト構造 |
| JP4964875B2 (ja) * | 2005-05-26 | 2012-07-04 | エヌエックスピー ビー ヴィ | 電子装置 |
| JP4704884B2 (ja) * | 2005-10-21 | 2011-06-22 | 旭化成株式会社 | バイオセンサ |
| JP5132891B2 (ja) * | 2006-03-23 | 2013-01-30 | 新電元工業株式会社 | 半導体集積回路 |
| US8004362B2 (en) | 2006-08-23 | 2011-08-23 | Nec Corporation | Gate bias circuit |
| JP2011108994A (ja) | 2009-11-20 | 2011-06-02 | Elpida Memory Inc | 半導体装置 |
| JP2011243843A (ja) * | 2010-05-20 | 2011-12-01 | Panasonic Corp | 半導体装置 |
-
1998
- 1998-09-16 JP JP27930598A patent/JP3001533B1/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000091504A (ja) | 2000-03-31 |
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