JP3963597B2 - 短絡保護回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電源回路におけるいわゆる短絡保護回路に係り、特に、半導体集積回路において用いられる定電圧レギュレータにおける短絡保護回路の改良に関する。
【０００２】
【従来の技術】
従来、この種の回路としては、例えば図４に示されたようなものが公知・周知となっている。
以下、同図を参照しつつこの従来の定電圧レギュレータにおける短絡保護回路について概括的に説明する。
まず、この定電圧レギュレータは、被安定化電圧ＶDDが印加される入力端子４０と、図示されない負荷が接続される出力端子４１との間に、直列にＰチャンネルエンハンスメントＣＭＯＳトランジスタによる出力トランジスタＰ１が設けられており、この出力トランジスタＰ１が、次述するように出力電圧のフィードバックに応じてその導通中状態が制御されて、出力電圧の安定化が図られるようになっている。
すなわち、出力電圧は、２つの抵抗器Ｒ３，Ｒ４により分圧されて誤差増幅器ＯＰ１の非反転入力端子に印加され、この誤差増幅器ＯＰ１の反転入力端子に印加される基準電圧ＶREFと大小比較されるようになっている。そして、基準電圧ＶREFとの差に応じた電圧が誤差増幅器ＯＰ１により出力され、出力トランジスタＰ１のゲートに印加される結果、出力電圧の安定化が図られるようになっている。
【０００３】
また、この定電圧レギュレータにおいては、出力端子４１から所定以上の出力電流が出力されないようにして回路保護を図るいわゆる短絡保護回路Ｓが形成されている。すなわち、まず、出力端子４１を介して図示されない負荷に流れる電流が必要以上に流れると、抵抗器Ｒ２における電圧降下が増大し、終にＮチャンネルエンハンスメントＣＭＯＳトランジスタＮ１のいわゆるスレッショルド電圧を超えるとＮチャンネルエンハンスメントＣＭＯＳトランジスタＮ１が導通するようになっている。その結果、ＰチャンネルエンハンスメントＣＭＯＳトランジスタＰ２も導通し、出力トランジスタＰ１のゲート電圧が入力端子４０に印加された正電圧ＶDDに保持されるため、出力トランジスタＰ１が非導通状態となり、出力電流の過出力が抑圧されて回路保護がなされるようになっている。
この従来回路は、実際には、Ｎ型半導体基板をベースにして、出力トランジスタＰ１等を形成して集積回路化されるものである。
【０００４】
【発明が解決しようとする課題】
ところで、上述の定電圧レギュレータは、正電圧の安定化を図るものであるが、集積回路において負電圧の安定化が必要となることもある。
このような場合に、例えば、上述したようなＮ型半導体基板をベースにしてなる負電圧用の定電圧レギュレータ回路においては、図４におけるＮチャンネルエンハンスメントＣＭＯＳトランジスタＮ１をＰチャンネルエンハンスメントＣＭＯＳトランジスタに変える必要がある。
しかしながら、回路全体がＮ型半導体基板をベースとしており、ＰチャンネルＣＭＯＳトランジスタが形成される部位を、正電圧ＶDDから分離することが半導体製造プロセスとの関係から不可能であるため、負電圧用の定電圧レギュレータにおいては、上述したような短絡保護回路を備えた回路構成とすることができないという問題があった。
本発明は、上記実状に鑑みてなされたもので、正電圧用の定電圧レギュレータを製造する場合と同じ半導体製造プロセスにより製造することができる負電圧用の定電圧レギュレータにおける短絡保護回路を提供するものである。
本発明の他の目的は、従来に比して動作電流の安定化を図ることができる短絡保護回路を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、被安定化電圧が印加される入力端子と、安定化電圧とが出力される出力端子との間に、ＮチャンネルエンハンスメントＣＭＯＳトランジスタによる出力トランジスタが直列接続され、前記出力端子における出力電圧に応じたフィードバック電圧と所定の基準電圧との大小比較により前記出力トランジスタの動作が制御されるよう構成されると共に、Ｎ型半導体基板をベースに集積回路化されてなる定電圧レギュレータにおける短絡保護回路であって、ソースが前記出力トランジスタのソースに、ドレインが前記出力トランジスタのゲートに、それぞれ接続されてなる第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが共通電位に保持され、ドレインが第１の抵抗器を介して前記入力端子に接続されると共に、当該第１の抵抗器とドレインとの接続点が前記第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタのゲートに接続されてなる第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが前記入力端子に、ドレインが第２の抵抗器を介して前記出力端子に、それぞれ接続されると共に、ゲートが前記出力トランジスタのゲートに接続されてなる第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが前記第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタのドレインと前記第２の抵抗器との接続点に、ゲートが前記第２の抵抗器と前記出力端子との接続点に、それぞれ接続されてなる第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、ドレインが前記第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタのゲート及び前記第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタのドレインに接続される一方、ソース及びゲートが共通電位に保持されてなる第２のＰチャンネルディプレッションＣＭＯＳトランジスタと、を具備してなることを特徴とする。
請求項２に係る発明は、請求項１記載の短絡保護回路において、出力端子と共通電位との間には、複数の分圧抵抗器が直列接続されて、前記複数の分圧抵抗器の所定の接続点における分圧電圧がフィードバック電圧とされる一方、誤差増幅器が設けられ、当該誤差増幅器の非反転入力端子には所定の基準電圧が、反転入力端子には前記フィードバック電圧が、それぞれ印加される一方、当該誤差増幅器の出力端子は出力トランジスタのゲートに接続されてなることを特徴とする。
請求項３に係る発明は、被安定化電圧が印加される入力端子と、安定化電圧とが出力される出力端子との間に、ＰチャンネルエンハンスメントＣＭＯＳトランジスタによる出力トランジスタが直列接続され、前記出力端子における出力電圧に応じたフィードバック電圧と所定の基準電圧との大小比較により前記出力トランジスタの動作が制御されるよう構成されると共に、Ｐ型半導体基板をベースに集積回路化されてなる定電圧レギュレータにおける短絡保護回路であって、ソースが前記出力トランジスタのソースに、ドレインが前記出力トランジスタのゲートに、それぞれ接続されてなる第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが共通電位に保持され、ドレインが第１の抵抗器を介して前記入力端子に接続されると共に、当該第１の抵抗器とドレインとの接続点が前記第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタのゲートに接続されてなる第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが前記入力端子に、ドレインが第２の抵抗器を介して前記出力端子に、それぞれ接続されると共に、ゲートが前記出力トランジスタのゲートに接続されてなる第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、ソースが前記第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタのドレインと前記第２の抵抗器との接続点に、ゲートが前記第２の抵抗器と前記出力端子との接続点に、それぞれ接続されてなる第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、ドレインが前記第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタのゲート及び前記第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタのドレインに接続される一方、ソース及びゲートが共通電位に保持されてなる第２のＮチャンネルディプレッションＣＭＯＳトランジスタと、を具備してなることを特徴とする。
請求項４に係る発明は、請求項３記載の短絡保護回路において、出力端子と共通電位との間には、複数の分圧抵抗器が直列接続されて、前記複数の分圧抵抗器の所定の接続点における分圧電圧がフィードバック電圧とされる一方、誤差増幅器が設けられ、当該誤差増幅器の反転入力端子には所定の基準電圧が、非反転入力端子には前記フィードバック電圧が、それぞれ印加される一方、当該誤差増幅器の出力端子は出力トランジスタのゲートに接続されてなることを特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
最初に、第１の回路構成例について、図１を参照しつつ説明する。
この第１の回路構成例における短絡保護回路は、Ｎ型半導体基板を用いて集積回路化されてなる負電圧用の定電圧レギュレータに設けられるもので、次述するように回路構成されたものである。
すなわち、まず、この第１の回路構成例における定電圧レギュレータは、被安定化電圧である負電圧ＶSSが印加される負電圧入力端子１２と、安定化電圧が出力される出力端子１３との間に、ＮチャンネルエンハンスメントＣＭＯＳ(Complementary Metal Oxide Semiconductor)出力トランジスタ（図１においては「Ｎ１」と表記）１が、そのソース側が負電圧入力端子１２に、ドレイン側が出力端子１３側に、それぞれ位置するように直列接続されている。
このＮチャンネルエンハンスメントＣＭＯＳ出力トランジスタ（以下「出力トランジスタ」と言う）１のゲートには、誤差増幅器（図１においては「ＯＰ１」と表記）７の出力端子が接続されている。
誤差増幅器７は、例えば、演算増幅器を用いてなるもので、その非反転入力端子には、基準電圧ＶREFが印加されるようになっており、また、反転入力端子には、出力電圧がいわゆる抵抗分圧されたものが印加されるようになっている。
【０００９】
すなわち、出力端子１３と共通端子１５との間には、第３の抵抗器（図１においては「Ｒ３」と表記）１０と第４の抵抗器（図１においては「Ｒ４」と表記）１１とが直列接続されており、相互の接続点が先の誤差増幅器７の反転入力端子に接続されることで、出力電圧を分圧した電圧がいわゆるフィードバック電圧として誤差増幅器７へ入力されるようになっている。
そして、誤差増幅器７は、非反転入力端子に印加された基準電圧ＶREFと反転入力端子に印加されたフィードバック電圧との差に応じた電圧を出力するようになっている。すなわち、誤差増幅器７は、フィードバック電圧が基準電圧を下回る場合には、その差に対応する正電圧を、また、フィードバック電圧が基準電圧を超える場合には、その差に対応する負電圧を、それぞれ出力するようになっている。
【００１０】
また、この定電圧レギュレータにおいては、次述するように短絡保護回路Ｓ１が構成されている。
まず、負電圧入力端子１２と出力端子１３との間には、第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（図１においては「Ｎ３」と表記）３と第２の抵抗器（図１においては「Ｒ２」と表記）９とが直列接続されている。すなわち、第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第３のＮＭＯＳ」と言う）３のソースは、負電圧入力端子１２に接続される一方、ドレインは、第２の抵抗器９の一端に接続されており、第２の抵抗器９の他端は、出力端子１３に接続されている。さらに、第３のＮＭＯＳ３のゲートは、先の誤差増幅器７の出力端子に接続されている。
また、第２の抵抗器９と第３のＮＭＯＳ３のドレインとの接続点には、過電流検出用の第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（図１においては「Ｎ４」と表記）４のソースが接続され、第２の抵抗器９の他端には、第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第４のＮＭＯＳ」と言う）４のゲートが接続されている。
そして、第４のＮＭＯＳ４のドレインは、第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（図１においては「Ｐ１」と表記）５のゲート及び第２のＰチャンネルディプレッションＣＭＯＳトランジスタ（図１においては「Ｐ２」と表記）６のドレインに接続されたものとなっている。
【００１１】
第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第１のＰＭＯＳ」と言う）５は、そのドレインが、第１の抵抗器（図１においては「Ｒ１」と表記）８を介して負電圧入力端子１２に印加された負の電圧ＶSSが印加されるようになっていると共に、第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（図１においては「Ｎ２」と表記）２のゲートに接続されている。
また、第１のＰＭＯＳ５のソースは、所定の共通電位が印加されるようになっている。すなわち、この回路構成例では、正電圧入力端子１４と、出力側の共通端子１５とが接続されて、正電圧入力端子１４には、所定の正電圧ＶDDが印加されるようになっている。そして、先の第１のＰＭＯＳ５のソース及び第２のＰチャンネルディプレッションＣＭＯＳトランジスタ（以下「第２のＰＭＯＳ」と言う）６のソース並びに第２のＰＭＯＳ６のゲートは、共にこの正電圧入力端子１４及び共通端子１５に接続されるようになっており、共通電位ＶDDに保持されるようになっている。
一方、先の第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言う）２は、ソースが出力トランジスタ１のソースに、ドレインが出力トランジスタ１のゲートに、それぞれ接続されたものとなっている。
【００１２】
次に、かかる構成における動作について説明する。
まず、入力された電圧に対する安定化動作について説明すれば、この安定化動作は、基本的に従来と変わるところがないものである。すなわち、出力電圧ＶOUTは、第３及び第４の抵抗器１０，１１によりいわゆる抵抗分圧されて、ＶOUT×｛Ｒ４／（Ｒ３＋Ｒ４）｝で表される（Ｒ３，Ｒ４はそれぞれ第３及び第４の抵抗器１０，１１の抵抗値とする）大きさの分圧電圧で誤差増幅器７へフィードバックされるようになっている。
誤差増幅器７においては、抵抗分圧によりフィードバックされた電圧と基準電圧ＶREFとの大小比較が行われ、フィードバックされた分圧電圧が基準電圧ＶREFを下回る場合には、誤差増幅器７からは、２つの電圧の差に対応する正の電圧が出力されて、出力トランジスタ１のゲートに印加される結果、出力トランジスタ１の導通抵抗が小さくなり、出力電圧が上昇することとなる。
【００１３】
次に、短絡保護動作について説明すれば、まず、誤差増幅器７の反転入力端子へのフィードバック電圧が基準電圧ＶREFを上回ると、誤差増幅器７からは、その２つの電圧の差に対応する負の電圧が出力されるため、出力トランジスタ１の導通抵抗が大きくなり、出力電圧が低下することとなる。このようにして出力電圧に対応する分圧電圧のフィードバックにより出力トランジスタ１の導通状態が制御される結果、出力電圧は基準電圧ＶREFに安定化されるようになっている。
【００１４】
一方、出力端子１３に図示されない負荷が接続されて負荷電流が流れると、第２の抵抗器９にも、その負荷電流の大きさ応じた電流が流れ、電圧降下が生ずるようになっている。
そして、第２の抵抗器９における電圧降下が増加し、その大きさが第４のＮＭＯＳ４のいわゆる基板電位から上昇してスレッショルド電圧付近に達すると第４のＮＭＯＳ４が導通状態となる。ここで、第４のＮＭＯＳ４のドレインに接続された第２のＰＭＯＳ６のゲートには、基板電位である正電圧ＶDDが印加されているために、第４のＮＭＯＳ４の動作電流は、第２のＰＭＯＳ６の物理的なサイズに応じて低く抑圧されることとなる。
その結果、出力トランジスタ１が導通状態となり、第１の抵抗器８に電流が流れて電圧降下が生じ、この第１の抵抗器８の両端の電圧は、第２のＮＭＯＳ２の基板電位からスレッショルド電圧付近まで上昇することとなるため、第２のＮＭＯＳ２が導通することとなる。この第２のＮＭＯＳ２の導通により、出力トランジスタ１のゲート電圧は、負電圧ＶSSに保持されるため、出力トランジスタ１は非導通状態となり、過大な電流出力が回避されることとなり、回路保護が図られるようになっている。
【００１５】
次に、第２の回路構成例について、図２を参照しつつ説明する。
この第２の回路構成例は、Ｐ型半導体基板を用いて集積回路化された正電圧用の定電圧レギュレータで、その基本的な構成は、先の第１の回路構成例と同様のものである。なお、先の図１に示された構成要素と同一の構成要素については、同一の符号を付することとする。
以下、この第２の回路構成例について図２を参照しつつ説明する。
まず、この第２の回路構成例における定電圧レギュレータは、被安定化電圧である正電圧ＶDDが印加される正電圧入力端子２７と、安定化電圧が出力される出力端子２８との間に、ＰチャンネルエンハンスメントＣＭＯＳ出力トランジスタ（図２においては「Ｐ１」と表記）２１が、そのソース側が正電圧入力端子２７に、ドレイン側が出力端子２８側に、それぞれ位置するように直列接続されている。
このＰチャンネルエンハンスメントＣＭＯＳ出力トランジスタ（以下「出力トランジスタ」と言う）２１のゲートには、誤差増幅器７の出力端子が接続されている。
誤差増幅器７は、例えば、演算増幅器を用いてなるもので、その反転入力端子には、基準電圧ＶREFが印加されるようになっており、また、非反転入力端子には、出力電圧がいわゆる抵抗分圧されたものが印加されるようになっている。
【００１６】
すなわち、出力端子２８と共通端子３０との間には、第３の抵抗器１０と第４の抵抗器１１とが直列接続されており、相互の接続点が先の誤差増幅器７の非反転入力端子に接続されることで、出力電圧を分圧した電圧がいわゆるフィードバック電圧として誤差増幅器７へ入力されるようになっている。
そして、誤差増幅器７は、反転入力端子に印加された基準電圧ＶREFと非反転入力端子に印加されたフィードバック電圧との差に応じた電圧を出力するようになっている。すなわち、誤差増幅器７は、フィードバック電圧が基準電圧を下回る場合には、その差に対応する負電圧を、また、フィードバック電圧が基準電圧を超える場合には、その差に対応する正電圧を、それぞれ出力するようになっている。
【００１７】
また、この定電圧レギュレータにおいては、次述するように短絡保護回路Ｓ２が構成されている。
まず、正電圧入力端子２７と出力端子２８との間には、第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（図２においては「Ｐ３」と表記）２３と第２の抵抗器９とが直列接続されている。すなわち、第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第３のＰＭＯＳ」と言う）２３のソースは、正電圧入力端子２７に接続される一方、ドレインは、第２の抵抗器９の一端に接続されており、第２の抵抗器９の他端は、出力端子２８に接続されている。さらに、第３のＰＭＯＳ２３のゲートは、先の誤差増幅器７の出力端子に接続されている。
また、第２の抵抗器９と第３のＰＭＯＳ２３のドレインとの接続点には、過電流検出用の第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（図２においては「Ｐ４」と表記）２４のソースが接続され、第２の抵抗器９の他端には、第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第４のＰＭＯＳ」と言う）２４のゲートが接続されている。
そして、第４のＰＭＯＳ２４のドレインは、第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（図２においては「Ｎ１」と表記）２５のゲート及び第２のＮチャンネルディプレッションＣＭＯＳトランジスタ（図２においては「Ｎ２」と表記）２６のドレインに接続されたものとなっている。
【００１８】
第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第１のＮＭＯＳ」と言う）２５は、そのドレインが、第１の抵抗器８を介して正電圧入力端子２７に印加された正の電圧ＶDDが印加されるようになっている共に、第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（図２においては「Ｐ２」と表記）２２のゲートに接続されている。
また、第１のＮＭＯＳ２５のソースは、所定の共通電位が印加されるようになっている。すなわち、この回路構成例では、負電圧入力端子２９と、出力側の共通端子３０とが接続されて、負電圧入力端子２９には、所定の負電圧ＶSSが印加されるようになっている。そして、先の第１のＮＭＯＳ２５のソース及び第２のＮチャンネルディプレッションＣＭＯＳトランジスタ（以下「第２のＮＭＯＳ」と言う）２６のソース並びに第２のＮＭＯＳ２６のゲートは、共にこの負電圧入力端子２９及び共通端子３０に接続されるようになっており、共通電位ＶSSに保持されるようになっている。
一方、先の第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（以下「第２のＰＭＯＳ」と言う）２２は、ソースが出力トランジスタ２１のソースに、ドレインが出力トランジスタ２１のゲートに、それぞれ接続されたものとなっている。
【００１９】
次に、かかる構成における動作について説明する。
まず、入力された電圧に対する安定化動作は、基本的に図１に示された第１の回路構成例と同様であるので、ここでは概括的に説明することとする。
出力端子２８における出力電圧が変動し、誤差増幅器７において、出力電圧に対応する第３及び第４の抵抗器１０，１１による分圧電圧が、基準電圧ＶREFを下回ると、誤差増幅器７からはその２つの電圧の差に対応する負の電圧が出力されて、出力トランジスタ２１の導通抵抗が小さくなり、出力電圧が上昇することとなる。
一方、誤差増幅器７において、分圧電圧が、基準電圧ＶREFを上回ると、誤差増幅器７からはその２つの電圧の差に対応する正の電圧が出力されて、出力トランジスタ２１の導通状態抵抗が大きくなり、出力電圧が低下することとなる。
このようにして出力電圧に対応する分圧電圧のフィードバックにより出力トランジスタ２１の導通状態が制御される結果、出力電圧は基準電圧ＶREFに安定化されるようになっている。
【００２０】
次に、短絡保護動作について説明する。
まず、出力端子２８に図示されない負荷が接続されて負荷電流が流れると、第２の抵抗器９にも、その負荷電流の大きさ応じた電流が流れ、電圧降下が生ずるのは、先の図１に示された第１の回路構成例の場合と同様である。
そして、第２の抵抗器９における電圧降下が増加し、その大きさが第４のＰＭＯＳ２４のいわゆる基板電位から上昇してスレッショルド電圧付近に達すると第４のＰＭＯＳ２４が導通状態となる。ここで、第４のＰＭＯＳ２４のドレインに接続された第２のＮＭＯＳ２６のゲートには、いわゆる基板電位である負電圧ＶSSが印加されているために、第４のＰＭＯＳ２４の動作電流は、第２のＮＭＯＳ２６の物理的なサイズに応じて低く抑圧されることとなる。
その結果、出力トランジスタ２１が導通状態となり、第１の抵抗器８に電流が流れて電圧降下が生じ、この第１の抵抗器８の両端の電圧は、第２のＰＭＯＳ２２のいわゆる基板電位からスレッショルド電圧付近まで上昇することとなるため、第２のＰＭＯＳ２２が導通することとなる。そして、この第２のＰＭＯＳ２２の導通により、出力トランジスタ２１のゲート電圧は、負電圧ＶDDに保持されるため、出力トランジスタ２１は非導通状態となり、過大な電流出力が回避されて、回路保護が図られるようになっている。
【００２１】
図３には、上述した構成を有してなる定電圧レギュレータの出力特性が示されており、同図によれば、所定以上の出力電流を得ようとすると、出力電圧が低下してゆき、最終的には出力電圧が零となって回路保護が確実に図られるようになっていることが確認できる。
【００２２】
【発明の効果】
以上、述べたように、本発明によれば、短絡保護回路において過電流検出用のＣＭＯＳトランジスタを、ディプレッションＣＭＯＳトランジスタを用いて集積回路のベースとなる半導体基板に接続するような構成とすることにより、正電圧を安定化する定電圧レギュレータにおける短絡保護回路を集積回路化する場合と、負電圧を安定化する定電圧レギュレータにおける短絡保護回路を集積回路化する場合とで、同一の半導体基板をベースとして製造することができることとなるので、安定化する電圧の極性によって基本的な回路構成や、製造プロセスを違える必要がなくなり、電圧の極性に関わりなく比較的簡易な回路構成、製造プロセスにより集積回路化された短絡保護回路を提供することができるという効果を奏するものである。
また、特に、過電流検出用のエンハンスメントＣＭＯＳトランジスタのドレイン側にディプレッショントランジスタＣＭＯＳトランジスタを接続したので、短絡保護動作の際に、従来に比して、動作電流の安定化を図ることができるという効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の実施の形態における短絡保護回路を有する定電圧レギュレータの第１の回路構成例を示す回路図である。
【図２】本発明の実施の形態における短絡保護回路を有する定電圧レギュレータの第２の回路構成例を示す回路図である。
【図３】本発明の実施の形態における定電圧レギュレータの出力特性を示す特性線図である。
【図４】従来の短絡保護回路を有する定電圧レギュレータの構成例を示す回路図である。
【符号の説明】
１…出力トランジスタ（第１の回路構成例）
４…第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタ（第１の回路構成例）
６…第２のＰチャンネルディプレッションＣＭＯＳトランジスタ（第１の回路構成例）
７…誤差増幅器
２１…出力トランジスタ（第２の回路構成例）
２４…第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタ（第２の回路構成例）
２６…第２のＮチャンネルディプレッションＣＭＯＳトランジスタ（第２の回路構成例）

Claims (4)

1. 被安定化電圧が印加される入力端子と、安定化電圧とが出力される出力端子との間に、ＮチャンネルエンハンスメントＣＭＯＳトランジスタによる出力トランジスタが直列接続され、前記出力端子における出力電圧に応じたフィードバック電圧と所定の基準電圧との大小比較により前記出力トランジスタの動作が制御されるよう構成されると共に、Ｎ型半導体基板をベースに集積回路化されてなる定電圧レギュレータにおける短絡
   保護回路であって、
   ソースが前記出力トランジスタのソースに、ドレインが前記出力トランジスタのゲートに、それぞれ接続されてなる第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、
   ソースが共通電位に保持され、ドレインが第１の抵抗器を介して前記入力端子に接続されると共に、当該第１の抵抗器とドレインとの接続点が前記第２のＮチャンネルエンハンスメントＣＭＯＳトランジスタのゲートに接続されてなる第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、
   ソースが前記入力端子に、ドレインが第２の抵抗器を介して前記出力端子に、それぞれ接続されると共に、ゲートが前記出力トランジスタのゲートに接続されてなる第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、
   ソースが前記第３のＮチャンネルエンハンスメントＣＭＯＳトランジスタのドレインと前記第２の抵抗器との接続点に、ゲートが前記第２の抵抗器と前記出力端子との接続点に、それぞれ接続されてなる第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、
   ドレインが前記第１のＰチャンネルエンハンスメントＣＭＯＳトランジスタのゲート及び前記第４のＮチャンネルエンハンスメントＣＭＯＳトランジスタのドレインに接続される一方、ソース及びゲートが共通電位に保持されてなる第２のＰチャンネルディプレッションＣＭＯＳトランジスタと、
   を具備してなることを特徴とする短絡保護回路。
2. 出力端子と共通電位との間には、複数の分圧抵抗器が直列接続されて、前記複数の分圧抵抗器の所定の接続点における分圧電圧がフィードバック電圧とされる一方、
   誤差増幅器が設けられ、当該誤差増幅器の非反転入力端子には所定の基準電圧が、反転入力端子には前記フィードバック電圧が、それぞれ印加される一方、当該誤差増幅器の出力端子は出力トランジスタのゲートに接続されてなることを特徴とする請求項１記載の短絡保護回路。
3. 被安定化電圧が印加される入力端子と、安定化電圧とが出力される出力端子との間に、ＰチャンネルエンハンスメントＣＭＯＳトランジスタによる出力トランジスタが直列接続され、前記出力端子における出力電圧に応じたフィードバック電圧と所定の基準電圧との大小比較により前記出力トランジスタの動作が制御されるよう構成されると共に、Ｐ型半導体基板をベースに集積回路化されてなる定電圧レギュレータにおける短絡保護回路であって、
   ソースが前記出力トランジスタのソースに、ドレインが前記出力トランジスタのゲートに、それぞれ接続されてなる第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、
   ソースが共通電位に保持され、ドレインが第１の抵抗器を介して前記入力端子に接続されると共に、当該第１の抵抗器とドレインとの接続点が前記第２のＰチャンネルエンハンスメントＣＭＯＳトランジスタのゲートに接続されてなる第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタと、
   ソースが前記入力端子に、ドレインが第２の抵抗器を介して前記出力端子に、それぞれ接続されると共に、ゲートが前記出力トランジスタのゲートに接続されてなる第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、
   ソースが前記第３のＰチャンネルエンハンスメントＣＭＯＳトランジスタのドレインと前記第２の抵抗器との接続点に、ゲートが前記第２の抵抗器と前記出力端子との接続点に、それぞれ接続されてなる第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタと、
   ドレインが前記第１のＮチャンネルエンハンスメントＣＭＯＳトランジスタのゲート及び前記第４のＰチャンネルエンハンスメントＣＭＯＳトランジスタのドレインに接続される一方、ソース及びゲートが共通電位に保持されてなる第２のＮチャンネルディプレッションＣＭＯＳトランジスタと、
   を具備してなることを特徴とする短絡保護回路。
4. 出力端子と共通電位との間には、複数の分圧抵抗器が直列接続されて、前記複数の分圧抵抗器の所定の接続点における分圧電圧がフィードバック電圧とされる一方、
   誤差増幅器が設けられ、当該誤差増幅器の反転入力端子には所定の基準電圧が、非反転入力端子には前記フィードバック電圧が、それぞれ印加される一方、当該誤差増幅器の出力端子は出力トランジスタのゲートに接続されてなることを特徴とする請求項３記載の短絡保護回路。

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