JP3955411B2 - Ｄｒａｍセルキャパシタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭセルキャパシタ（DRAM cell capacitor）の製造方法に関するものであり、より詳しくはストレージ電極コンタクトホール（storage electrode coctact hole）とストレージ電極間の誤整列（misalign）を防止するＤＲＡＭセルキャパシタの製造方法に関するものである。
【０００２】
【従来の技術】
最近、ＤＲＡＭがより高集積化されつつあることによって、セルキャパシタを製造するための工程がもっと複雑になり難しくなっている。しかし、十分な容量のセルキャパシタを確保できないだけでなく、セル面積（cell area）が減少されることによってストレージ電極コンタクトホールとストレージ電極間の誤整列発生可能性がもっと大きくなっている。これは、ストレージ電極コンタクトホールの直径はコンタクト抵抗の増加及び工程上の限界等によって素子が集積化される傾向を追って行かれない反面、ストレージ電極は十分なセルキャパシタを確保するためにその表面積を十分に増大させなければならないために発生される。
【０００３】
特に、ストレージ電極の表面積を増加させるために、ＨＳＧ（Hemi−Spherical Grain）成長方法が使われるが、初期ストレージ電極形成時ある程度のストレージ電極間のスペース（space）確保が要求される。それともＨＳＧ成長時ストレージ電極が隣接ストレージ電極とくっ付くようになってダブルビットフェイル（doublebit fail）及びマルチビットフェイル（multi bit fail）などを誘発するようになる。
【０００４】
従って、ストレージ電極コンタクトホールとストレージ電極のオーバーラップマージンが不足してストレージポリエッチング時ストレージ電極コンタクトホール内のポリも共にエッチングされる結果が発生され、その程度が甚だしければストレージ電極が倒れる（fall down）問題点が発生される。
【０００５】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものとして、ストレージ電極コンタクトホールとストレージ電極間のオーバーラップマージンを増加させることができるＤＲＡＭセルキャパシタの製造方法を提供することにその目的がある。
本発明の他の目的は、ストレージ電極コンタクトホール形成工程及びストレージ電極（storage electrode）形成工程を併合（merge）することによりストレージ電極コンタクトホールとストレージ電極間の誤整列を防止できるＤＲＡＭセルキャパシタの製造方法を提供することにある。
【０００６】
【課題の解決するための手段】
上述の目的を達成するための本発明によると、ＤＲＡＭセルキャパシタの製造方法は、ゲート電極層が形成された半導体基板上に第１絶縁層を形成する段階と、第１絶縁層上にビットラインを形成する段階と、ビットラインを含んで第１絶縁層上に第２絶縁層を形成する段階と、第２絶縁層上に第３絶縁層を間に置いて絶縁層とエッチング選択比を有する第１物質層及び第２物質層を順に形成する段階と、第２物質層上にストレージ電極形成領域を定義してマスクパターンを形成する段階と、マスクパターンを使用して第２物質層、第３絶縁層、第１物質層、第２絶縁層、そして第１絶縁層を順にエッチングしてストレージ電極を形成するためのコンタクトホールを形成する段階と、マスクパターンを除去する段階と、コンタクトホールを導電層で充填する段階と、第３絶縁層の表面が露出されるように導電層を含んで第２物質層を平坦化エッチングする段階と、第１物質層をエッチング停止層として第３絶縁層を除去して半導体基板と電気的に接続されるストレージ電極を形成する段階とを含む。
【０００７】
この方法の望ましい実施形態において、コンタクトホール形成段階は、マスクパターンを使用して第３絶縁層の表面が露出されるように第２物質層をエッチングして少なくとも一つ以上の第１オープニング（first opening）を形成する段階と、第１物質層をエッチング停止層として使用して第３絶縁層をエッチングする段階と、第１物質層をエッチングして少なくとも一つ以上の第２オープニング（second opening）を形成するが、第２オープニングの両側壁にポリマーが形成されるようにして第２オープニングの下部の直径が第１オープニングの直径より相対的に小さく形成されるようにする段階と、第２及び第１絶縁層を順にエッチングする段階とを含む。
【０００８】
この方法の望ましい実施形態において、ＤＲＡＭセルキャパシタの製造方法は、第３絶縁層を除去した後ストレージ電極両側の第１物質層を除去する段階を付加的に含むことができる。
この方法の望ましい実施形態において、ＤＲＡＭセルキャパシタの製造方法は、ストレージ電極を含んで第１物質層上に導電層を形成する段階と、第２絶縁層の上部表面が露出されるように導電層及びその下部の第１物質層を異方性エッチング工程でエッチングしてストレージ電極スペーサを形成する段階とを付加的に含むことができる。
【０００９】
【発明の実施の形態】
図３及び図９を参照すると、本発明の実施形態による新規したＤＲＡＭセルキャパシタの製造方法は、ストレージ電極形成領域を定義したマスクパターンを使用して第２物質層、第３絶縁層、第１物質層、第２絶縁層、そして第１絶縁層が順にエッチングされてストレージ電極を形成するためのコンタクトホールが形成される。
【００１０】
この時、第１物質層エッチング時ポリマーが発生されてオープニングの直径が減少される。コンタクトホールが導電層に充填された後、第３絶縁層が除去されれば半導体基板と電気的に接続されるストレージ電極が形成される。このような半導体装置の製造方法によって、ストレージ電極コンタクトホール形成工程及びストレージ電極形成工程を併合することによって、フォトリソグラフィ工程数を減らすことができ、ストレージ電極コンタクトプラグとストレージ電極を同時に形成することができる。これで、ストレージ電極コンタクトホールとストレージ電極のオーバーラップマージンを増加させることができ、ストレージ電極コンタクトホールとストレージ電極間の誤整列を防止できる。
【００１１】
以下、図１から図１２を参照して本発明の実施形態を詳しく説明する。
図７乃至図１２において、図１乃至図６に示されたＤＲＡＭセルキャパシタの構成要素と同一の機能を有する構成要素に対して、同一の符号を併記する。
図１乃至図６は、本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードライン（word line）の延長方向に沿って切取った断面図であり、図７乃至図１２は本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットライン（bit line）の延長方向に沿って切取った断面図である。
【００１２】
図１及び図７を参照すれば、半導体基板１００上に活性領域と非活性領域を定義して素子隔離膜１０２が形成される。半導体基板１００上にゲート電極層１０４ａ乃至１０４ｄ及びソース／ドレーン領域（図示せず）を含むセルトランジスタ（cell transistor）が形成される。
ゲート電極層１０４ａ乃至１０４ｄは、ポリシリコンなどの導電層パターンと、後続工程で形成される第１絶縁層１０８とエッチング選択比を有する絶縁層を含む。この絶縁層は例えば、シリコン窒化膜（ＳｉＮ）として、導電層パターンを取り囲むように形成される。ゲート電極層１０４ａ乃至１０４ｄの上部膜であるシリコン窒化膜は後続コンタクトホール形成工程時酸化膜に対するエッチング停止層として作用する。
【００１３】
半導体基板１００上に導電層として各々ビットラインコンタクトパッド（contact pad）１０６ａ及びストレージ電極コンタクトパッド１０６ｂが形成される。ストレージ電極コンタクトパッド１０６ｂはゲート電極層１０４ａ乃至１０４ｄ間に形成される。
コンタクトパッド１０６ａ、１０６ｂを含んで半導体基板１００上に例えば、酸化膜で平坦な上部表面を有する第１絶縁層１０８が形成される。第１絶縁層１０８上にビットライン１１０が形成される。ビットライン１１０を含んで第１絶縁層１０８上に平坦な上部表面を有する第２絶縁層１１６が形成される。
【００１４】
この時、第２絶縁層１１６内にすなわち、酸化膜１１２と酸化膜１１４との間に後続工程で、ビットライン１１０の酸化を防止するための絶縁層例えば、シリコン窒化膜（ＳｉＮ）１１３がさらに形成されることができる。シリコン窒化膜１１３上の酸化膜１１４は後続ポリスペーサ（poly spacer）形成のためのエッチング工程でエッチング停止層として作用する。また、酸化膜１１４はＨＳＧ成長時シリコン窒化膜１１３が露出されてストレージ電極上のＨＳＧシード（seed）形成を妨害することを防止する。
【００１５】
図２及び図８において、第２絶縁層１１６上に第１物質層１１８が形成される。第１物質層１１８は後続第２オープニング１１８ａ形成のためのエッチング工程でポリマー（polymer）を発生させることができる膜質で、例えば、ドーピングされたポリシリコン（doped poly−Si）及びシリコン窒化膜（ＳｉＮ）のいずれか一つである。
【００１６】
第１物質層１１８上に第３絶縁層１２０及び第２物質層１２２が順に形成される。第３絶縁層１２０は、例えば、酸化膜としてストレージ電極と同一な厚さ以上に形成され、望みのセルキャパシタの容量によってその厚さが調節される。第３絶縁層１２０は望ましくは、８０００ 乃至１２０００ 厚さ範囲内で形成される。第２物質層１２２は例えば、ポリシリコン及びシリコン窒化膜中いずれか一つである。
第１物質層１１８及び第２物質層１２２は、望ましくは各々５００ 乃至１５００ の厚さ範囲内で形成される。
【００１７】
第２物質層１１８上にストレージ電極を形成するためのフォトレジストパターン（photoresist patern）などのマスクパターン（mask pattern）１２４が形成される。マスクパターン１２４により定義された領域は望ましくは、上部から見てビットライン方向（bit line direction）の幅（b）がワードライン方向（word line direction）の幅（ａ）よりもっと広く形成される。マスクパターン１２４を使用して第２物質層１２２、第３絶縁層１２０、第１物質層１１８、第２絶縁層１１６、そして第１絶縁層１０８が順にエッチングされる。すると、図３及び図９に示されたように、ストレージ電極コンタクトプラグ及びストレージ電極を同時に形成するためのコンタクトホール１２５が形成される。
【００１８】
より具体的に、コンタクトホール１２５はまず、マスクパターン１２４を使用して第３絶縁層１２０の表面が露出されるように第２物質層１２２がエッチングされる。すると、少なくとも一つ以上の第１オープニング１２２ａが形成される。第１物質層１１８をエッチング停止層として使用して第３絶縁層１２０が垂直プロファイル（vertical profile）を有するようにエッチングされる。この時、第２物質層１２２は第３絶縁層１２０エッチング時第１オープニング１２２ａの直径が増加されることを防止する。すなわち、第２物質層１２２が第３絶縁層１２０とエッチング選択比を持つことによって、第３絶縁層１２０に対しても同一な直径の第１オープニング１２２ａが形成されるようにする。
【００１９】
マスクパターン１２４を使用して第１物質層１１８をエッチングすることによって、少なくとも一つ以上の第２オープニング１１８ａが形成される。この時、第１物質層１１８のエッチングはポリマーを発生させながら進められる。ポリマーは第１物質層１１８をフッ素（Ｆ）を含むエッチングガスを使用してエッチングすることにより発生される。エッチングガスは例えば、ＣＨＦ3及びＣＦ4中少なくともいずれか一つを含む。この条件で第１物質層１１８をエッチングすることにより、第２オープニング１１８ａの両側壁にポリマーが形成されて第２オープニング１１８ａの下部の直径が第１オープニング１２２ａの直径より相対的に小さく形成される。
【００２０】
マスクパターン１２４を使用して第２及び第１絶縁層１１４、１１２が順にエッチングされてコンタクトホール１２５が完成される。第２及び第１絶縁層１１４、１１２エッチング時コンタクトパッド１０６ａ、１０６ｂがエッチング停止層として作用する。また、誤整列が発生される場合、ゲート電極層１０４ａ乃至１０４ｄの上部層すなわち、シリコン窒化膜もエッチング停止層として作用する。
【００２１】
図４及び図１０を参照すれば、マスクパターン１２４が除去された後コンタクトホール１２５が導電層１２６で充填される。導電層１２６は例えば、ドーピングされたポリシリコンである。第３絶縁層１２０の表面が露出されるように導電層１２６を含んで第２物質層１２２が平坦化エッチングされる。平坦化エッチング工程はエッチバック工程及びＣＭＰ中のいずれか一つで遂行される。
【００２２】
最後に、第３絶縁層１２０である酸化膜が湿式ストリップ（wet strip）工程などを通して除去される。酸化膜である第３絶縁層１２０の下部にポリシリコンである第１物質層１１８があるために酸化膜を完全に除去できるようになる。すなわち、第３絶縁層１２０除去時、第１物質層１１８がエッチング停止層として作用する。第３絶縁層１２０の除去で図５及び図１１のように、ストレージ電極１２６ａとストレージ電極コンタクトプラグ１２６ｂが同時に形成される。
【００２３】
後続工程として、ストレージ電極１２６ａ両側の第２絶縁層１１６の上部表面が露出されるように第１物質層１１８がエッチバック工程のような異方性エッチング工程で除去されることができる。第１物質層１１８が導電層である場合、必ず除去される。この時、第１物質層１１８の除去時、第２絶縁層１１６がエッチング停止層として作用する。
【００２４】
または、後続工程として、ストレージ電極１２６ａを含んで第１物質層１１８上にドーピングされたポリシリコンなどの導電層が形成される。この導電層の厚さはストレージ電極１２６ａ間のスペースにより決定され、特にＨＳＧ工程を遂行する場合ＨＳＧ成長時ストレージ電極１２６ａ間ブリッジ（bridge）が発生されない範囲内で決定される。導電層がエッチバック工程等のような異方性エッチング工程でエッチングされて図６及び図１２に示されたように、ストレージ電極１２６ａの両側壁にストレージ電極スペーサ１２７すなわち、ポリスペーサが形成される。この時、第２絶縁層１１６がエッチング停止層として作用する。
【００２５】
ストレージ電極スペーサ１２７は、ストレージ電極１２６ａの表面積を増加させてセルキャパシタンスを増加させるようになる。また、後続キャパシタ誘電体膜及びプレートポリ（platepoly）蒸着において、ステップカバレージ（step coverage）を向上させるようになる。
後続工程として、ストレージ電極１２６ａの表面積を増加させるため、ストレージ電極１２６ａの表面またはストレージ電極スペーサ１２７を含んでストレージ電極１２６ａの表面にＨＳＧをもっと成長させることができる。
本発明は、ＤＲＡＭセルキャパシタの製造だけでなく、通常コンタクトホール上部にランディングパッド（landing pad）を製造する半導体工程に応用できる
。
【００２６】
【発明の効果】
本発明はストレージ電極コンタクトホール形成工程及びストレージ電極形成工程を併合することによって、フォトリソグラフィ工程数を減らすことができ、ストレージ電極コンタクトプラグとストレージ電極を同時に形成することができる。これで、ストレージ電極コンタクトホールとストレージ電極のオーバーラップマージンを増加させることができ、ストレージ電極コンタクトホールとストレージ電極間の誤整列を防止できる効果がある。
【図面の簡単な説明】
【図１】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図２】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図３】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図４】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図５】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図６】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図７】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図８】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図９】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図１０】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図１１】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図１２】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【符号の説明】
１００ 半導体基板
１０２ 素子隔離膜
１０４ａ〜１０４ｄ ゲート電極層
１０６ａ ビットラインコンタクトパッド
１０６ｂ ストレージ電極コンタクトパッド
１０８ 第１絶縁層
１１０ ビットライン
１１６ 第２絶縁層
１１８ 第１物質層
１１８ａ 第２オープニング
１２０ 第３絶縁層
１２２ 第２物質層
１２２ａ 第１オープニング
１２４ マスクパターン
１２５ ストレージ電極コンタクトホール
１２６ａ ストレージ電極
１２６ｂ ストレージ電極コンタクトプラグ
１２７ ストレージ電極スペーサ
【発明の属する技術分野】
本発明は、ＤＲＡＭセルキャパシタ（DRAM cell capacitor）の製造方法に関するものであり、より詳しくはストレージ電極コンタクトホール（storage electrode coctact hole）とストレージ電極間の誤整列（misalign）を防止するＤＲＡＭセルキャパシタの製造方法に関するものである。
【０００２】
【従来の技術】
最近、ＤＲＡＭがより高集積化されつつあることによって、セルキャパシタを製造するための工程がもっと複雑になり難しくなっている。しかし、十分な容量のセルキャパシタを確保できないだけでなく、セル面積（cell area）が減少されることによってストレージ電極コンタクトホールとストレージ電極間の誤整列発生可能性がもっと大きくなっている。これは、ストレージ電極コンタクトホールの直径はコンタクト抵抗の増加及び工程上の限界等によって素子が集積化される傾向を追って行かれない反面、ストレージ電極は十分なセルキャパシタを確保するためにその表面積を十分に増大させなければならないために発生される。
【０００３】
特に、ストレージ電極の表面積を増加させるために、ＨＳＧ（Hemi−Spherical Grain）成長方法が使われるが、初期ストレージ電極形成時ある程度のストレージ電極間のスペース（space）確保が要求される。それともＨＳＧ成長時ストレージ電極が隣接ストレージ電極とくっ付くようになってダブルビットフェイル（doublebit fail）及びマルチビットフェイル（multi bit fail）などを誘発するようになる。
【０００４】
従って、ストレージ電極コンタクトホールとストレージ電極のオーバーラップマージンが不足してストレージポリエッチング時ストレージ電極コンタクトホール内のポリも共にエッチングされる結果が発生され、その程度が甚だしければストレージ電極が倒れる（fall down）問題点が発生される。
【０００５】
【発明が解決しようとする課題】
本発明は、上述の諸般問題点を解決するため提案されたものとして、ストレージ電極コンタクトホールとストレージ電極間のオーバーラップマージンを増加させることができるＤＲＡＭセルキャパシタの製造方法を提供することにその目的がある。
本発明の他の目的は、ストレージ電極コンタクトホール形成工程及びストレージ電極（storage electrode）形成工程を併合（merge）することによりストレージ電極コンタクトホールとストレージ電極間の誤整列を防止できるＤＲＡＭセルキャパシタの製造方法を提供することにある。
【０００６】
【課題の解決するための手段】
上述の目的を達成するための本発明によると、ＤＲＡＭセルキャパシタの製造方法は、ゲート電極層が形成された半導体基板上に第１絶縁層を形成する段階と、第１絶縁層上にビットラインを形成する段階と、ビットラインを含んで第１絶縁層上に第２絶縁層を形成する段階と、第２絶縁層上に第３絶縁層を間に置いて絶縁層とエッチング選択比を有する第１物質層及び第２物質層を順に形成する段階と、第２物質層上にストレージ電極形成領域を定義してマスクパターンを形成する段階と、マスクパターンを使用して第２物質層、第３絶縁層、第１物質層、第２絶縁層、そして第１絶縁層を順にエッチングしてストレージ電極を形成するためのコンタクトホールを形成する段階と、マスクパターンを除去する段階と、コンタクトホールを導電層で充填する段階と、第３絶縁層の表面が露出されるように導電層を含んで第２物質層を平坦化エッチングする段階と、第１物質層をエッチング停止層として第３絶縁層を除去して半導体基板と電気的に接続されるストレージ電極を形成する段階とを含む。
【０００７】
この方法の望ましい実施形態において、コンタクトホール形成段階は、マスクパターンを使用して第３絶縁層の表面が露出されるように第２物質層をエッチングして少なくとも一つ以上の第１オープニング（first opening）を形成する段階と、第１物質層をエッチング停止層として使用して第３絶縁層をエッチングする段階と、第１物質層をエッチングして少なくとも一つ以上の第２オープニング（second opening）を形成するが、第２オープニングの両側壁にポリマーが形成されるようにして第２オープニングの下部の直径が第１オープニングの直径より相対的に小さく形成されるようにする段階と、第２及び第１絶縁層を順にエッチングする段階とを含む。
【０００８】
この方法の望ましい実施形態において、ＤＲＡＭセルキャパシタの製造方法は、第３絶縁層を除去した後ストレージ電極両側の第１物質層を除去する段階を付加的に含むことができる。
この方法の望ましい実施形態において、ＤＲＡＭセルキャパシタの製造方法は、ストレージ電極を含んで第１物質層上に導電層を形成する段階と、第２絶縁層の上部表面が露出されるように導電層及びその下部の第１物質層を異方性エッチング工程でエッチングしてストレージ電極スペーサを形成する段階とを付加的に含むことができる。
【０００９】
【発明の実施の形態】
図３及び図９を参照すると、本発明の実施形態による新規したＤＲＡＭセルキャパシタの製造方法は、ストレージ電極形成領域を定義したマスクパターンを使用して第２物質層、第３絶縁層、第１物質層、第２絶縁層、そして第１絶縁層が順にエッチングされてストレージ電極を形成するためのコンタクトホールが形成される。
【００１０】
この時、第１物質層エッチング時ポリマーが発生されてオープニングの直径が減少される。コンタクトホールが導電層に充填された後、第３絶縁層が除去されれば半導体基板と電気的に接続されるストレージ電極が形成される。このような半導体装置の製造方法によって、ストレージ電極コンタクトホール形成工程及びストレージ電極形成工程を併合することによって、フォトリソグラフィ工程数を減らすことができ、ストレージ電極コンタクトプラグとストレージ電極を同時に形成することができる。これで、ストレージ電極コンタクトホールとストレージ電極のオーバーラップマージンを増加させることができ、ストレージ電極コンタクトホールとストレージ電極間の誤整列を防止できる。
【００１１】
以下、図１から図１２を参照して本発明の実施形態を詳しく説明する。
図７乃至図１２において、図１乃至図６に示されたＤＲＡＭセルキャパシタの構成要素と同一の機能を有する構成要素に対して、同一の符号を併記する。
図１乃至図６は、本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードライン（word line）の延長方向に沿って切取った断面図であり、図７乃至図１２は本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットライン（bit line）の延長方向に沿って切取った断面図である。
【００１２】
図１及び図７を参照すれば、半導体基板１００上に活性領域と非活性領域を定義して素子隔離膜１０２が形成される。半導体基板１００上にゲート電極層１０４ａ乃至１０４ｄ及びソース／ドレーン領域（図示せず）を含むセルトランジスタ（cell transistor）が形成される。
ゲート電極層１０４ａ乃至１０４ｄは、ポリシリコンなどの導電層パターンと、後続工程で形成される第１絶縁層１０８とエッチング選択比を有する絶縁層を含む。この絶縁層は例えば、シリコン窒化膜（ＳｉＮ）として、導電層パターンを取り囲むように形成される。ゲート電極層１０４ａ乃至１０４ｄの上部膜であるシリコン窒化膜は後続コンタクトホール形成工程時酸化膜に対するエッチング停止層として作用する。
【００１３】
半導体基板１００上に導電層として各々ビットラインコンタクトパッド（contact pad）１０６ａ及びストレージ電極コンタクトパッド１０６ｂが形成される。ストレージ電極コンタクトパッド１０６ｂはゲート電極層１０４ａ乃至１０４ｄ間に形成される。
コンタクトパッド１０６ａ、１０６ｂを含んで半導体基板１００上に例えば、酸化膜で平坦な上部表面を有する第１絶縁層１０８が形成される。第１絶縁層１０８上にビットライン１１０が形成される。ビットライン１１０を含んで第１絶縁層１０８上に平坦な上部表面を有する第２絶縁層１１６が形成される。
【００１４】
この時、第２絶縁層１１６内にすなわち、酸化膜１１２と酸化膜１１４との間に後続工程で、ビットライン１１０の酸化を防止するための絶縁層例えば、シリコン窒化膜（ＳｉＮ）１１３がさらに形成されることができる。シリコン窒化膜１１３上の酸化膜１１４は後続ポリスペーサ（poly spacer）形成のためのエッチング工程でエッチング停止層として作用する。また、酸化膜１１４はＨＳＧ成長時シリコン窒化膜１１３が露出されてストレージ電極上のＨＳＧシード（seed）形成を妨害することを防止する。
【００１５】
図２及び図８において、第２絶縁層１１６上に第１物質層１１８が形成される。第１物質層１１８は後続第２オープニング１１８ａ形成のためのエッチング工程でポリマー（polymer）を発生させることができる膜質で、例えば、ドーピングされたポリシリコン（doped poly−Si）及びシリコン窒化膜（ＳｉＮ）のいずれか一つである。
【００１６】
第１物質層１１８上に第３絶縁層１２０及び第２物質層１２２が順に形成される。第３絶縁層１２０は、例えば、酸化膜としてストレージ電極と同一な厚さ以上に形成され、望みのセルキャパシタの容量によってその厚さが調節される。第３絶縁層１２０は望ましくは、８０００ 乃至１２０００ 厚さ範囲内で形成される。第２物質層１２２は例えば、ポリシリコン及びシリコン窒化膜中いずれか一つである。
第１物質層１１８及び第２物質層１２２は、望ましくは各々５００ 乃至１５００ の厚さ範囲内で形成される。
【００１７】
第２物質層１１８上にストレージ電極を形成するためのフォトレジストパターン（photoresist patern）などのマスクパターン（mask pattern）１２４が形成される。マスクパターン１２４により定義された領域は望ましくは、上部から見てビットライン方向（bit line direction）の幅（b）がワードライン方向（word line direction）の幅（ａ）よりもっと広く形成される。マスクパターン１２４を使用して第２物質層１２２、第３絶縁層１２０、第１物質層１１８、第２絶縁層１１６、そして第１絶縁層１０８が順にエッチングされる。すると、図３及び図９に示されたように、ストレージ電極コンタクトプラグ及びストレージ電極を同時に形成するためのコンタクトホール１２５が形成される。
【００１８】
より具体的に、コンタクトホール１２５はまず、マスクパターン１２４を使用して第３絶縁層１２０の表面が露出されるように第２物質層１２２がエッチングされる。すると、少なくとも一つ以上の第１オープニング１２２ａが形成される。第１物質層１１８をエッチング停止層として使用して第３絶縁層１２０が垂直プロファイル（vertical profile）を有するようにエッチングされる。この時、第２物質層１２２は第３絶縁層１２０エッチング時第１オープニング１２２ａの直径が増加されることを防止する。すなわち、第２物質層１２２が第３絶縁層１２０とエッチング選択比を持つことによって、第３絶縁層１２０に対しても同一な直径の第１オープニング１２２ａが形成されるようにする。
【００１９】
マスクパターン１２４を使用して第１物質層１１８をエッチングすることによって、少なくとも一つ以上の第２オープニング１１８ａが形成される。この時、第１物質層１１８のエッチングはポリマーを発生させながら進められる。ポリマーは第１物質層１１８をフッ素（Ｆ）を含むエッチングガスを使用してエッチングすることにより発生される。エッチングガスは例えば、ＣＨＦ3及びＣＦ4中少なくともいずれか一つを含む。この条件で第１物質層１１８をエッチングすることにより、第２オープニング１１８ａの両側壁にポリマーが形成されて第２オープニング１１８ａの下部の直径が第１オープニング１２２ａの直径より相対的に小さく形成される。
【００２０】
マスクパターン１２４を使用して第２及び第１絶縁層１１４、１１２が順にエッチングされてコンタクトホール１２５が完成される。第２及び第１絶縁層１１４、１１２エッチング時コンタクトパッド１０６ａ、１０６ｂがエッチング停止層として作用する。また、誤整列が発生される場合、ゲート電極層１０４ａ乃至１０４ｄの上部層すなわち、シリコン窒化膜もエッチング停止層として作用する。
【００２１】
図４及び図１０を参照すれば、マスクパターン１２４が除去された後コンタクトホール１２５が導電層１２６で充填される。導電層１２６は例えば、ドーピングされたポリシリコンである。第３絶縁層１２０の表面が露出されるように導電層１２６を含んで第２物質層１２２が平坦化エッチングされる。平坦化エッチング工程はエッチバック工程及びＣＭＰ中のいずれか一つで遂行される。
【００２２】
最後に、第３絶縁層１２０である酸化膜が湿式ストリップ（wet strip）工程などを通して除去される。酸化膜である第３絶縁層１２０の下部にポリシリコンである第１物質層１１８があるために酸化膜を完全に除去できるようになる。すなわち、第３絶縁層１２０除去時、第１物質層１１８がエッチング停止層として作用する。第３絶縁層１２０の除去で図５及び図１１のように、ストレージ電極１２６ａとストレージ電極コンタクトプラグ１２６ｂが同時に形成される。
【００２３】
後続工程として、ストレージ電極１２６ａ両側の第２絶縁層１１６の上部表面が露出されるように第１物質層１１８がエッチバック工程のような異方性エッチング工程で除去されることができる。第１物質層１１８が導電層である場合、必ず除去される。この時、第１物質層１１８の除去時、第２絶縁層１１６がエッチング停止層として作用する。
【００２４】
または、後続工程として、ストレージ電極１２６ａを含んで第１物質層１１８上にドーピングされたポリシリコンなどの導電層が形成される。この導電層の厚さはストレージ電極１２６ａ間のスペースにより決定され、特にＨＳＧ工程を遂行する場合ＨＳＧ成長時ストレージ電極１２６ａ間ブリッジ（bridge）が発生されない範囲内で決定される。導電層がエッチバック工程等のような異方性エッチング工程でエッチングされて図６及び図１２に示されたように、ストレージ電極１２６ａの両側壁にストレージ電極スペーサ１２７すなわち、ポリスペーサが形成される。この時、第２絶縁層１１６がエッチング停止層として作用する。
【００２５】
ストレージ電極スペーサ１２７は、ストレージ電極１２６ａの表面積を増加させてセルキャパシタンスを増加させるようになる。また、後続キャパシタ誘電体膜及びプレートポリ（platepoly）蒸着において、ステップカバレージ（step coverage）を向上させるようになる。
後続工程として、ストレージ電極１２６ａの表面積を増加させるため、ストレージ電極１２６ａの表面またはストレージ電極スペーサ１２７を含んでストレージ電極１２６ａの表面にＨＳＧをもっと成長させることができる。
本発明は、ＤＲＡＭセルキャパシタの製造だけでなく、通常コンタクトホール上部にランディングパッド（landing pad）を製造する半導体工程に応用できる
。
【００２６】
【発明の効果】
本発明はストレージ電極コンタクトホール形成工程及びストレージ電極形成工程を併合することによって、フォトリソグラフィ工程数を減らすことができ、ストレージ電極コンタクトプラグとストレージ電極を同時に形成することができる。これで、ストレージ電極コンタクトホールとストレージ電極のオーバーラップマージンを増加させることができ、ストレージ電極コンタクトホールとストレージ電極間の誤整列を防止できる効果がある。
【図面の簡単な説明】
【図１】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図２】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図３】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図４】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図５】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図６】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ワードラインの延長方向に切取った断面図。
【図７】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図８】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図９】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図１０】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図１１】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【図１２】 本発明の実施形態によるＤＲＡＭセルキャパシタの製造方法の工程の流れに従って示した図であって、ビットラインの延長方向に切取った断面図。
【符号の説明】
１００ 半導体基板
１０２ 素子隔離膜
１０４ａ〜１０４ｄ ゲート電極層
１０６ａ ビットラインコンタクトパッド
１０６ｂ ストレージ電極コンタクトパッド
１０８ 第１絶縁層
１１０ ビットライン
１１６ 第２絶縁層
１１８ 第１物質層
１１８ａ 第２オープニング
１２０ 第３絶縁層
１２２ 第２物質層
１２２ａ 第１オープニング
１２４ マスクパターン
１２５ ストレージ電極コンタクトホール
１２６ａ ストレージ電極
１２６ｂ ストレージ電極コンタクトプラグ
１２７ ストレージ電極スペーサ
Claims (16)
- ゲート電極層が形成された半導体基板上に第１絶縁層を形成する段階と、
前記第１絶縁層上にビットラインを形成する段階と、
前記ビットラインを含んで第１絶縁層上に第２絶縁層を形成する段階と、
前記第２絶縁層上に第３絶縁層を間に置いて前記第３絶縁層とエッチング選択比を有する第１物質層及び第２物質層を順に形成する段階と、
前記第２物質層上にストレージ電極形成領域を定義してマスクパターンを形成する段階と、
前記マスクパターンを使用して前記第２物質層、前記第３絶縁層、前記第１物質層、前記第２絶縁層、そして前記第１絶縁層を順にエッチングしてストレージ電極を形成するためのコンタクトホールを形成する段階と、
前記マスクパターンを除去する段階と、
前記コンタクトホールを第１導電層で充填する段階と、
前記第３絶縁層の表面が露出されるように前記第１導電層を含んで前記第２物質層を平坦化エッチングする段階と、
前記第１物質層をエッチング停止層として前記第３絶縁層を除去して前記半導体基板と電気的に接続される前記ストレージ電極を形成する段階とを含み、
前記コンタクトホール形成段階は、
前記マスクパターンを使用して前記第３絶縁層の表面が露出されるように前記第２物質層をエッチングして少なくとも一つ以上の第１開口部を形成する段階と、
前記マスクパターンを使用して前記第１物質層をエッチングして少なくとも一つ以上の第２開口部を形成するが、前記第２開口部の両側壁にポリマーを形成させて前記第２開口部の下部の直径を前記第１開口部の直径より相対的に小さく形成させる段階と、
を含むＤＲＡＭセルキャパシタの製造方法。 - 前記コンタクトホール形成段階は、
前記マスクパターンを使用して前記第１物質層をエッチング停止層として使用して前記第３絶縁層をエッチングする段階と、
前記マスクパターンとともに前記ポリマーをエッチングマスクとして使用して前記第２絶縁層及び前記第１絶縁層を順にエッチングする段階とをさらに含むことを特徴とする請求項１に記載のＤＲＡＭセルキャパシタの製造方法。 - 前記ゲート電極層は、導電膜パターンと、前記第１絶縁層とのエッチング選択比を有して前記導電膜パターンを覆うように形成された絶縁層を含むことを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記導電膜パターンを覆うように形成された前記絶縁層は、シリコン窒化膜であることを特徴とする請求項３に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第３絶縁層は、少なくとも前記ストレージ電極と同一な厚さで形成されることを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第３絶縁層は、８０００Å乃至１２０００Å厚さ範囲内で形成されることを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第１物質層及び前記第２物質層は、各々ポリシリコン及びシリコン窒化膜のいずれか一つであることを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第１物質層及び前記第２物質層は、各々５００Å乃至１５００Å厚さ範囲内で形成されることを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記ポリマーは、前記第１物質層をフッ素（Ｆ）を含むエッチングガスを使用してエッチングすることにより形成されることを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記エッチングガスは、ＣＨＦ3 及びＣＦ4 中の少なくともいずれか一つを含むことを特徴とする請求項９に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第２物質層は、前記第３絶縁層とエッチング選択比を有する物質であって、前記第３絶縁層に対しても同一な直径の第１開口部が形成されるようにすることを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記平坦化エッチング工程は、エッチバック工程及びＣＭＰのいずれか一つであることを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記ＤＲＡＭセルキャパシタの製造方法は、前記第３絶縁層を除去した後前記ストレージ電極両側の前記第１物質層を除去する段階を付加的に含むことを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記第１物質層除去は、異方性エッチング工程で遂行されることを特徴とする請求項１３に記載のＤＲＡＭセルキャパシタの製造方法。
- 前記ＤＲＡＭセルキャパシタの製造方法は、前記ストレージ電極を含んで前記第１物質層上に第２導電層を形成する段階と、
前記第２絶縁層の上部表面が露出されるように前記第２導電層及びその下部の前記第１物質層を異方性エッチング工程でエッチングしてストレージ電極スペーサを形成する段階とを付加的に含むことを特徴とする請求項１又は２に記載のＤＲＡＭセルキャパシタの製造方法。 - 前記ストレージ電極スペーサは、前記ストレージ電極の表面積を増加させることを特徴とする請求項１５に記載のＤＲＡＭセルキャパシタの製造方法。
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