KR100343653B1 - 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

금속 실리사이드층을 갖는 반도체 장치 및 금속 실리사이드층의 형성방법이 개시되어 있다. 실리콘을 포함한 반도체 영역을 노출시키는 개구부를 갖는 절연층과, 개구부에 의해 노출된 반도체 영역 상에 제1 상의 자연 금속 실리사이드를 이용하여 제1 상과 다른 화학량적 조성비를 갖도록 형성된 제2 상의 금속 실리사이드층, 및 제2 상의 금속 실리사이드층 상에 형성된 반도체층을 구비함으로써, 금속 실리사이드-반도체 콘택 구조를 갖는 반도체 장치가 제공된다. 금속과 실리콘 사이의 계면에 자연 금속 실리사이드가 형성되는 것을 이용하여 자연 금속 실리사이드로 이루어진 제1 상의 금속 실리사이드층과 실리콘을 반응시켜 높은 상 안정도 및 낮은 저항을 갖는 제2 상의 금속 실리사이드층을 형성한다.

Description

금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법{Semiconductor device with metal silicide layer and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 높은 상(phase) 안정도의 저저항 금속 실리사이드층을 갖는 반도체 장치 및 상기 금속 실리사이드층의 형성방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소자의 디자인-룰, 예컨대 트랜지스터의 채널 길이, 액티브 간격, 배선 넓이(width), 배선 간격 및 콘택 크기 등이 축소(scale-down)되고 있다. 특히, 콘택의 경우에는 저저항 콘택을 얻기 위하여 실리사이데이션(silicidation) 공정으로 금속 실리사이드를 형성하고 있는데, 콘택 크기가 감소되면서 실리사이드층의 두께 균일성 및 단차 도포성 등이 취약해진다.
현재 널리 사용되고 있는 실리사이드 형성방법은 콘택홀이나 비어홀의 바닥에 아르곤(Ar) 스퍼터링이나 전자빔을 이용한 진공증착(evaporation) 방식으로 금속 실리사이드층을 형성하는 것이다. 그러나, 이 방법은 단차 도포성 측면에서 화학기상증착(chemical vapor deposition; CVD) 방식에 비해 취약할 뿐만 아니라, 실리사이드층의 두께 균일성을 제어하기 어렵다는 단점이 있다.
화학기상증착 방식으로 금속 실리사이드층을 형성하는 경우에는, 진공 레벨에 따라 고온에서 증착되는 소오스 가스에 의해 실리콘 식각이 일어날 수 있으며 등방성 증착특성으로 인하여 콘택홀이나 비어홀 내의 측벽에 원하지 않는 금속 증착이 일어날 수 있다. 이에 따라, 콘택홀 바닥의 실리콘이 콘택홀 내의 측벽에 증착된 금속과 반응하여 실리콘의 과다한 소모가 일어나고, 이로 인한 벌크 공핍 및 보이드(void) 형성으로 콘택 저항 불량(fail)이 발생하기 쉽다. 또한, 화학기상증착 방식으로 실리사이드층을 형성하는 경우에도 콘택홀의 종횡비(aspect ratio)에 따라 단차 도포성 문제가 발생할 수 있다.
이 외에도, 미합중국 특허공보 제5,780,929호에는 아르곤 주입으로 실리콘 기판의 표면에 손상을 가한 후, 별도의 열처리 없이 결함증진된 코발트 실리사이드층(defect enhanced cobalt silicide layer)을 형성하는 방법이 개시되어 있다. 그러나, 이 방법에 의하면 인위적으로 유발시키는 손상의 양이나 정도를 제어하는데 한계가 있기 때문에 실리콘 기판의 표면에 잔존하는 결함이 누설 전류의 소오스로 작용하게 된다. 또한, 얕은 접합(shallow junction)을 형성하기 위해 이 방법을 사용할 경우, 아르곤 손상에 의한 저항 증가로 인해 얇은 실리사이드층에 의한 저항 감소 효과가 상쇄될 수 있다.
한편, 소자의 디자인-룰 축소에 따른 트랜지스터의 쇼트-채널 효과(short channel effect) 및 펀치쓰루우(punchthrough)에 대한 마진 확보를 위하여, 소오스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소오스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 한다. 이에 따라, 게이트 및 소오스/드레인 영역의 표면에 선택적으로 실리사이드를 형성함으로써 게이트의 비저항 및 소오스/드레인 영역의 면 저항과 콘택 저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정이 개발되었다.
현재 널리 사용되고 있는 살리사이드 공정에 의하면, 스퍼터링 방식으로 금속층을 증착한 후 1차 열처리를 실시하여 제1 상(phase)의 금속 실리사이드층을 형성한다. 이어서, 미반응된 금속층을 습식 식각에 의해 선택적으로 제거한 후, 2차 열처리를 실시하여 저항 측면이나 상 안정도 측면에서 상기 제1 상의 금속 실리사이드층보다 더욱 안정적인 제2 상의 금속 실리사이드층을 형성한다. 그러나, 이 방법에 의하면 400Å 이하의 얇은 실리사이드층을 균일하고 재현성있게 형성하는 것이 어려울 뿐만 아니라, 400Å 이상의 두꺼운 실리사이드층을 형성할 경우에도 두께 균일성 및 표면 거칠기(roughness)의 균일성이 저하된다. 또한, 접합부와의 거리 불규칙성이 심하여 접합보전 측면에서 문제가 된다. 예를 들어, 100Å 이상의 코발트층을 증착한 후 상술한 살리사이드 공정을 진행하면, 약 300∼400Å의 코발트 다이실리사이드(CoSi2)층의 두께 균일성 차이가 ±150Å 이상까지 난다. 또한, 두 번의 열처리 단계를 거치기 때문에 높은 열다발(heat budget)에 의해 금속 실리사이드층의 응집(agglomeration)이나 측면 과도성장 등의 문제가 발생한다.
상술한 문제를 해결하기 위하여 에피택시얼 실리사이드를 형성하는 공정이개발되었으나, 이 방법은 단결정 상태의 실리콘 시드(seed)를 필요로 하기 때문에 다결정실리콘층 위에는 적용하기가 불가능하다. 또한, 재현성을 얻기 위해서 공정 챔버의 진공 레벨을 1E-10 torr 이하로 유지해야 하며, 증착 속도나 작업처리량(throughput)이 매우 낮기 때문에 양산에 적용하기가 어렵다.
따라서, 본 발명의 제1의 목적은 금속 실리사이드 박막에 의해 반도체층에 대한 오믹 콘택을 형성하여 낮은 콘택 저항을 구현할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 제2의 목적은 금속과 실리콘 사이의 계면에 형성된 자연 금속실리사이드(native metal silicide)를 이용하여 높은 상 안정도의 저저항 실리사이드를 형성할 수 있는 금속 실리사이드 형성방법을 제공하는데 있다.
본 발명의 제3의 목적은 금속과 실리콘 사이의 계면에 형성된 자연 금속실리사이드를 이용하여 살리사이드 공정을 구현할 수 있는 금속 실리사이드 형성방법을 제공하는데 있다.
도 1은 본 발명에 의한 반도체 장치의 단면도이다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 의한 금속 실리사이드 형성방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 제2 실시예에 의한 금속 실리사이드 형성방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 의한 금속 실리사이드 형성방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5d는 본 발명의 제4 실시예에 의한 금속 실리사이드 형성방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10,100,200,300,400 : 반도체 기판
102,402 : 게이트 산화막 106,404 : 게이트 적층물
108,406 : 게이트 측벽스페이서 12,110,208,302 : 절연층
14,111,210,303 : 개구부 112,212,304,410 : 제1 층
18,116,216,308 : 제2 층
114,214,306,412 : 제1 상의 금속 실리사이드층
16,115,215,307,415 : 제2 상의 금속 실리사이드층
201 : 필드 산화막 202 : 패드층
107,408 : 소오스/드레인 영역
414 : 제1 캡핑층 416 : 제2 캡핑층
상기한 제1의 목적을 달성하기 위하여 본 발명은, 실리콘을 포함한 반도체 영역을 노출시키는 개구부를 갖는 절연층; 상기 개구부에 의해 노출된 상기 반도체 영역 상에 제1 상의 자연 금속 실리사이드를 이용하여 상기 제1 상과 다른 화학량적 조성비(stoichiometry)를 갖도록 형성된 제2 상의 금속 실리사이드층; 및 상기 제2 상의 금속 실리사이드층 상에 형성된 반도체층을 구비함으로써, 금속 실리사이드-반도체 콘택 구조를 갖는 것을 특징으로 하는 반도체 장치를 제공한다.
상기한 제2의 목적을 달성하기 위하여 본 발명은, 실리콘을 포함한 반도체 영역을 노출시키는 개구부를 갖는 절연층 상에 내화 금속을 증착하여, 상기 개구부에 의해 노출된 상기 반도체 영역과 상기 증착된 금속 사이의 계면에 형성된 제1 상의 자연 금속 실리사이드층을 포함하는 제1 층을 형성하는 단계; 상기 제1 상의 자연 금속 실리사이드층을 남기고 상기 제1 층을 선택적으로 제거하는 단계; 상기 제1 상의 자연 금속 실리사이드층 및 상기 절연층 상에 도전성 물질로 이루어진 제2 층을 형성하는 단계; 및 상기 제1 상의 자연 금속 실리사이드층과 상기 실리콘을 반응시켜 상기 제1 상과 다른 화학량적 조성비를 갖는 제2 상의 금속 실리사이드층으로 변환시키는 단계를 구비하는 것을 특징으로 하는 금속 실리사이드 형성방법을 제공한다.
상기한 본 발명의 제3의 목적을 달성하기 위하여 본 발명은, 실리콘을 포함한 반도체 물질로 이루어진 게이트 적층물과 게이트 측벽스페이서를 갖는 반도체 기판 상에 내화 금속을 증착하여, 상기 실리콘과 상기 증착된 금속 사이의 계면에 형성된 제1 상의 자연 금속 실리사이드층을 포함하는 제1 층을 형성하는 단계; 상기 제1 상의 자연 금속 실리사이드층을 남기고 상기 제1 층을 선택적으로 제거하는 단계; 상기 결과물 상에 제1 캡핑층을 증착하는 단계; 및 상기 제1 상의 자연 금속 실리사이드층과 상기 실리콘을 반응시켜 상기 제1 상과 다른 화학량적 조성비를 갖는 제2 상의 금속 실리사이드층으로 변환시키는 단계를 구비하는 것을 특징으로 하는 금속 실리사이드 형성방법을 제공한다.
본 발명에 의하면, 금속과 실리콘 사이의 계면에 자연 금속 실리사이드가 형성되는 것을 이용하여 상기 자연 금속 실리사이드를 열처리 등의 방법으로 실리콘과 반응시킴으로써 높은 상 안정도의 저저항 금속 실리사이드층을 형성한다. 따라서, 얇은 금속 실리사이드층을 균일하게 형성할 수 있으며, 자연 금속 실리사이드를 이용하기 때문에 단차 도포성 문제를 극복할 수 있다. 또한, 살리사이드 공정에 본 발명을 적용할 경우, 기존의 첫 번째 열처리 단계가 생략(skip)되므로 열다발이 감소되어 얕은 접합 및 공정 단순화를 구현할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 의한 반도체 장치의 단면도이다.
도 1을 참조하면, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 이루어진 반도체 기판(10) 상에 절연층(12)이 형성된다. 상기 절연층(12)은 반도체 영역, 예컨대 기판(10)의 소정 영역을 노출시키는 개구부(14)를 갖는다. 상기 반도체 영역은 도시한 바와 같이 반도체 기판(10)일 수도 있고, 기판(10) 상에 형성된 결정상이나 비정질상 형태의 실리콘층 또는 실리콘 게르마늄층일 수도 있다.
상기 개구부(14) 바닥의 노출된 반도체 영역 상에는 금속과 실리콘 사이의 계면에 형성된 제1 상의 자연 금속 실리사이드를 이용하여 상기 제1 상과 다른 화학량적 조성비를 갖는 제2 상의 얇은 금속 실리사이드층(16)이 형성된다. 상기 제2 상의 금속 실리사이드층(16) 상에는 반도체층(18)이 형성되어 금속 실리사이드-반도체 콘택 구조를 이룬다. 상기 금속 실리사이드층(16)은 100Å 이하의 두께 및 3∼20Ω/sq 정도의 저항을 갖는다. 상기 반도체층(18)은 결정상이나 비정질상 형태의 실리콘 또는 실리콘 게르마늄으로 형성되며, 바람직하게는 도핑된 다결정실리콘으로 형성된다.
본 발명에 의하면, 반도체 기판을 포함한 반도체층과 반도체층의 콘택 구조에 있어서, 상기 반도체층들 사이의 계면에 금속 실리사이드층을 형성하여 상·하부의 반도체층에 대한 오믹 콘택을 형성한다. 반도체층과 반도체층으로 이루어진 종래의 콘택 구조에서는 하부 반도체층의 표면에 존재하는 자연 산화막으로 인해 계면 특성이 열화되어 콘택 저항이 2000∼10000Ω 정도로 클 뿐만 아니라 그 변화량도 매우 심해진다. 이에 반하여, 본 발명에서는 금속 실리사이드층의 형성으로 인해 그 상·하부 반도체층에 대한 오믹 콘택을 구현할 수 있을 뿐만 아니라, 하부 반도체층의 표면에 형성되어 있는 자연 산화막이 실리사이드로 치환되면서 계면 특성이 우수해진다. 따라서, 금속 실리사이드-반도체 콘택 구조의 콘택 저항이 약 1000Ω 이하로 낮아지고, 균일한 콘택 저항을 얻을 수 있다.
이하, 본 발명의 여러 가지 실시예들에 의한 금속 실리사이드 형성방법들에 대해 첨부한 도면을 참조하여 상세히 설명하고자 한다.
실시예 1
도 2a 내지 도 2d는 본 발명의 제1 실시예에 의한 금속 실리사이드 형성방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 형성된 반도체 기판(100)을 통상의 소자분리 공정에 의해 액티브 영역과 필드 영역으로 구분한 후, 상기 기판(100) 상에 게이트 산화막(102) 및 게이트 구조물(gate stack)(106)을 형성한다. 구체적으로, 열산화법으로 게이트 산화막(102)을 성장시킨 후, 그 위에 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 다결정실리콘층(104)을 증착한다. 상기 다결정실리콘층(104) 상에 실리콘 질화막으로 이루어진 마스크층(105)을 증착한 후, 사진식각 공정으로 상기 마스크층(105) 및 다결정실리콘층(104)을 패터닝하여 게이트 적층물(106)을 형성한다. 상기 마스크층(105)은 후속의 셀프-얼라인 콘택 공정시 숄더 마진(shoulder margin)을 증가시키는 역할을 한다.
이어서, 상기 게이트 적층물(106)의 양 측면에 실리콘 질화막으로 이루어진 게이트 측벽스페이서(108)들을 형성한 후, 통상의 이온주입 공정으로 상기 기판(100)의 액티브 영역에 소오스/드레인 영역(107)을 형성한다.
상기 결과물의 전면에 실리콘 산화막으로 이루어진 절연층(110)을 증착한 후, 실리콘 산화막과 실리콘 질화막 간에 선택비를 갖는 이방성 식각 공정으로 상기 절연층(110)을 부분적으로 식각하여 반도체 영역, 즉 상기 소오스/드레인 영역(107)을 노출시키는 개구부(111)를 형성한다.
도 2b를 참조하면, 실리콘 표면의 자연 산화막 및 기타 오염물을 제거하기 위하여 습식 세정을 실시한 후, RF 스퍼터 설비에서 세정을 위한 RF 플라즈마 식각을 실시하고 인-시튜(in-situ)로 상기 개구부(111) 및 절연층(110) 상에 내화 금속, 예컨대 코발트(Co), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf) 및 팔라듐(Pd)의 군에서 선택된 어느 하나로 이루어진 제1 층(112)을 50Å 이상의 두께로 증착한다. 그 결과, 상기 제1 층(112)과 실리콘 영역(즉, 소오스/드레인 영역(107)) 사이의 계면에서 금속과 실리콘과의 실리사이데이션 반응이 일어나 제1 상의 자연 금속 실리사이드층(114)이 약 25∼35Å의 두께로 형성된다. 또한, 상기 자연 금속 실리사이드층(114)이 성장되는 동안 금속과 실리콘 사이의 계면으로부터 오염물들이 새로 형성된 실리사이드의 표면으로 소제되고 금속 실리사이드와 실리콘 사이의 계면이 실리콘 영역의 초기 표면 밑으로 매몰된다. 그 결과, 완전한 금속 실리사이드-실리콘 콘택이 형성된다.
예를 들어, 코발트를 실리콘 기판 상에 약 100Å의 두께로 증착할 경우, 약 30Å의 매우 균일한 자연 코발트 모노실리사이드(CoSi)가 코발트층과 실리콘 기판 사이의 계면에 안정적으로 형성된다.
도 2c를 참조하면, 상기 제1 층(112)과 금속 실리사이드층(114) 간에 선택비를 갖는 케미컬을 이용한 습식 식각 공정으로 상기 제1 상의 자연 금속 실리사이드층(114)은 남기고 상기 제1 층(112)만 선택적으로 제거한다. 바람직하게는, 상기 습식 식각 공정은 H2O2를 사용하지 않고 약 65℃에서 30분 동안 팬 스트립(pan strip)하거나, 약 145℃에서 20분 동안 황산 스트립으로 진행한다.
도 2d를 참조하면, 상기 제1 상의 금속 실리사이드층(114) 및 상기절연층(110) 상에 상기 개구부(111)를 통해 소오스/드레인 영역(107)과 전기적으로 접속되는 결정상이나 비정질상 형태의 실리콘 또는 게르마늄으로 이루어진 제2 층(116)으로서, 예컨대 도핑된 다결정실리콘층을 증착한다. 이어서, 약 850℃에서 30초 동안 급속 열처리(RTP)에 의해 상기 제1 상의 금속 실리사이드층(114)을 실리콘과 반응시켜 상기 제1 상과는 다른 화학량적 조성비를 갖는 제2 상의 금속 실리사이드층(115)으로 변환시킨다. 예를 들어, 약 30Å의 코발트 모노실리사이드(CoSi)에 열처리를 가하면 부피 팽창에 의해 약 100Å 이하의 얇은 두께와 20Ω/sq의 면저항(Rs)을 갖는 코발트 다이실리사이드(CoSi2)가 형성된다.
본 실시예에서는, 열처리를 수행하기 전에 다결정실리콘층(116)을 증착하므로 증착시의 열다발에 의해 제1 상의 금속 실리사이드층(114)이 어느 정도 상변이된다. 이때, 제1 상의 금속 실리사이드층(114)을 상변이시키기 위한 실리콘 소오스를 그 하부의 반도체 기판(100) 뿐만 아니라 그 상부의 다결정실리콘층(116)으로부터도 공급받기 때문에, 소오스/드레인의 얕은 접합 형성을 증진시킬 수 있다. 또한, 상기 열처리 이외에 금속 실리사이드와 실리콘을 반응시킬 수 있는 어떠한 방법들도 사용할 수 있음은 물론이다.
상기 제2 상의 금속 실리사이드층(115)이 형성된 결과물에 화학기계적연마(chemical mechanical polishing; CMP) 공정으로 상기 다결정실리콘층(116)을 상기 절연층(110)의 표면까지 제거하여 개구부(111)의 내부에만 다결정실리콘층(116)을 남긴다. 그 결과, 상기 다결정실리콘층(116)-금속실리사이드층(115)-반도체 기판(즉, 소오스/드레인 영역(107))으로 이루어진 콘택 구조가 형성되며, 상기 금속 실리사이드층(115)은 그 상·하부의 반도체층에 대한 오믹 콘택으로 낮은 콘택 저항을 제공한다. 상기 다결정실리콘층(116)은 도시한 바와 같이 플러그 형태로 형성될 수도 있고, 통상의 사진식각 공정에 의해 소정의 패턴으로 패터닝될 수도 있다. 상기 다결정실리콘층(116)은 그 위에 형성되어질 콘택홀의 종횡비를 감소시키는 역할을 한다.
상술한 본 발명의 제1 실시예에 의하면, 금속과 실리콘 사이의 계면에 매우 균일한 두께로 형성되는 자연 금속 실리사이드 박막에 열처리를 가하여 높은 상 안정도의 저저항 금속 실리사이드를 형성한다. 따라서, 얇은 금속 실리사이드층의 형성이 용이하며, 그 두께 균일성을 향상시킬 수 있다. 종래의 스퍼터링이나 화학기상증착 방법으로 금속 실리사이드를 형성하는 방법들에서는 단차 도포성 및 균일성의 저하 또는 보이드의 발생 등이 문제시되었으나, 본 발명에서는 계면 실리사이드를 이용하기 때문에 이러한 문제들이 발생하지 않는다.
또한, 본 발명의 제1 실시예에 의하면, 금속 실리사이드-반도체의 오믹 콘택을 형성하여 콘택 저항을 감소시키고, 금속 실리사이드의 상변이를 위한 열처리 전에 반도체층을 증착함으로써 얕은 접합의 형성에 효과적이다.
실시예 2
도 3a 내지 도 3d는 본 발명의 제2 실시예에 의한 금속 실리사이드 형성방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 통상의 소자분리 공정에 의해 반도체 기판(200) 상에 필드 산화막(201)을 형성하여 상기 기판(200)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 상기 기판(200)의 액티브 영역 상에 통상의 MOS 트랜지스터 제조공정에 의해 MOS 트랜지스터(도시하지 않음)를 형성한 후, 상기 트랜지스터 및 기판(200) 상에 제1 절연층(도시하지 않음)을 증착하고 이를 사진식각 공정으로 식각하여 액티브 영역을 노출시킨다.
상기 결과물의 전면에 결정상이나 비정질상의 실리콘 또는 실리콘 게르마늄층으로서, 예컨대 도핑된 다결정실리콘을 증착하고 이를 패터닝하여 상기 액티브 영역에 접촉하는 패드층(202)을 형성한다. 상기 패드층(202)은 셀프-얼라인 콘택 공정으로 형성할 수도 있다.
이어서, 상기 패드 영역(202) 및 기판(200) 상에 제2 절연층(204)을 증착한 후, 상기 제2 절연층(204) 상에 통상의 비트라인 제조공정에 의해 비트라인 적층물(206)을 형성한다. 상기 비트라인 적층물(206)은 도핑된 다결정실리콘층의 단일층으로 형성되거나, 도핑된 다결정실리콘층 및 금속 실리사이드층의 폴리사이드 구조로 형성될 수 있다. 또한, 상기 비트라인 적층물(206)은 그 상면에 형성된 절연물질로 이루어진 비트라인 캡핑층을 더 구비할 수 있다.
이어서, 상기 비트라인 적층물(206) 및 제2 절연층(204) 상에 제3 절연층(208)을 증착한 후, 리플로우, 에치백 또는 화학기계적연마(CMP) 공정에 의해 상기 제3 절연층(208)의 표면을 평탄화시킨다. 사진식각 공정으로 제3 절연층(208)을 부분적으로 식각하여 반도체 영역, 즉 상기 패드층(202)을 노출시키는 개구부(210)를 형성한다. 이때, 상기 개구부(210)는 셀프-얼라인 콘택 공정으로 형성할 수 있다.
도 3b를 참조하면, 상기 개구부(210) 및 제3 절연층(208) 상에 내화 금속, 예컨대 코발트(Co), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf) 및 팔라듐(Pd)의 군에서 선택된 어느 하나로 이루어진 제1 층(212)을 50Å 이상의 두께로 증착한다. 그 결과, 상기 개구부(210) 바닥의 노출된 패드층(202)과 상기 제1 층(212) 사이의 계면에서 금속과 실리콘과의 실리사이데이션 반응이 일어나 제1 상의 자연 금속 실리사이드층(214)이 약 25∼35Å의 두께로 형성된다. 예컨대, 코발트층을 증착할 경우 상기 개구부(210) 바닥에 자연 코발트 모노실리사이드(CoSi)층이 약 30Å의 두께로 형성된다.
도 3c를 참조하면, 상기 제1 층(212)과 금속 실리사이드층(214) 간에 선택비를 갖는 케미컬을 이용한 습식 식각 공정으로 상기 제1 상의 자연 금속 실리사이드층(214)은 남기고 상기 제1 층(212)만 선택적으로 제거한다. 바람직하게는, 상기 습식 식각 공정은 H2O2를 사용하지 않고 약 65℃에서 30분 동안 팬 스트립하거나, 약 145℃에서 20분 동안 황산 스트립으로 진행한다.
도 3d를 참조하면, 상기 제1 상의 금속 실리사이드층(214) 및 제3 절연층(208) 상에 상기 개구부(111)를 통해 패드층(202)과 전기적으로 접속되는 결정상이나 비정질상 형태의 실리콘 또는 게르마늄으로 이루어진 제2 층(210)으로서, 예컨대 도핑된 다결정실리콘층을 증착한다. 이때, 증착시의 열다발에 의해 상기제1 상의 금속 실리사이드층(214)이 어느 정도 상변이된다.
이어서, 금속 실리사이드와 실리콘을 반응시키기 위해 예컨대, 약 850℃에서 30초 동안 급속 열처리(RTP)에 의해 상기 제1 상의 금속 실리사이드층(214)을 실리콘과 반응시켜 상기 제1 상과는 다른 화학량적 조성비를 갖는 제2 상의 금속 실리사이드층(215)으로 변환시킨다. 예를 들어, 약 30Å의 코발트 모노실리사이드(CoSi)에 열처리를 가하면 부피 팽창에 의해 약 100Å 이하의 얇은 두께와 20Ω/sq의 면저항(Rs)을 갖는 코발트 다이실리사이드(CoSi2)가 형성된다.
그 후, 화학기계적연마(CMP) 공정으로 상기 다결정실리콘층(210)을 제3 절연층(208)의 표면까지 제거하여 개구부(210)의 내부에만 다결정실리콘층(210)을 남긴다. 그 결과, 다결정실리콘층(210)-금속 실리사이드층(215)-패드층(202)으로 이루어진 콘택 구조가 형성되며, 상기 콘택 구조는 금속 실리사이드층(215)에 의해 오믹 콘택 특성을 갖는다. 상기 다결정실리콘층(215)은 도시한 바와 같이 플러그 형태로 형성될 수도 있고, 통상의 사진식각 공정에 의해 스토리지 전극의 패턴으로 패터닝될 수도 있다.
상술한 본 발명의 제2 실시예에 의하면, 종래의 반도체-반도체 콘택 구조를 반도체-금속 실리사이드-반도체의 오믹 콘택 구조로 변경시킴으로써 계면 특성을 향상시켜 콘택 저항을 감소시킬 수 있다.
실시예 3
도 4a 내지 도 4c는 본 발명의 제3 실시예에 의한 금속 실리사이드 형성방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 이루어진 반도체 기판(300) 상에 소자 구조물(도시하지 않음)을 형성한다. 상기 소자 구조물은 트랜지스터, 비트라인 및 캐패시터 등을 포함한다.
이어서, 상기 소자 구조물 및 기판(300) 상에 절연층(302)을 증착한 후, 사진식각 공정으로 상기 절연층(302)을 식각하여 반도체 영역, 예컨대 기판(300)의 소정 영역을 노출시키는 콘택홀(303)을 형성한다. 상기 콘택홀(303)을 통해 노출되는 반도체 영역은 도시한 바와 같이 반도체 기판(300)일 수도 있고, 기판(300) 상에 형성된 결정상이나 비정질상 형태의 실리콘층 또는 실리콘 게르마늄층일 수도 있다.
이어서, 상기 콘택홀(303) 및 절연층(302) 상에 내화 금속, 예컨대 코발트(Co), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf) 및 팔라듐(Pd)의 군에서 선택된 어느 하나로 이루어진 제1 층(304)을 50Å 이상의 두께로 증착한다. 그 결과, 상기 콘택홀(303) 바닥에서 금속과 실리콘과의 실리사이데이션 반응이 일어나 제1 상의 자연 금속 실리사이드층(306)이 약 25∼35Å의 두께로 형성된다.
도 4b를 참조하면, 상기 제1 층(304)과 금속 실리사이드층(306) 간에 선택비를 갖는 케미컬을 이용한 습식 식각 공정으로 상기 제1 상의 자연 금속 실리사이드층(306)은 남기고 상기 제1 층(304)만 선택적으로 제거한다. 바람직하게는, 상기 습식 식각 공정은 H2O2를 사용하지 않고 약 65℃에서 30분 동안 팬 스트립하거나, 약 145℃에서 20분 동안 황산 스트립으로 진행한다.
도 4c를 참조하면, 상기 제2 상의 금속 실리사이드층(307) 및 절연층(302) 상에 티타늄 나이트라이드(TiN)로 이루어진 제2 층(308)을 증착한 후, 금속 실리사이드와 실리콘을 반응시키기 위해 예컨대, 850℃에서 30초 동안 급속 열처리(RTP)를 수행하여 상기 제1 상의 금속 실리사이드층(306)을 상기 제1 상과는 다른 화학량적 조성비를 갖는 제2 상의 금속 실리사이드층(307)으로 변환시킨다. 상기 제2 층(308)은 티타늄 나이트라이드(TiN) 이외의 다른 금속 또는 금속성 물질(metallic material)로 형성할 수 있다. 상기 제2 층(308)은 확산 장벽(diffusion barrier) 기능을 갖는다.
이어서, 상기 제2 층(308) 상에 상기 콘택홀(310)을 매립하도록 금속으로 이루어진 제2 층(310)을 증착한다. 그 결과, 제3 층(310)-금속 실리사이드층(307)-반도체 기판(307)으로 이루어진 오믹 콘택 구조가 형성된다.
상술한 본 발명의 제3 실시예에 의하면, 금속층과 실리콘 영역 사이의 계면에 생성되는 자연 금속 실리사이드 박막을 이용하여 높은 상 안정도의 저저항 금속 실리사이드를 형성한다. 따라서, 실리콘 기판 상에 금속 실리사이드가 직접 접촉되어 오믹 콘택이 형성되므로, 콘택 저항을 감소시킬 수 있다.
실시예 4
도 5a 내지 도 5d는 본 발명의 제4 실시예에 의한 금속 실리사이드 형성방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 실리콘(Si), 실리콘 게르마늄(SiGe), 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 형성된 반도체 기판(400)을 통상의 소자분리 공정에 의해 액티브 영역과 필드 영역으로 구분한 후, 상기 기판(400) 상에 열산화법으로 게이트 산화막(402)을 성장시킨다. 이어서, 상기 게이트 산화막(402) 상에 반도체 물질, 예컨대 결정상이나 비정질상 형태의 실리콘층 또는 실리콘 게르마늄층을 증착하고 이를 사진식각 공정으로 패터닝하여 게이트 구조물(404)을 형성한다. 바람직하게는, 상기 게이트 구조물(404)은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 다결정실리콘으로 형성된다. 또한, 필요에 따라 소오스/드레인 영역에만 금속 실리사이드층을 형성할 경우, 상기 게이트 구조물(404)은 그 상면에 캡핑 절연층(도시하지 않음)이 적층된다.
이어서, 상기 게이트 적층물(404)의 양 측면에 실리콘 산화막으로 이루어진 게이트 측벽스페이서(406)들을 형성한 후, 통상의 이온주입 공정으로 상기 기판(400)의 액티브 영역에 소오스/드레인 영역(408)을 형성한다. 또한, 상기 게이트 측벽스페이서(406)를 형성하기 전에, 통상의 이온주입 공정으로 상기 게이트 적층물(404)에 정렬되는 저농도의 소오스/드레인 영역(405)을 형성할 수도 있다.
이어서, 기판(400) 상의 미립자를 비롯한 오염물이나 실리콘 영역의 표면에생성된 자연 산화막을 제거하기 위한 통상의 세정 공정을 실시한 후, 기판(400)을 RF 스퍼터 챔버로 이송시킨다. 기판의 이송 중에 재생성될 수 있는 자연 산화막을 제거하기 위해 RF 플라즈마 식각을 실시한 후, 인-시튜로 상기 게이트 적층물(404), 게이트 측벽스페이서(406) 및 기판(400) 상에 예컨대 코발트층(410)을 약 100Å의 두께로 증착한다. 이때, 상기 코발트 대신 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf) 또는 팔라듐(Pd)을 사용할 수 있음은 물론이다.
상기 코발트층(410)의 증착과 함께, 노출되어 있는 실리콘 영역과 코발트층(410) 사이의 계면에서 코발트와 실리콘의 실리사이데이션 반응이 일어나 게이트 적층물(404)의 상부 표면 및 소오스/드레인 영역(408)의 상부 표면에 제1 상의 코발트 실리사이드층, 즉 코발트 모노실리사이드(CoSi)층(412)이 약 30Å의 두께로 매우 균일하게 형성된다. 이때, 코발트 이외의 다른 내화 금속을 사용할 경우에는 자연 실리사이드층이 모노실리사이드 형태로 형성되지 않을 수 있다.
도 5b를 참조하면, 상기 코발트와 실리사이드 간에 선택비를 갖는 케미컬을 이용한 습식 식각 공정으로 상기 코발트 모노실리사이드층(412)은 남기고 상기 코발트층(410)만 선택적으로 제거한다. 바람직하게는, 상기 습식 식각 공정은 H2O2를 사용하지 않고 약 65℃에서 30분 동안 팬 스트립하거나, 약 145℃에서 20분 동안 황산 스트립으로 진행한다.
도 5c를 참조하면, 상기 코발트 모노실리사이드층(412)을 포함한 기판(400) 상에 제1 캡핑층(414)을 증착한다. 상기 제1 캡핑층(414)은 금속성 물질(metallicmaterial), 즉 티타늄 나이트라이드(TiN), 티타늄 텅스텐(TiW), 탄탈륨 나이트라이드(TaN) 및 텅스텐 나이트라이드(WN)의 군에서 선택된 어느 하나로 형성한다. 또한, 상기 제1 캡핑층(414)은 SiN 또는 SiON과 같은 절연 물질로 형성할 수도 있다. 상기 제1 캡핑층(414)은 후속 열처리시 코발트의 확산을 방지하고 실리사이데이션 반응속도를 제어하는 역할을 한다.
도 5d를 참조하면, 금속 실리사이드와 실리콘을 반응시키기 위해 예컨대, 약 850℃에서 30초 동안 급속 열처리(RTP)를 수행하여 상기 코발트 모노실리사이드층(412)을 약 100Å 이하의 얇은 두께와 20Ω/sq의 면저항(Rs)을 갖는 코발트 다이실리사이드(CoSi2)층(415)으로 상변이시킨다. 이때, 코발트 이외의 다른 내화 금속을 사용할 경우, 최종적으로 상변이된 실리사이드층은 다이실리사이드 형태 이외의 다른 상을 가질 수 있음은 물론이다.
이어서, 상기 제1 캡핑층(414)을 제거한 후, 결과물의 전면에 상기 코발트 다이실리사이드층(415)에 대해 식각 선택비를 갖는 절연 물질을 증착하여 제2 캡핑층(416)을 형성한다. 그 후, 도시하지는 않았으나, 상기 제2 캡핑층(416)을 부분적으로 식각하여 상기 소오스/드레인 영역(408)을 노출시키는 콘택홀을 형성한다.
상술한 본 발명의 제4 실시예에 의하면, 금속과 실리콘 사이의 계면에서 발생하는 자연 실리사이데이션 반응을 이용하여 매우 균일하고 얇은 금속 실리사이드층을 형성할 수 있다. 또한, 종래의 살리사이드 공정에서는 2회의 열처리를 이용하여 안정된 상의 금속 실리사이드층을 형성하지만, 본 실시예에서는 종래 공정에서실시하는 첫 번째 열처리 단계를 생략하고 1회의 열처리만으로 높은 상 안정도의 저저항 금속 실리사이드층을 형성한다. 따라서, 낮은 열다발에 의해 얕은 접합의 형성에 매우 효과적이며, 공정이 단순화되고 공정 재현성이 높기 때문에 양산에 유리하다.
상술한 바와 같이 본 발명에 의하면, 금속과 실리콘 사이의 계면에 자연 금속 실리사이드가 형성되는 것을 이용하여 상기 자연 금속 실리사이드로 이루어진 제1 상의 금속 실리사이드층을 열처리 등의 방법으로 실리콘과 반응시켜 높은 상 안정도의 저저항 금속 실리사이드층을 형성한다. 따라서, 얇은 금속 실리사이드층을 균일하게 형성할 수 있으며, 자연 금속 실리사이드층을 이용하므로 단차 도포성 문제를 극복할 수 있다.
또한, 살리사이드 공정에 본 발명을 적용할 경우, 기존의 첫 번째 열처리 단계가 생략되므로 열다발이 감소되어 얕은 접합 및 공정 단순화를 구현할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (27)

  1. 실리콘을 포함한 반도체 영역을 노출시키는 개구부를 갖는 절연층;
    상기 개구부에 의해 노출된 상기 반도체 영역 상에 제1 상의 자연 금속 실리사이드를 이용하여 상기 제1 상과 다른 화학량적 조성비를 갖도록 형성된 제2 상의 금속 실리사이드층; 및
    상기 제2 상의 금속 실리사이드층 상에 형성된 반도체층을 구비함으로써, 금속 실리사이드-반도체 콘택 구조를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2 상의 금속 실리사이드층은 100Å 이하의 두께 및 약 3∼20 Ω/sq의 저항을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 영역은 실리콘, 실리콘 게르마늄, 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 이루어진 반도체 기판인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 반도체 영역은 반도체 기판 상에 형성된 결정상이나 비정질상 형태의 실리콘층 또는 실리콘 게르마늄층인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체층은 결정상이나 비정질상 형태의 실리콘 또는 실리콘 게르마늄으로 형성된 것을 특징으로 하는 반도체 장치.
  6. 실리콘을 포함한 반도체 영역을 노출시키는 개구부를 갖는 절연층 상에 내화 금속을 증착하여, 상기 개구부에 의해 노출된 상기 반도체 영역과 상기 증착된 금속 사이의 계면에 형성된 제1 상의 자연 금속 실리사이드층을 포함하는 제1 층을 형성하는 단계;
    상기 제1 상의 자연 금속 실리사이드층을 남기고 상기 제1 층을 선택적으로 제거하는 단계;
    상기 제1 상의 자연 금속 실리사이드층 및 상기 절연층 상에 도전성 물질로 이루어진 제2 층을 형성하는 단계; 및
    상기 제1 상의 자연 금속 실리사이드층과 상기 실리콘을 반응시켜 상기 제1 상과 다른 화학량적 조성비를 갖는 제2 상의 금속 실리사이드층으로 변환시키는 단계를 구비하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  7. 제6항에 있어서, 상기 반도체 영역은 실리콘, 실리콘 게르마늄, 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 이루어진 반도체 기판인 것을 특징으로 하는 금속 실리사이드 형성방법.
  8. 제6항에 있어서, 상기 반도체 영역은 반도체 기판 상에 형성된 결정상이나비정질상 형태의 실리콘층 또는 실리콘 게르마늄층인 것을 특징으로 하는 금속 실리사이드 형성방법.
  9. 제6항에 있어서, 상기 제2 층은 결정상이나 비정질상 형태의 실리콘 또는 실리콘 게르마늄으로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  10. 제6항에 있어서, 상기 제2 층은 금속 또는 금속성 물질로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  11. 제10항에 있어서, 상기 제2 층은 티타늄 나이트라이드(TiN)로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  12. 제6항에 있어서, 상기 제1 층은 코발트(Co), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf) 및 팔라듐(Pd)의 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  13. 제6항에 있어서, 상기 제1 층은 400℃ 이하의 온도에서 증착하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  14. 제6항에 있어서, 상기 제1 상의 금속 실리사이드층을 상기 제2 상의 금속 실리사이드층으로 변환시키는 단계는 열처리에 의해 수행하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  15. 실리콘을 포함한 반도체 물질로 이루어진 게이트 적층물과 게이트 측벽스페이서를 갖는 반도체 기판 상에 내화 금속을 증착하여, 상기 실리콘과 상기 증착된 금속 사이의 계면에 형성된 제1 상의 자연 금속 실리사이드층을 포함하는 제1 층을 형성하는 단계;
    상기 제1 상의 자연 금속 실리사이드층을 남기고 상기 제1 층을 선택적으로 제거하는 단계;
    상기 결과물 상에 제1 캡핑층을 증착하는 단계; 및
    상기 제1 상의 자연 금속 실리사이드층과 상기 실리콘을 반응시켜 상기 제1 상과 다른 화학량적 조성비를 갖는 제2 상의 금속 실리사이드층으로 변환시키는 단계를 구비하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  16. 제15항에 있어서, 상기 반도체 기판은 실리콘, 실리콘 게르마늄, 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)로 이루어진 것을 특징으로 하는 금속 실리사이드 형성방법.
  17. 제15항에 있어서, 상기 게이트 적층물은 결정상이나 비정질상의 실리콘 또는 실리콘 게르마늄으로 형성된 것을 특징으로 하는 금속 실리사이드 형성방법.
  18. 제15항에 있어서, 상기 게이트 적층물은 그 상면에 형성된 캡핑 절연층을 더 구비하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  19. 제15항에 있어서, 상기 제1 캡핑층은 금속성 물질로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  20. 제19항에 있어서, 상기 제1 캡핑층은 티타늄 나이트라이드(TiN), 티타늄 텅스텐(TiW), 탄탈륨 나이트라이드(TaN) 및 텅스텐 나이트라이드(WN)의 군에서 선택된 어느 하나인 것을 특징으로 하는 금속 실리사이드 형성방법.
  21. 제15항에 있어서, 상기 제1 캡핑층은 절연 물질로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  22. 제21항에 있어서, 상기 제1 캡핑층은 SiN 또는 SiON으로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  23. 제15항에 있어서, 상기 제1 상의 금속 실리사이드층을 상기 제2 상의 금속 실리사이드층으로 변환시키는 단계는 열처리에 의해 수행하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  24. 제15항에 있어서, 상기 제1 상의 금속 실리사이드층을 제2 상의 금속 실리사이드층으로 변환시키는 단계 후, 상기 제1 캡핑층을 제거하는 단계, 및 상기 결과물 상에 제2 캡핑층을 증착하는 단계를 더 구비하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  25. 제24항에 있어서, 상기 제2 캡핑층은 상기 제2 상의 금속 실리사이드층에 대해 식각 선택비를 갖는 절연 물질로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  26. 제15항에 있어서, 상기 제1 층은 코발트(Co), 티타늄(Ti), 텅스텐(W), 니켈(Ni), 백금(Pt), 하프늄(Hf) 및 팔라듐(Pd)의 군에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 금속 실리사이드 형성방법.
  27. 제15항에 있어서, 상기 제1 층은 400℃ 이하의 온도에서 증착하는 것을 특징으로 하는 금속 실리사이드 형성방법.
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