JP2643870B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JP2643870B2 JP2643870B2 JP6294394A JP29439494A JP2643870B2 JP 2643870 B2 JP2643870 B2 JP 2643870B2 JP 6294394 A JP6294394 A JP 6294394A JP 29439494 A JP29439494 A JP 29439494A JP 2643870 B2 JP2643870 B2 JP 2643870B2
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/03—Making the capacitor or connections thereto
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に関し、特に誘電体膜が酸化タンタル（Ｔａ2 Ｏ5 ）
膜からなるスタックド型のキャパシタを有するＤＲＡＭ
の製造方法に関する。
法に関し、特に誘電体膜が酸化タンタル（Ｔａ2 Ｏ5 ）
膜からなるスタックド型のキャパシタを有するＤＲＡＭ
の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭの大容量化は、主としてメモリ
セルサイズの微細化（１つのメモリセルの占有面積の縮
小化）により成されきた。１６Ｍビット，６４Ｍビット
程度のＤＲＡＭでは、スタックド型キャパシタの形状を
３次元的に工夫することにより、実現，もしくは可能性
の目処が得られている。しかしながら、２５６Ｍビット
以降の規模のＤＲＡＭでは、キャパシタ形状の単なる３
次元的工夫のみでは実現が困難であり、酸化タンタル膜
に代表される高誘電率を有する誘電体膜の採用の検討が
行なわれている。一方、ＤＲＡＭの大容量化（大規模
化）に伴なって、メモリセルアレイの周辺回路に対して
も高速化，低消費電力化が要求され、１Ｍビットの規模
からＣＭＯＳによる周辺回路の構成が出現しだした。
セルサイズの微細化（１つのメモリセルの占有面積の縮
小化）により成されきた。１６Ｍビット，６４Ｍビット
程度のＤＲＡＭでは、スタックド型キャパシタの形状を
３次元的に工夫することにより、実現，もしくは可能性
の目処が得られている。しかしながら、２５６Ｍビット
以降の規模のＤＲＡＭでは、キャパシタ形状の単なる３
次元的工夫のみでは実現が困難であり、酸化タンタル膜
に代表される高誘電率を有する誘電体膜の採用の検討が
行なわれている。一方、ＤＲＡＭの大容量化（大規模
化）に伴なって、メモリセルアレイの周辺回路に対して
も高速化，低消費電力化が要求され、１Ｍビットの規模
からＣＭＯＳによる周辺回路の構成が出現しだした。
【０００３】
【発明が解決しようとする課題】本発明者等は、誘電体
膜が酸化タンタル膜からなるスタックド型のキャパシタ
を備えたメモリセルアレイとＣＭＯＳからなる周辺回路
とを有するＤＲＡＭを０．４μｍデザインルールに従っ
て以下のように形成した。さらに、この一連の製造方法
の検討により、酸化タンタル膜の採用する際の課題を明
確にした。
膜が酸化タンタル膜からなるスタックド型のキャパシタ
を備えたメモリセルアレイとＣＭＯＳからなる周辺回路
とを有するＤＲＡＭを０．４μｍデザインルールに従っ
て以下のように形成した。さらに、この一連の製造方法
の検討により、酸化タンタル膜の採用する際の課題を明
確にした。
【０００４】まず、Ｐ型シリコン基板表面にＮウェル，
Ｐウェルを形成し、フィールド酸化膜，膜厚１０ｎｍ程
度のゲート酸化膜を形成した後、ポリサイド構造のワー
ド線およびゲート電極を形成する。周辺回路形成予定領
域を覆うフォトレジスト膜とフィールド酸化膜とワード
線とをマスクにした３０ＫｅＶ，１０13ｃｍ-2台の燐
（Ｐ）のイオン注入等により、メモリセルアレイ形成予
定領域のＰウェル表面に第１のＮ型拡散層を形成する。
メモリセルアレイ形成予定領域およびＮウェルを覆うフ
ォトレジスト膜とフィールド酸化膜とゲート電極とをマ
スクにした３０ＫｅＶ，１０15ｃｍ-2台の砒素（Ａｓ）
のイオン注入により、周辺回路形成予定領域のＰウェル
表面に第２のＮ型拡散層を形成する。Ｐウェルを覆うフ
ォトレジスト膜とフィールド酸化膜とゲート電極とをマ
スクにした３０ＫｅＶ，１０15ｃｍ-2台のボロン（Ｂ）
のイオン注入により、Ｎウェル表面にＰ型拡散層を形成
する。その後の加熱工程により、第２のＮ型拡散層およ
びＰ型拡散層の最終的なＸｊは、それぞれ０．１５μｍ
程度となる。３００ｎｍ程度の膜厚を有し，滑らかな表
面を有する酸化シリコン系の第１の層間絶縁膜が形成さ
れた後、この第１の層間絶縁膜に上記第１のＮ型拡散層
（からなるソース・ドレイン領域の一方）に達する０．
４μｍ□のビットコンタクト孔が形成され、これらのビ
ットコンタクト孔を通して第１のＮ型拡散層に１０15ｃ
ｍ-2台の燐のコンタクトイオン注入がなされる。膜厚２
００ｎｍ程度のポリサイド構造のビット線を形成する。
これらのビット線は、上記第１のＮ型拡散層（からなる
ソース・ドレイン領域の一方）に接続される。
Ｐウェルを形成し、フィールド酸化膜，膜厚１０ｎｍ程
度のゲート酸化膜を形成した後、ポリサイド構造のワー
ド線およびゲート電極を形成する。周辺回路形成予定領
域を覆うフォトレジスト膜とフィールド酸化膜とワード
線とをマスクにした３０ＫｅＶ，１０13ｃｍ-2台の燐
（Ｐ）のイオン注入等により、メモリセルアレイ形成予
定領域のＰウェル表面に第１のＮ型拡散層を形成する。
メモリセルアレイ形成予定領域およびＮウェルを覆うフ
ォトレジスト膜とフィールド酸化膜とゲート電極とをマ
スクにした３０ＫｅＶ，１０15ｃｍ-2台の砒素（Ａｓ）
のイオン注入により、周辺回路形成予定領域のＰウェル
表面に第２のＮ型拡散層を形成する。Ｐウェルを覆うフ
ォトレジスト膜とフィールド酸化膜とゲート電極とをマ
スクにした３０ＫｅＶ，１０15ｃｍ-2台のボロン（Ｂ）
のイオン注入により、Ｎウェル表面にＰ型拡散層を形成
する。その後の加熱工程により、第２のＮ型拡散層およ
びＰ型拡散層の最終的なＸｊは、それぞれ０．１５μｍ
程度となる。３００ｎｍ程度の膜厚を有し，滑らかな表
面を有する酸化シリコン系の第１の層間絶縁膜が形成さ
れた後、この第１の層間絶縁膜に上記第１のＮ型拡散層
（からなるソース・ドレイン領域の一方）に達する０．
４μｍ□のビットコンタクト孔が形成され、これらのビ
ットコンタクト孔を通して第１のＮ型拡散層に１０15ｃ
ｍ-2台の燐のコンタクトイオン注入がなされる。膜厚２
００ｎｍ程度のポリサイド構造のビット線を形成する。
これらのビット線は、上記第１のＮ型拡散層（からなる
ソース・ドレイン領域の一方）に接続される。
【０００５】次に、３００ｎｍ程度の膜厚を有し，滑ら
かな表面を有する酸化シリコン系の第２の層間絶縁膜が
形成された後、第２および上記第１の層間絶縁膜を貫通
して上記第１のＮ型拡散層（からなるソース・ドレイン
領域の他方）に達する０．４μｍ□のストレージノード
コンタクト孔が形成され、これらのストレージノードコ
ンタクト孔を通して第１のＮ型拡散層に１０15ｃｍ-2台
の燐のコンタクトイオン注入がなされる。ビットコンタ
クト孔およびストレージノードコンタクト孔直下での第
１のＮ型拡散層のＸｊは、最終的に０．１５μｍ程度と
なる。膜厚２００ｎｍ程度のポリサイド構造のストレー
ジノード電極を形成する。これらのストレージノード電
極は、上記第１のＮ型拡散層（からなるソース・ドレイ
ン領域の他方）に接続される。
かな表面を有する酸化シリコン系の第２の層間絶縁膜が
形成された後、第２および上記第１の層間絶縁膜を貫通
して上記第１のＮ型拡散層（からなるソース・ドレイン
領域の他方）に達する０．４μｍ□のストレージノード
コンタクト孔が形成され、これらのストレージノードコ
ンタクト孔を通して第１のＮ型拡散層に１０15ｃｍ-2台
の燐のコンタクトイオン注入がなされる。ビットコンタ
クト孔およびストレージノードコンタクト孔直下での第
１のＮ型拡散層のＸｊは、最終的に０．１５μｍ程度と
なる。膜厚２００ｎｍ程度のポリサイド構造のストレー
ジノード電極を形成する。これらのストレージノード電
極は、上記第１のＮ型拡散層（からなるソース・ドレイ
ン領域の他方）に接続される。
【０００６】次に、膜厚１００ｎｍ程度の酸化タンタル
膜が、エトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）とＯ
2 とを原料とする４５０℃での気相成長法により、全面
に形成される。この酸化タンタル膜の酸化シリコン膜換
算膜厚は、２．５ｎｍ程度である。反応性スパッタリン
グによる膜厚１００ｎｍ程度の窒化チタン膜とスパッタ
リングによる膜厚１００ｎｍ程度のタングステンシリサ
イド膜とを順次全面に形成した後、タングステンシリサ
イト膜，窒化チタン膜および酸化タンタル膜が順次パタ
ーニングされる。これにより、タングステンシリサイト
膜および窒化チタン膜から構成されたセルプレート電極
が形成されるとともに、酸化タンタル膜からなる誘電体
膜を有するスタックド型のキャパシタを備えたメモリセ
ルアレイが形成される。
膜が、エトキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）とＯ
2 とを原料とする４５０℃での気相成長法により、全面
に形成される。この酸化タンタル膜の酸化シリコン膜換
算膜厚は、２．５ｎｍ程度である。反応性スパッタリン
グによる膜厚１００ｎｍ程度の窒化チタン膜とスパッタ
リングによる膜厚１００ｎｍ程度のタングステンシリサ
イド膜とを順次全面に形成した後、タングステンシリサ
イト膜，窒化チタン膜および酸化タンタル膜が順次パタ
ーニングされる。これにより、タングステンシリサイト
膜および窒化チタン膜から構成されたセルプレート電極
が形成されるとともに、酸化タンタル膜からなる誘電体
膜を有するスタックド型のキャパシタを備えたメモリセ
ルアレイが形成される。
【０００７】続いて、ＴＥＯＳを主原料とした気相成長
法等により、膜厚６５０ｎｍ程度のＢＰＳＧ膜からなる
第３の層間絶縁膜を形成する。第３，第２および第１の
層間絶縁膜を貫通して第２のＮ型拡散層に達する０．４
μｍ□の第１のコンタクト孔と、第３，第２および第１
の層間絶縁膜を貫通してＰ型拡散層に達する０．４μｍ
□の第２のコンタクト孔とを形成する。第１のコンタク
ト孔を通して第１のコンタクト孔底部の第２のＮ型拡散
層の表面に７０ＫｅＶ，３×１０14ｃｍ-2の燐のコンタ
クトイオン注入を行ない、第２のコンタクト孔を通して
第２のコンタクト孔底部のＰ型拡散層の表面に７０Ｋｅ
Ｖ，３×１０15ｃｍ-2のＢＦ2 のコンタクトイオン注入
を行なう。８５０℃，１０分の熱処理により、コンタク
トイオン注入された不純物の活性化を行なう。
法等により、膜厚６５０ｎｍ程度のＢＰＳＧ膜からなる
第３の層間絶縁膜を形成する。第３，第２および第１の
層間絶縁膜を貫通して第２のＮ型拡散層に達する０．４
μｍ□の第１のコンタクト孔と、第３，第２および第１
の層間絶縁膜を貫通してＰ型拡散層に達する０．４μｍ
□の第２のコンタクト孔とを形成する。第１のコンタク
ト孔を通して第１のコンタクト孔底部の第２のＮ型拡散
層の表面に７０ＫｅＶ，３×１０14ｃｍ-2の燐のコンタ
クトイオン注入を行ない、第２のコンタクト孔を通して
第２のコンタクト孔底部のＰ型拡散層の表面に７０Ｋｅ
Ｖ，３×１０15ｃｍ-2のＢＦ2 のコンタクトイオン注入
を行なう。８５０℃，１０分の熱処理により、コンタク
トイオン注入された不純物の活性化を行なう。
【０００８】全面にチタン膜および窒化チタン膜を形成
した後、窒素雰囲気で６９０℃，３０秒の急速熱処理を
行なう。これによりシリサイド化反応が起り、第１およ
び第２のコンタクト孔底部のチタン膜がチタンシリサイ
ド膜に変換される。第１および第２のコンタクト孔をタ
ングステン膜で充填した後、スパッタリングにより全面
にアルミ合金膜を形成する。このアルミ合金膜をパター
ニングし、Ｈ2 とＮ2とのフォーミングガスによる合金
化処理を行なう。この段階で周辺回路を構成するＣＭＯ
Ｓが形成される。
した後、窒素雰囲気で６９０℃，３０秒の急速熱処理を
行なう。これによりシリサイド化反応が起り、第１およ
び第２のコンタクト孔底部のチタン膜がチタンシリサイ
ド膜に変換される。第１および第２のコンタクト孔をタ
ングステン膜で充填した後、スパッタリングにより全面
にアルミ合金膜を形成する。このアルミ合金膜をパター
ニングし、Ｈ2 とＮ2とのフォーミングガスによる合金
化処理を行なう。この段階で周辺回路を構成するＣＭＯ
Ｓが形成される。
【０００９】上記製造方法により得られた（周辺回路を
構成するＣＭＯＳの部分での第２のＮ型拡散層，Ｐ型拡
散層に対するコンタクト抵抗およびコンタクトリーク電
流は以下のようになっている。
構成するＣＭＯＳの部分での第２のＮ型拡散層，Ｐ型拡
散層に対するコンタクト抵抗およびコンタクトリーク電
流は以下のようになっている。
【００１０】面積が０．０２７２ｍｍ2 の第２のＮ型拡
散層に対して０．４μｍ□の第１のコンタクト孔が１５
Ｋ個（並列に）設けらたものに５Ｖ印加した場合、上記
の製造方法により得られるコンタクトリーク電流の平均
値は約１．５×１０ｐＡであり、コンタクト抵抗の平均
値は６×１０Ω／個である。また、面積が０．０２７２
ｍｍ2 のＰ型拡散層に対して０．４μｍ□の第２のコン
タクト孔が１５Ｋ個（並列に）設けらたものに５Ｖ印加
した場合、コンタクトリーク電流の平均値は約３．４×
１０ｐＡであり、コンタクト抵抗の平均値は２．８×１
０2 Ω／個である。第１および第２のコンタクト孔にお
けるコンタクト抵抗が共に１ＫΩより低い値であり、上
記面積に達するリーク電流の値も充分に小さな値である
ことから、上記製造方法により形成したＣＭＯＳでＤＲ
ＡＭの周辺回路（周辺回路に対する電源電圧ＶCCは３．
３Ｖ）を構成することには何ら問題はない。
散層に対して０．４μｍ□の第１のコンタクト孔が１５
Ｋ個（並列に）設けらたものに５Ｖ印加した場合、上記
の製造方法により得られるコンタクトリーク電流の平均
値は約１．５×１０ｐＡであり、コンタクト抵抗の平均
値は６×１０Ω／個である。また、面積が０．０２７２
ｍｍ2 のＰ型拡散層に対して０．４μｍ□の第２のコン
タクト孔が１５Ｋ個（並列に）設けらたものに５Ｖ印加
した場合、コンタクトリーク電流の平均値は約３．４×
１０ｐＡであり、コンタクト抵抗の平均値は２．８×１
０2 Ω／個である。第１および第２のコンタクト孔にお
けるコンタクト抵抗が共に１ＫΩより低い値であり、上
記面積に達するリーク電流の値も充分に小さな値である
ことから、上記製造方法により形成したＣＭＯＳでＤＲ
ＡＭの周辺回路（周辺回路に対する電源電圧ＶCCは３．
３Ｖ）を構成することには何ら問題はない。
【００１１】しかしながら、上記製造方法に得られたキ
ャパシタでは、ストレージノード電極とセルプレート電
極との間のリーク電流（の絶対値）に重大な問題があ
る。
ャパシタでは、ストレージノード電極とセルプレート電
極との間のリーク電流（の絶対値）に重大な問題があ
る。
【００１２】ストレージノード電極に対するセルプレー
ト電極の電圧であるセルプレート電圧（ＶP ）とメモリ
セルに対する電源電圧（ＶCC＝２．５Ｖ）とは、ＶP ＝
±ＶCC／２となっている。キャパシタのリーク電流（の
絶対値）が１０-6Ａ／ｃｍ-2 より大きいとメモリセルと
して機能しなくなる。機能する目安としては、キャパシ
タのリーク電流（の絶対値）＝１０-8Ａ／ｃｍ-2とする
２つのＶP の差（１０-8Ａ／ｃｍ-2のリーク電流でのＶ
P のウインド幅）とＶCCとを比較して、この差がＶCCよ
り大きくなることが必要でる。ＶCC＝２．５Ｖの場合に
は、マージンを見込んで、（１０-8Ａ／ｃｍ-2のリーク
電流での）ＶP のウインド幅≧３．０Ｖとなればよい。
上記製造方法により得られたキャパシタでは、（１０-8
Ａ／ｃｍ-2のリーク電流での）ＶP のウインド幅が約
０．７Ｖであり、ＶCCより小さくなっている。また、１
０-6Ａ／ｃｍ-2のリーク電流でのＶP のウインド幅も約
１．６Ｖとしかなく、キャパシタのリーク電流（の絶対
値）が極めて大きな値となっている。
ト電極の電圧であるセルプレート電圧（ＶP ）とメモリ
セルに対する電源電圧（ＶCC＝２．５Ｖ）とは、ＶP ＝
±ＶCC／２となっている。キャパシタのリーク電流（の
絶対値）が１０-6Ａ／ｃｍ-2 より大きいとメモリセルと
して機能しなくなる。機能する目安としては、キャパシ
タのリーク電流（の絶対値）＝１０-8Ａ／ｃｍ-2とする
２つのＶP の差（１０-8Ａ／ｃｍ-2のリーク電流でのＶ
P のウインド幅）とＶCCとを比較して、この差がＶCCよ
り大きくなることが必要でる。ＶCC＝２．５Ｖの場合に
は、マージンを見込んで、（１０-8Ａ／ｃｍ-2のリーク
電流での）ＶP のウインド幅≧３．０Ｖとなればよい。
上記製造方法により得られたキャパシタでは、（１０-8
Ａ／ｃｍ-2のリーク電流での）ＶP のウインド幅が約
０．７Ｖであり、ＶCCより小さくなっている。また、１
０-6Ａ／ｃｍ-2のリーク電流でのＶP のウインド幅も約
１．６Ｖとしかなく、キャパシタのリーク電流（の絶対
値）が極めて大きな値となっている。
【００１３】上記結果を踏まえて本発明者らは、キャパ
シタのみに注目し、これらが形成された後の熱処理がキ
ャパシタのリーク電流へのどのように影響するかの検討
を行なった。
シタのみに注目し、これらが形成された後の熱処理がキ
ャパシタのリーク電流へのどのように影響するかの検討
を行なった。
【００１４】本発明者らの測定によるセルプレート電圧
に対するキャパシタのリーク電流の依存性のグラフであ
る図８を参照すると、以下のことが明らかになる。
に対するキャパシタのリーク電流の依存性のグラフであ
る図８を参照すると、以下のことが明らかになる。
【００１５】４５０℃で酸化タンタル膜を形成した後に
この酸化タンタル膜をアニール（熱処理，処理時間は１
時間）する。処理温度の上昇に伴なって、出来あがった
キャパシタのリーク電流は増加し、ＶP のウインド幅は
狭くなる。例えば、熱処理温度が５００℃のとき、１０
-8Ａ／ｃｍ-2のリーク電流でのＶP のウインド幅は約
３．２Ｖとなり、キャパシタのみに着目するならば実用
に適している。ところが、熱処理温度が６００℃となる
と、１０-8Ａ／ｃｍ-2のリーク電流でのＶP のウインド
幅は約２．４Ｖとなり、実用に供するにはマージンが無
くなってしまう。なお、図示は省略してあるが、１０-8
Ａ／ｃｍ-2のリーク電流でＶP のウインド幅が約３．０
Ｖとなる熱処理温度は約５３０℃であり、５２０℃〜５
４０℃前後からＶP のウインド幅の減少の温度依存性が
高くなる。これらの結果と製造上のマージンと勘案する
と、あくまでキャパシタのリークに関してではあるが、
酸化タンタル膜を形成した後の熱処理は、高々５００℃
程度の温度で行なうことが好ましい。
この酸化タンタル膜をアニール（熱処理，処理時間は１
時間）する。処理温度の上昇に伴なって、出来あがった
キャパシタのリーク電流は増加し、ＶP のウインド幅は
狭くなる。例えば、熱処理温度が５００℃のとき、１０
-8Ａ／ｃｍ-2のリーク電流でのＶP のウインド幅は約
３．２Ｖとなり、キャパシタのみに着目するならば実用
に適している。ところが、熱処理温度が６００℃となる
と、１０-8Ａ／ｃｍ-2のリーク電流でのＶP のウインド
幅は約２．４Ｖとなり、実用に供するにはマージンが無
くなってしまう。なお、図示は省略してあるが、１０-8
Ａ／ｃｍ-2のリーク電流でＶP のウインド幅が約３．０
Ｖとなる熱処理温度は約５３０℃であり、５２０℃〜５
４０℃前後からＶP のウインド幅の減少の温度依存性が
高くなる。これらの結果と製造上のマージンと勘案する
と、あくまでキャパシタのリークに関してではあるが、
酸化タンタル膜を形成した後の熱処理は、高々５００℃
程度の温度で行なうことが好ましい。
【００１６】酸化タンタル膜を形成した後の熱処理を高
々５００℃程度の温度で行なうことになると、周辺回路
のメタライズ工程が困難になる。周辺回路を構成するＣ
ＭＯＳの拡散層のＸｊは、Ｎ型拡散層およびＰ型拡散層
ともに小さな値である故、これら拡散層に達するコンタ
クト孔にはバリアメタル膜を設ける必要がある。バリア
メタル膜としてチタン膜と窒化チタン膜との積層膜を用
いる場合、チタン膜をシリサイド化することによりコン
タクト抵抗を低くしている。シリサイド化反応の温度が
８００℃程度あればチタンシリサイド膜の構造はＣ５４
となり低抵抗となる。
々５００℃程度の温度で行なうことになると、周辺回路
のメタライズ工程が困難になる。周辺回路を構成するＣ
ＭＯＳの拡散層のＸｊは、Ｎ型拡散層およびＰ型拡散層
ともに小さな値である故、これら拡散層に達するコンタ
クト孔にはバリアメタル膜を設ける必要がある。バリア
メタル膜としてチタン膜と窒化チタン膜との積層膜を用
いる場合、チタン膜をシリサイド化することによりコン
タクト抵抗を低くしている。シリサイド化反応の温度が
８００℃程度あればチタンシリサイド膜の構造はＣ５４
となり低抵抗となる。
【００１７】特開平４−２１５４２４号公報（米国特許
第５３０２５４９号公報）には、５００℃以下の温度の
シリサイド化反応により低抵抗のコンタクト抵抗を得る
方法が開示されている。この特許公開公報によると、コ
ンタクト孔を形成した後、コンタクトイオン注入を行な
い、バリアメタル膜を形成し、５００℃以下の温度で６
０分以内の熱処理を行なっている。特にＮ型拡散層に対
しては、３０ＫｅＶ以下のエネルギーで砒素のイオン注
入を行なっている。
第５３０２５４９号公報）には、５００℃以下の温度の
シリサイド化反応により低抵抗のコンタクト抵抗を得る
方法が開示されている。この特許公開公報によると、コ
ンタクト孔を形成した後、コンタクトイオン注入を行な
い、バリアメタル膜を形成し、５００℃以下の温度で６
０分以内の熱処理を行なっている。特にＮ型拡散層に対
しては、３０ＫｅＶ以下のエネルギーで砒素のイオン注
入を行なっている。
【００１８】上記公開公報では、熱処理温度の上限設定
に対する説明が明示されておらず、さらに、Ｐ型拡散層
に対する明確な示唆がなされていない。このため、この
公開公報に開示された製造方法によって所望のコンタク
ト抵抗を有するＣＭＯＳを形成することは、容易ではな
い。
に対する説明が明示されておらず、さらに、Ｐ型拡散層
に対する明確な示唆がなされていない。このため、この
公開公報に開示された製造方法によって所望のコンタク
ト抵抗を有するＣＭＯＳを形成することは、容易ではな
い。
【００１９】したがって本発明の目的は、誘電体膜が酸
化タンタル膜からなるスタックド型のキャパシタを有す
るＤＲＡＭの製造方法において、キャパシタのリーク電
流の増大を抑制すると同時に、所望のコンタクト抵抗を
有する周辺回路を形成する製造方法を提供することにあ
る。
化タンタル膜からなるスタックド型のキャパシタを有す
るＤＲＡＭの製造方法において、キャパシタのリーク電
流の増大を抑制すると同時に、所望のコンタクト抵抗を
有する周辺回路を形成する製造方法を提供することにあ
る。
【００２０】
【課題を解決するための手段】本発明の半導体記憶装置
の製造方法は、一導電型のシリコン基板の表面の周辺回
路形成予定領域の一部およびこの周辺回路形成予定領域
の残りの部分並びにメモリセルアレイ形成予定領域にそ
れぞれＮウェルおよびＰウェルを形成し、このシリコン
基板の表面の所要の領域にそれぞれフィールド酸化膜お
よびゲート酸化膜を形成し、このメモリセルアレイ形成
予定領域およびこの周辺回路形成予定領域にそれぞれワ
ード線およびゲート電極を形成する工程と、上記ワード
線および上記フィールド酸化膜等をマスクにしたＮ型不
純物のイオン注入により上記メモリセルアレイ形成予定
領域の上記Ｐウェル表面に第１のＮ型拡散層を形成する
工程と、上記ゲート電極および上記フィールド酸化膜等
をマスクにした砒素のイオン注入により上記周辺回路形
成予定領域の上記Ｐウェル表面に第２のＮ型拡散層を形
成する工程と、上記ゲート電極および上記フィールド酸
化膜等をマスクにしたＢＦ2 のイオン注入により上記Ｎ
ウェル表面にＰ型拡散層を形成する工程と、上記フィー
ルド酸化膜，ワード線およびゲート電極を含めて上記シ
リコン基板の表面を覆う第１の層間絶縁膜を形成する工
程と、上記第１の層間絶縁膜を貫通して上記第１のＮ型
拡散層に達するビットコンタクト孔を形成し、これらの
ビットコンタクト孔を介してこれらの第１のＮ型拡散層
に接続されるビット線を形成し、これらのビット線を含
めてこの第１の層間絶縁膜の表面を覆う第２の層間絶縁
膜を形成する工程と、上記第２および第１の層間絶縁膜
を貫通して上記第１のＮ型拡散層に達するストーレージ
ノードコンタクト孔を形成し、これらのストーレージノ
ードコンタクト孔を介してこれらの第１のＮ型拡散層に
接続されるストレージノード電極を形成し、これらのス
トレージノード電極表面を覆う酸化タンタル膜を形成
し、セルプレート電極を形成することによりメモリセル
アレイを形成し、これらのセルプレート電極を含めてこ
の第２の層間絶縁膜の表面を覆う第３の層間絶縁膜を形
成する工程と、上記第３，第２および第１の層間絶縁膜
を貫通してそれぞれ上記第２のＮ型拡散層および上記Ｐ
型拡散層に達する第１のコンタクト孔および第２のコン
タクト孔を形成する工程と、プラズマ励起気相成長法に
より，上記第１および第２のコンタクト孔を含めて上記
第３の層間絶縁膜の表面を覆う所要膜厚の表面保護用の
酸化シリコン膜を形成する工程と、少なくとも上記第１
のコンタクト孔を介した所定条件の燐の第１のコンタク
トイオン注入と少なくとも上記第２のコンタクト孔を介
した所定条件のＢＦ2 の第２のコンタクトイオン注入と
により、これらの第１のコンタクト孔底部の上記第２の
Ｎ型拡散層の表面のこれらの第２のＮ型拡散層の接合の
深さより浅い領域にＮ型イオン注入層を形成し、これら
の第２のコンタクト孔底部の上記Ｐ型拡散層の表面のこ
れらのＰ型拡散層の接合の深さより浅い領域にＰ型イオ
ン注入層を形成する工程と、少なくとも上記第１および
第２のコンタクト孔底部と上記第３の層間絶縁膜上面と
の上記表面保護用の酸化シリコン膜を除去し、これらの
第１および第２のコンタクト孔を含めてこの第３の層間
絶縁膜の表面を覆うチタン膜と窒化チタン膜とを順次形
成し、高々５００℃程度の温度でシリサイド化反応を行
なう工程と、上記窒化チタン膜の表面を覆うタングステ
ン膜を気相成長法により形成し、このタングステン膜を
エッチバックして上記第１および第２のコンタクト孔内
にこのタングステン膜を残置し、全面を覆うアルミ合金
膜をスパッタリングにより形成し、このアルミ合金膜，
窒化チタン膜およびチタン膜をエッチングして金属配線
を形成することにより周辺回路を形成する工程とを有す
る。
の製造方法は、一導電型のシリコン基板の表面の周辺回
路形成予定領域の一部およびこの周辺回路形成予定領域
の残りの部分並びにメモリセルアレイ形成予定領域にそ
れぞれＮウェルおよびＰウェルを形成し、このシリコン
基板の表面の所要の領域にそれぞれフィールド酸化膜お
よびゲート酸化膜を形成し、このメモリセルアレイ形成
予定領域およびこの周辺回路形成予定領域にそれぞれワ
ード線およびゲート電極を形成する工程と、上記ワード
線および上記フィールド酸化膜等をマスクにしたＮ型不
純物のイオン注入により上記メモリセルアレイ形成予定
領域の上記Ｐウェル表面に第１のＮ型拡散層を形成する
工程と、上記ゲート電極および上記フィールド酸化膜等
をマスクにした砒素のイオン注入により上記周辺回路形
成予定領域の上記Ｐウェル表面に第２のＮ型拡散層を形
成する工程と、上記ゲート電極および上記フィールド酸
化膜等をマスクにしたＢＦ2 のイオン注入により上記Ｎ
ウェル表面にＰ型拡散層を形成する工程と、上記フィー
ルド酸化膜，ワード線およびゲート電極を含めて上記シ
リコン基板の表面を覆う第１の層間絶縁膜を形成する工
程と、上記第１の層間絶縁膜を貫通して上記第１のＮ型
拡散層に達するビットコンタクト孔を形成し、これらの
ビットコンタクト孔を介してこれらの第１のＮ型拡散層
に接続されるビット線を形成し、これらのビット線を含
めてこの第１の層間絶縁膜の表面を覆う第２の層間絶縁
膜を形成する工程と、上記第２および第１の層間絶縁膜
を貫通して上記第１のＮ型拡散層に達するストーレージ
ノードコンタクト孔を形成し、これらのストーレージノ
ードコンタクト孔を介してこれらの第１のＮ型拡散層に
接続されるストレージノード電極を形成し、これらのス
トレージノード電極表面を覆う酸化タンタル膜を形成
し、セルプレート電極を形成することによりメモリセル
アレイを形成し、これらのセルプレート電極を含めてこ
の第２の層間絶縁膜の表面を覆う第３の層間絶縁膜を形
成する工程と、上記第３，第２および第１の層間絶縁膜
を貫通してそれぞれ上記第２のＮ型拡散層および上記Ｐ
型拡散層に達する第１のコンタクト孔および第２のコン
タクト孔を形成する工程と、プラズマ励起気相成長法に
より，上記第１および第２のコンタクト孔を含めて上記
第３の層間絶縁膜の表面を覆う所要膜厚の表面保護用の
酸化シリコン膜を形成する工程と、少なくとも上記第１
のコンタクト孔を介した所定条件の燐の第１のコンタク
トイオン注入と少なくとも上記第２のコンタクト孔を介
した所定条件のＢＦ2 の第２のコンタクトイオン注入と
により、これらの第１のコンタクト孔底部の上記第２の
Ｎ型拡散層の表面のこれらの第２のＮ型拡散層の接合の
深さより浅い領域にＮ型イオン注入層を形成し、これら
の第２のコンタクト孔底部の上記Ｐ型拡散層の表面のこ
れらのＰ型拡散層の接合の深さより浅い領域にＰ型イオ
ン注入層を形成する工程と、少なくとも上記第１および
第２のコンタクト孔底部と上記第３の層間絶縁膜上面と
の上記表面保護用の酸化シリコン膜を除去し、これらの
第１および第２のコンタクト孔を含めてこの第３の層間
絶縁膜の表面を覆うチタン膜と窒化チタン膜とを順次形
成し、高々５００℃程度の温度でシリサイド化反応を行
なう工程と、上記窒化チタン膜の表面を覆うタングステ
ン膜を気相成長法により形成し、このタングステン膜を
エッチバックして上記第１および第２のコンタクト孔内
にこのタングステン膜を残置し、全面を覆うアルミ合金
膜をスパッタリングにより形成し、このアルミ合金膜，
窒化チタン膜およびチタン膜をエッチングして金属配線
を形成することにより周辺回路を形成する工程とを有す
る。
【００２１】好ましくは、上記第１および第２の層間絶
縁膜がＴＥＯＳを主原料とした気相成長法による第１お
よび第２のノンドープの酸化シリコン膜からなり、上記
第３の層間絶縁膜の形成がプラズマ励起気相成長法によ
る第３のノンドープの酸化シリコン膜の形成とＳＯＧ膜
の形成とこのＳＯＧ膜およびこれらの第３のノンドープ
の酸化シリコン膜のエッチバックと、プラズマ励起気相
成長法による第４のノンドープの酸化シリコン膜の形成
とからなり、上記第１および第２のコンタクト孔を覆う
上記表面保護用の酸化シリコンが希釈弗酸により除去さ
れる。あるいは、上記第１の層間絶縁膜が高温の減圧気
相成長法によるノンドープの酸化シリコン膜とＴＥＯＳ
を主原料とした気相成長法による第１のＢＰＳＧ膜との
積層膜からなり、上記第２の層間絶縁膜がＴＥＯＳを主
原料とした気相成長法による第２のＢＰＳＧ膜からな
り、上記第３の層間絶縁膜の形成がプラズマ励起気相成
長法による第２のノンドープの酸化シリコン膜の形成と
ＳＯＧ膜の形成とこのＳＯＧ膜およびこの第２のノンド
ープの酸化シリコン膜のエッチバックと、プラズマ励起
気相成長法による第３のノンドープの酸化シリコン膜の
形成とからなることと、上記第１および第２のコンタク
ト孔を覆う上記表面保護用の酸化シリコンがエッチバッ
クされ、これらの第１および第２のコンタクト孔の側面
にこの表面保護用の酸化シリコン膜からなるスペーサが
残置される。
縁膜がＴＥＯＳを主原料とした気相成長法による第１お
よび第２のノンドープの酸化シリコン膜からなり、上記
第３の層間絶縁膜の形成がプラズマ励起気相成長法によ
る第３のノンドープの酸化シリコン膜の形成とＳＯＧ膜
の形成とこのＳＯＧ膜およびこれらの第３のノンドープ
の酸化シリコン膜のエッチバックと、プラズマ励起気相
成長法による第４のノンドープの酸化シリコン膜の形成
とからなり、上記第１および第２のコンタクト孔を覆う
上記表面保護用の酸化シリコンが希釈弗酸により除去さ
れる。あるいは、上記第１の層間絶縁膜が高温の減圧気
相成長法によるノンドープの酸化シリコン膜とＴＥＯＳ
を主原料とした気相成長法による第１のＢＰＳＧ膜との
積層膜からなり、上記第２の層間絶縁膜がＴＥＯＳを主
原料とした気相成長法による第２のＢＰＳＧ膜からな
り、上記第３の層間絶縁膜の形成がプラズマ励起気相成
長法による第２のノンドープの酸化シリコン膜の形成と
ＳＯＧ膜の形成とこのＳＯＧ膜およびこの第２のノンド
ープの酸化シリコン膜のエッチバックと、プラズマ励起
気相成長法による第３のノンドープの酸化シリコン膜の
形成とからなることと、上記第１および第２のコンタク
ト孔を覆う上記表面保護用の酸化シリコンがエッチバッ
クされ、これらの第１および第２のコンタクト孔の側面
にこの表面保護用の酸化シリコン膜からなるスペーサが
残置される。
【００２２】さらに好ましくは、上記第１のコンタクト
イオン注入が上記第２のコンタクト孔を覆い，上記第１
のコンタクト孔に開口部を有する第１のフォトレジスト
膜をマスクに用いた第１のドーズ量による燐のイオン注
入からなり、上記第２のコンタクトイオン注入が上記第
１のコンタクト孔を覆い，上記第２のコンタクト孔に開
口部を有する第２のフォトレジスト膜をマスクに用いた
第２のドーズ量によるＢＦ2 のイオン注入からなる。も
しくは、上記第１のコンタクトイオン注入が第１のドー
ズ量の燐の全面イオン注入からなり、上記第２のコンタ
クトイオン注入が上記第１のコンタクト孔を覆い，上記
第２のコンタクト孔に開口部を有するフォトレジスト膜
をマスクに用いた上記第１のドーズ量より大きな第２の
ドーズ量によるＢＦ2 のイオン注入からなる。あるい
は、上記第２のコンタクトイオン注入が第１のドーズ量
のＢＦ2 の全面イオン注入からなり、上記第１のコンタ
クトイオン注入が上記第２のコンタクト孔を覆い，上記
第１のコンタクト孔に開口部を有するフォトレジスト膜
をマスクに用いた上記第１のドーズ量より大きな第２の
ドーズ量による燐のイオン注入からなる。
イオン注入が上記第２のコンタクト孔を覆い，上記第１
のコンタクト孔に開口部を有する第１のフォトレジスト
膜をマスクに用いた第１のドーズ量による燐のイオン注
入からなり、上記第２のコンタクトイオン注入が上記第
１のコンタクト孔を覆い，上記第２のコンタクト孔に開
口部を有する第２のフォトレジスト膜をマスクに用いた
第２のドーズ量によるＢＦ2 のイオン注入からなる。も
しくは、上記第１のコンタクトイオン注入が第１のドー
ズ量の燐の全面イオン注入からなり、上記第２のコンタ
クトイオン注入が上記第１のコンタクト孔を覆い，上記
第２のコンタクト孔に開口部を有するフォトレジスト膜
をマスクに用いた上記第１のドーズ量より大きな第２の
ドーズ量によるＢＦ2 のイオン注入からなる。あるい
は、上記第２のコンタクトイオン注入が第１のドーズ量
のＢＦ2 の全面イオン注入からなり、上記第１のコンタ
クトイオン注入が上記第２のコンタクト孔を覆い，上記
第１のコンタクト孔に開口部を有するフォトレジスト膜
をマスクに用いた上記第１のドーズ量より大きな第２の
ドーズ量による燐のイオン注入からなる。
【００２３】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２４】半導体記憶装置の製造工程の断面模式図で
ある図１を参照すると、本発明の一実施例は、誘電体膜
が酸化タンタル膜からなるスタックド型のキャパシタを
備えたメモリセルアレイとＣＭＯＳからなる周辺回路と
を有するＤＲＡＭを、０．４μｍデザインルールに従っ
て形成する製造方法であり、その概要は以下のようにな
っている。
ある図１を参照すると、本発明の一実施例は、誘電体膜
が酸化タンタル膜からなるスタックド型のキャパシタを
備えたメモリセルアレイとＣＭＯＳからなる周辺回路と
を有するＤＲＡＭを、０．４μｍデザインルールに従っ
て形成する製造方法であり、その概要は以下のようにな
っている。
【００２５】まず、Ｐ型シリコン基板１０１表面の周辺
回路形成予定領域の一部，周辺回路形成予定領域の残り
の部分並びにメモリセルアレイ形成予定領域に、それぞ
れＮウェル１０３，Ｐウェル１０２を形成する。Ｐウェ
ル１０２の形成は１５０ＫｅＶ，１×１０13ｃｍ-2のボ
ロン（Ｂ）のイオン注入等により行なわれ、Ｐウェル１
０２のＸｊは２μｍ程度である。Ｎウェル１０３の形成
は１５０ＫｅＶ，２×１０13ｃｍ-2の燐のイオン注入等
により行なわれ、Ｎウェル１０３のＸｊも２μｍ程度で
ある。Ｐウェル１０２およびＮウェル１０３を含めたＰ
型シリコン基板１０１表面の素子分離領域，素子形成領
域に、それぞれ膜厚３５０ｎｍ程度のＬＯＣＯＳ型のフ
ィールド酸化膜１０４，膜厚１０ｎｍ程度のゲート酸化
膜１０５を形成する。その後、気相成長法による膜厚１
００ｎｍ程度の多結晶シリコン膜とスパッタリングによ
る膜厚１００ｎｍ程度のタングステンシリサイド膜とを
順次全面に形成し、これらタングステンシリサイド膜お
よび多結晶シリコン膜をパターニングして、膜厚２００
ｎｍ程度のポリサイド構造のワード線１０６ａおよびゲ
ート電極１０６ｂ，１０６ｃを形成する。
回路形成予定領域の一部，周辺回路形成予定領域の残り
の部分並びにメモリセルアレイ形成予定領域に、それぞ
れＮウェル１０３，Ｐウェル１０２を形成する。Ｐウェ
ル１０２の形成は１５０ＫｅＶ，１×１０13ｃｍ-2のボ
ロン（Ｂ）のイオン注入等により行なわれ、Ｐウェル１
０２のＸｊは２μｍ程度である。Ｎウェル１０３の形成
は１５０ＫｅＶ，２×１０13ｃｍ-2の燐のイオン注入等
により行なわれ、Ｎウェル１０３のＸｊも２μｍ程度で
ある。Ｐウェル１０２およびＮウェル１０３を含めたＰ
型シリコン基板１０１表面の素子分離領域，素子形成領
域に、それぞれ膜厚３５０ｎｍ程度のＬＯＣＯＳ型のフ
ィールド酸化膜１０４，膜厚１０ｎｍ程度のゲート酸化
膜１０５を形成する。その後、気相成長法による膜厚１
００ｎｍ程度の多結晶シリコン膜とスパッタリングによ
る膜厚１００ｎｍ程度のタングステンシリサイド膜とを
順次全面に形成し、これらタングステンシリサイド膜お
よび多結晶シリコン膜をパターニングして、膜厚２００
ｎｍ程度のポリサイド構造のワード線１０６ａおよびゲ
ート電極１０６ｂ，１０６ｃを形成する。
【００２６】周辺回路形成予定領域を覆うフォトレジス
ト膜（図示せず）とフィールド酸化膜１０４とワード線
１０６ａとをマスクにした３０ＫｅＶ，１．２×１０13
ｃｍ-2の燐のイオン注入等により、メモリセルアレイ形
成予定領域のＰウェル１０２表面に（第１の）Ｎ型拡散
層１０７を形成する。メモリセルアレイ形成予定領域お
よびＮウェル１０３を覆うフォトレジスト膜（図示せ
ず）とフィールド酸化膜１０４とゲート電極１０６ｂと
をマスクにした３０ＫｅＶ，２〜３×１０15ｃｍ-2の砒
素のイオン注入により、周辺回路形成予定領域のＰウェ
ル１０２表面に（第２の）Ｎ型拡散層１０８を形成す
る。Ｐウェル１０２を覆うフォトレジスト膜（図示せ
ず）とフィールド酸化膜１０４とゲート電極１０６ｃと
をマスクにした３０ＫｅＶ，３×１０15ｃｍ-2のＢＦ2
のイオン注入により、Ｎウェル１０３表面にＰ型拡散層
１０９を形成する。その後の加熱を伴なう工程により、
Ｎ型拡散層１０８およびＰ型拡散層１０９の最終的なＸ
ｊは、それぞれ０．１５μｍ程度となる。
ト膜（図示せず）とフィールド酸化膜１０４とワード線
１０６ａとをマスクにした３０ＫｅＶ，１．２×１０13
ｃｍ-2の燐のイオン注入等により、メモリセルアレイ形
成予定領域のＰウェル１０２表面に（第１の）Ｎ型拡散
層１０７を形成する。メモリセルアレイ形成予定領域お
よびＮウェル１０３を覆うフォトレジスト膜（図示せ
ず）とフィールド酸化膜１０４とゲート電極１０６ｂと
をマスクにした３０ＫｅＶ，２〜３×１０15ｃｍ-2の砒
素のイオン注入により、周辺回路形成予定領域のＰウェ
ル１０２表面に（第２の）Ｎ型拡散層１０８を形成す
る。Ｐウェル１０２を覆うフォトレジスト膜（図示せ
ず）とフィールド酸化膜１０４とゲート電極１０６ｃと
をマスクにした３０ＫｅＶ，３×１０15ｃｍ-2のＢＦ2
のイオン注入により、Ｎウェル１０３表面にＰ型拡散層
１０９を形成する。その後の加熱を伴なう工程により、
Ｎ型拡散層１０８およびＰ型拡散層１０９の最終的なＸ
ｊは、それぞれ０．１５μｍ程度となる。
【００２７】次に、３００ｎｍ程度の膜厚を有し，滑ら
かな表面を有する酸化シリコン系の（第１の）層間絶縁
膜１１０（詳細は後述する）が形成された後、この層間
絶縁膜１１０に上記Ｎ型拡散層１０８（からなるソース
・ドレイン領域の一方）に達する０．４μｍ□のビット
コンタクト孔１１１が形成され、これらのビットコンタ
クト孔１１１を通してＮ型拡散層１０８に３０ＫｅＶ，
１×１０15ｃｍ-2の燐の（コンタクト）イオン注入がな
され、Ｎ型拡散層１０８ａとなる。気相成長法による膜
厚１００ｎｍ程度の多結晶シリコン膜とスパッタリング
による膜厚１００ｎｍ程度のタングステンシリサイド膜
とを順次全面に形成し、これらタングステンシリサイド
膜および多結晶シリコン膜をパターニングして、膜厚２
００ｎｍ程度のポリサイド構造のビット線１１２を形成
する。これらのビット線１１２は、上記Ｎ型拡散層１０
８ａに接続される〔図１（ａ）〕。
かな表面を有する酸化シリコン系の（第１の）層間絶縁
膜１１０（詳細は後述する）が形成された後、この層間
絶縁膜１１０に上記Ｎ型拡散層１０８（からなるソース
・ドレイン領域の一方）に達する０．４μｍ□のビット
コンタクト孔１１１が形成され、これらのビットコンタ
クト孔１１１を通してＮ型拡散層１０８に３０ＫｅＶ，
１×１０15ｃｍ-2の燐の（コンタクト）イオン注入がな
され、Ｎ型拡散層１０８ａとなる。気相成長法による膜
厚１００ｎｍ程度の多結晶シリコン膜とスパッタリング
による膜厚１００ｎｍ程度のタングステンシリサイド膜
とを順次全面に形成し、これらタングステンシリサイド
膜および多結晶シリコン膜をパターニングして、膜厚２
００ｎｍ程度のポリサイド構造のビット線１１２を形成
する。これらのビット線１１２は、上記Ｎ型拡散層１０
８ａに接続される〔図１（ａ）〕。
【００２８】次に、３００ｎｍ程度の膜厚を有し，滑ら
かな表面を有する酸化シリコン系の（第２の）層間絶縁
膜１１３（詳細は後述する）が形成された後、層間絶縁
膜１１３，１１０を貫通してＮ型拡散層１０８（ソース
・ドレイン領域の他方）に達する０．４μｍ□のストレ
ージノードコンタクト孔１１４が形成され、これらのス
トレージノードコンタクト孔１１４を通してＮ型拡散層
１０８に３０ＫｅＶ，１×１０15ｃｍ-2の燐の（コンタ
クト）イオン注入がなされ、Ｎ型拡散層１０８ｂとな
る。ビットコンタクト孔１１１およびストレージノード
コンタクト孔１１４直下でのＮ型拡散層１０８ａ，１０
８ｂのＸｊは、最終的に０．１５μｍ程度となる。気相
成長法による膜厚１００ｎｍ程度の多結晶シリコン膜と
スパッタリングによる膜厚１００ｎｍ程度のタングステ
ンシリサイド膜とを順次全面に形成し、これらタングス
テンシリサイド膜および多結晶シリコン膜をパターニン
グして、膜厚２００ｎｍ程度のポリサイド構造のストレ
ージノード電極１１５を形成する。これらのストレージ
ノード電極１１５は、上記Ｎ型拡散層１０８ｂ（ソース
・ドレイン領域の他方）に接続される。
かな表面を有する酸化シリコン系の（第２の）層間絶縁
膜１１３（詳細は後述する）が形成された後、層間絶縁
膜１１３，１１０を貫通してＮ型拡散層１０８（ソース
・ドレイン領域の他方）に達する０．４μｍ□のストレ
ージノードコンタクト孔１１４が形成され、これらのス
トレージノードコンタクト孔１１４を通してＮ型拡散層
１０８に３０ＫｅＶ，１×１０15ｃｍ-2の燐の（コンタ
クト）イオン注入がなされ、Ｎ型拡散層１０８ｂとな
る。ビットコンタクト孔１１１およびストレージノード
コンタクト孔１１４直下でのＮ型拡散層１０８ａ，１０
８ｂのＸｊは、最終的に０．１５μｍ程度となる。気相
成長法による膜厚１００ｎｍ程度の多結晶シリコン膜と
スパッタリングによる膜厚１００ｎｍ程度のタングステ
ンシリサイド膜とを順次全面に形成し、これらタングス
テンシリサイド膜および多結晶シリコン膜をパターニン
グして、膜厚２００ｎｍ程度のポリサイド構造のストレ
ージノード電極１１５を形成する。これらのストレージ
ノード電極１１５は、上記Ｎ型拡散層１０８ｂ（ソース
・ドレイン領域の他方）に接続される。
【００２９】次に、膜厚１００ｎｍ程度の酸化タンタル
膜１１６が、エトキシタンタル（Ｔａ（ＯＣ
2 Ｈ5 ）5 ）とＯ2 とを原料とする４５０℃での気相成
長法により、全面に形成される。この酸化タンタル膜１
１６の酸化シリコン膜換算膜厚は、２．５ｎｍ程度であ
る。反応性スパッタリングによる膜厚１００ｎｍ程度の
窒化チタン膜とスパッタリングによる膜厚１００ｎｍ程
度のタングステンシリサイド膜とを順次全面に形成した
後、タングステンシリサイト膜，窒化チタン膜および酸
化タンタル膜１１５が順次パターニングされる。これに
より、タングステンシリサイト膜および窒化チタン膜か
ら構成された膜厚２００ｎｍ程度のセルプレート電極１
１７が形成されるとともに、酸化タンタル膜１１６から
なる誘電体膜を有するスタックド型のキャパシタを備え
たメモリセルアレイが形成される〔図１（ｂ）〕。
膜１１６が、エトキシタンタル（Ｔａ（ＯＣ
2 Ｈ5 ）5 ）とＯ2 とを原料とする４５０℃での気相成
長法により、全面に形成される。この酸化タンタル膜１
１６の酸化シリコン膜換算膜厚は、２．５ｎｍ程度であ
る。反応性スパッタリングによる膜厚１００ｎｍ程度の
窒化チタン膜とスパッタリングによる膜厚１００ｎｍ程
度のタングステンシリサイド膜とを順次全面に形成した
後、タングステンシリサイト膜，窒化チタン膜および酸
化タンタル膜１１５が順次パターニングされる。これに
より、タングステンシリサイト膜および窒化チタン膜か
ら構成された膜厚２００ｎｍ程度のセルプレート電極１
１７が形成されるとともに、酸化タンタル膜１１６から
なる誘電体膜を有するスタックド型のキャパシタを備え
たメモリセルアレイが形成される〔図１（ｂ）〕。
【００３０】続いて、プラズマ励起気相成長法（ＰＥＣ
ＶＤ）等により、膜厚６５０ｎｍ程度のノンドープの酸
化シリコン系の（第３の）層間絶縁膜１１８を形成（詳
細は後述する）をする。層間絶縁膜１１８，１１３，１
１１を貫通してＮ型拡散層１０８に達する０．４μｍ□
の（第１の）コンタクト孔１１９ａと、層間絶縁膜１１
８，１１３，１１１を貫通してＰ型拡散層１０９に達す
る０．４μｍ□の（第２の）コンタクト孔１１９ｂとを
形成する。コンタクト孔１１ａ，１１９ｂを含めて層間
絶縁膜１１８表面を覆う膜厚１０ｎｍ程度の表面保護用
の酸化シリコン膜（図示せず，詳細後述）を、例えばＥ
ＣＲ−ＰＥＣＶＤにより、形成する。その後、コンタク
ト孔１１９ａを通してこれらのコンタクト孔１１９ａ底
部のＮ型拡散層１０８の表面に例えば７０ＫｅＶ，３×
１０14ｃｍ-2の燐のコンタクトイオン注入を行ない、こ
れらの部分にＮ型イオン注入層（詳細は後述する）を形
成する。同様に、コンタクト孔１１９ｂを通してこれら
のコンタクト孔１１９ｂ底部のＰ型拡散層１０９の表面
に例えば７０ＫｅＶ，３×１０15ｃｍ-2のＢＦ2 のコン
タクトイオン注入を行ない、これらの部分にＰ型イオン
注入層（詳細は後述する）を形成する。
ＶＤ）等により、膜厚６５０ｎｍ程度のノンドープの酸
化シリコン系の（第３の）層間絶縁膜１１８を形成（詳
細は後述する）をする。層間絶縁膜１１８，１１３，１
１１を貫通してＮ型拡散層１０８に達する０．４μｍ□
の（第１の）コンタクト孔１１９ａと、層間絶縁膜１１
８，１１３，１１１を貫通してＰ型拡散層１０９に達す
る０．４μｍ□の（第２の）コンタクト孔１１９ｂとを
形成する。コンタクト孔１１ａ，１１９ｂを含めて層間
絶縁膜１１８表面を覆う膜厚１０ｎｍ程度の表面保護用
の酸化シリコン膜（図示せず，詳細後述）を、例えばＥ
ＣＲ−ＰＥＣＶＤにより、形成する。その後、コンタク
ト孔１１９ａを通してこれらのコンタクト孔１１９ａ底
部のＮ型拡散層１０８の表面に例えば７０ＫｅＶ，３×
１０14ｃｍ-2の燐のコンタクトイオン注入を行ない、こ
れらの部分にＮ型イオン注入層（詳細は後述する）を形
成する。同様に、コンタクト孔１１９ｂを通してこれら
のコンタクト孔１１９ｂ底部のＰ型拡散層１０９の表面
に例えば７０ＫｅＶ，３×１０15ｃｍ-2のＢＦ2 のコン
タクトイオン注入を行ない、これらの部分にＰ型イオン
注入層（詳細は後述する）を形成する。
【００３１】少なくとも層間絶縁膜１１８上面およびコ
ンタクト孔１１９ａ，１１９ｂ底面の上記表面保護用の
酸化シリコン膜を除去する。その後、スパッタリングに
よる膜厚４０ｎｍ程度のチタン膜および反応性スパッタ
リングによる膜厚６０ｎｍ程度の窒化チタン膜を全面に
形成し、これらチタン膜および窒化チタン膜の積層膜か
らなるバリアメタル膜を形成した後、窒素雰囲気で例え
ば５００℃，１時間の熱処理を行なう。これによりシリ
サイド化反応が起り、第１および第２のコンタクト孔底
部のチタン膜がチタンシリサイド膜（図示せず，詳細後
述）に変換される。この熱処理により、同時に、Ｎ型イ
オン注入層およびＰ型イオン注入層が活性化され、Ｎ型
イオン注入層を含んだＮ型拡散層１０８，Ｐ型イオン注
入層を含んだＰ型拡散層１０９は、それぞれＮ型拡散層
１０８ａ，Ｐ型拡散層１０９ａになる。なお、この活性
化では、Ｎ型拡散層１０８ａ，Ｐ型拡散層１０９ａとも
にＸｊの増加は起らない。
ンタクト孔１１９ａ，１１９ｂ底面の上記表面保護用の
酸化シリコン膜を除去する。その後、スパッタリングに
よる膜厚４０ｎｍ程度のチタン膜および反応性スパッタ
リングによる膜厚６０ｎｍ程度の窒化チタン膜を全面に
形成し、これらチタン膜および窒化チタン膜の積層膜か
らなるバリアメタル膜を形成した後、窒素雰囲気で例え
ば５００℃，１時間の熱処理を行なう。これによりシリ
サイド化反応が起り、第１および第２のコンタクト孔底
部のチタン膜がチタンシリサイド膜（図示せず，詳細後
述）に変換される。この熱処理により、同時に、Ｎ型イ
オン注入層およびＰ型イオン注入層が活性化され、Ｎ型
イオン注入層を含んだＮ型拡散層１０８，Ｐ型イオン注
入層を含んだＰ型拡散層１０９は、それぞれＮ型拡散層
１０８ａ，Ｐ型拡散層１０９ａになる。なお、この活性
化では、Ｎ型拡散層１０８ａ，Ｐ型拡散層１０９ａとも
にＸｊの増加は起らない。
【００３２】次に、６弗化タングステン（ＷＦ6 ）のシ
ラン還元等による気相成長法により、膜厚５００ｎｍ程
度のタングステン膜を全面に形成する。このタングステ
ン膜を形成する理由は、５００℃より高い温度でアルミ
系の成膜（例えばメルト法）が出来ないことと、コンタ
クト孔１１９ａ，１１９ｂのアスペクト比が高いことと
にある。高々５００℃の温度でのアルミ系の成膜では、
段差被覆性が好ましくないため、アスペクト比の高いコ
ンタクト孔を導電体膜で充填しておくことが必要であ
る。このタングステン膜をエッチバックして、コンタク
ト孔１１９ａ，１１９ｂ内のみにタングステン膜１２１
ａ，１２１ｂを残置（これらコンタクト孔を充填）す
る。スパッタリングにより全面に膜厚４００ｎｍ程度の
アルミ合金膜（例えばＡｌ−Ｃｕ合金膜）を形成する。
このアルミ合金膜および上記バリアメタル膜をパターニ
ングし、アルミ合金膜１２２ａ，１２２ｂとバリアメタ
ル膜１２０ａ，１２０ｂとを残置する。さらに、Ｈ2 と
Ｎ2 とのフォーミングガスによる４００℃，２０分の合
金化処理を行なう。これにより、アルミ合金膜１２２
ａ，タングステン膜１２１ａおよびバリアメタル膜１２
０ａから構成され，コンタクト孔１１９ａを介してＮ型
拡散層１０８ａに接続される金属配線と、アルミ合金膜
１２２ｂ，タングステン膜１２１ｂおよびバリアメタル
膜１２０ｂから構成され，コンタクト孔１１９ｂを介し
てＰ型拡散層１０９ａに接続される金属配線とが形成さ
れる。また、この段階で周辺回路を構成するＣＭＯＳが
形成される〔図１（ｃ）〕。
ラン還元等による気相成長法により、膜厚５００ｎｍ程
度のタングステン膜を全面に形成する。このタングステ
ン膜を形成する理由は、５００℃より高い温度でアルミ
系の成膜（例えばメルト法）が出来ないことと、コンタ
クト孔１１９ａ，１１９ｂのアスペクト比が高いことと
にある。高々５００℃の温度でのアルミ系の成膜では、
段差被覆性が好ましくないため、アスペクト比の高いコ
ンタクト孔を導電体膜で充填しておくことが必要であ
る。このタングステン膜をエッチバックして、コンタク
ト孔１１９ａ，１１９ｂ内のみにタングステン膜１２１
ａ，１２１ｂを残置（これらコンタクト孔を充填）す
る。スパッタリングにより全面に膜厚４００ｎｍ程度の
アルミ合金膜（例えばＡｌ−Ｃｕ合金膜）を形成する。
このアルミ合金膜および上記バリアメタル膜をパターニ
ングし、アルミ合金膜１２２ａ，１２２ｂとバリアメタ
ル膜１２０ａ，１２０ｂとを残置する。さらに、Ｈ2 と
Ｎ2 とのフォーミングガスによる４００℃，２０分の合
金化処理を行なう。これにより、アルミ合金膜１２２
ａ，タングステン膜１２１ａおよびバリアメタル膜１２
０ａから構成され，コンタクト孔１１９ａを介してＮ型
拡散層１０８ａに接続される金属配線と、アルミ合金膜
１２２ｂ，タングステン膜１２１ｂおよびバリアメタル
膜１２０ｂから構成され，コンタクト孔１１９ｂを介し
てＰ型拡散層１０９ａに接続される金属配線とが形成さ
れる。また、この段階で周辺回路を構成するＣＭＯＳが
形成される〔図１（ｃ）〕。
【００３３】半導体記憶装置の要部の部分拡大断面模式
図である図２を参照すると、上記一実施例の製造方法の
要部の詳細は、次のようになっている。
図である図２を参照すると、上記一実施例の製造方法の
要部の詳細は、次のようになっている。
【００３４】（第１の）層間絶縁膜１１０ａおよび（第
２の）層間絶縁膜１１３ａは、それぞれＴＥＯＳを主原
料とした減圧気相成長法（ＬＰＣＶＤ）によるノンドー
プの酸化シリコン膜からなる。層間絶縁膜１１０ａ，１
１３ａの形成に際しては、キャパシタの形成前であるこ
とから、５００℃より高温で成膜してよいため、段差被
覆性，表面平坦性のよい製法が選択できる。これら層間
絶縁膜１１０ａ，１１３ａは、それぞれ成膜後にエッチ
バックあるいは化学的機械研磨（ＣＭＰ）を併用しても
よい。（第３の）層間絶縁膜１１８の形成に際しては、
成膜温度が高々５００℃程度であるという制約がある。
このため、層間絶縁膜１１８の形成は、例えば、ＰＥＣ
ＶＤにより２５０ｎｍ程度のノンドープの酸化シリコン
膜を形成し、ＳＯＧ膜を塗布し、４００℃程度でこのＳ
ＯＧ膜のベーキングを行ない、エッチバック（ＣＭＰを
併用することも可能）を行ない、さらにＰＥＣＶＤによ
り５０ｎｍ程度のノンドープの酸化シリコン膜を形成す
る。
２の）層間絶縁膜１１３ａは、それぞれＴＥＯＳを主原
料とした減圧気相成長法（ＬＰＣＶＤ）によるノンドー
プの酸化シリコン膜からなる。層間絶縁膜１１０ａ，１
１３ａの形成に際しては、キャパシタの形成前であるこ
とから、５００℃より高温で成膜してよいため、段差被
覆性，表面平坦性のよい製法が選択できる。これら層間
絶縁膜１１０ａ，１１３ａは、それぞれ成膜後にエッチ
バックあるいは化学的機械研磨（ＣＭＰ）を併用しても
よい。（第３の）層間絶縁膜１１８の形成に際しては、
成膜温度が高々５００℃程度であるという制約がある。
このため、層間絶縁膜１１８の形成は、例えば、ＰＥＣ
ＶＤにより２５０ｎｍ程度のノンドープの酸化シリコン
膜を形成し、ＳＯＧ膜を塗布し、４００℃程度でこのＳ
ＯＧ膜のベーキングを行ない、エッチバック（ＣＭＰを
併用することも可能）を行ない、さらにＰＥＣＶＤによ
り５０ｎｍ程度のノンドープの酸化シリコン膜を形成す
る。
【００３５】コンタクト孔１１９ａ，１１９ｂを形成し
た後、ＥＣＲ−ＰＥＣＶＤにより、膜厚１０ｎｍ程度の
表面保護用の酸化シリコン膜１３２ａを形成する。ＥＣ
Ｒ−ＰＥＣＶＤを用いるならば、アスペクト比（４前
後）の高いコンタクト孔１１９ａ，１１９ｂに対する被
覆性に問題は生じなくなる。この酸化シリコン膜１３２
ａが必要な理由は、コンタクトイオン注入の際にフォト
レジスト膜がＮ型拡散層１０８もしくはＰ型拡散層１０
９表面に直接に接触することを避けるためである。本実
施例の場合、高温での処理が行なえないことから、フォ
トレジスト膜による汚染に特に注意する必要がある。酸
化シリコン膜１３２ａを形成した後、コンタクト孔１１
９ｂを覆うフォトレジスト膜（図示せず）をマスクにし
たコンタクトイオン注入により、コンタクト孔１１９ａ
底部のＮ型拡散層１１８にＮ型イオン注入層１５１を形
成する。同様に、コンタクト孔１１９ａを覆うフォトレ
ジスト膜１３３ａをマスクにしたコンタクトイオン注入
により、コンタクト孔１１９ｂ底部のＰ型拡散層１１８
にＰ型イオン注入層１５２を形成する。Ｎ型イオン注入
層１５１およびＰ型イオン注入層１５２の形成条件の詳
細は後述するが、これらＮ型イオン注入層１５１および
Ｐ型イオン注入層１５２はそれぞれＮ型拡散層１０８お
よびＰ型拡散層１０９を突き抜けないように形成するこ
とが好ましい〔図２（ａ）〕。
た後、ＥＣＲ−ＰＥＣＶＤにより、膜厚１０ｎｍ程度の
表面保護用の酸化シリコン膜１３２ａを形成する。ＥＣ
Ｒ−ＰＥＣＶＤを用いるならば、アスペクト比（４前
後）の高いコンタクト孔１１９ａ，１１９ｂに対する被
覆性に問題は生じなくなる。この酸化シリコン膜１３２
ａが必要な理由は、コンタクトイオン注入の際にフォト
レジスト膜がＮ型拡散層１０８もしくはＰ型拡散層１０
９表面に直接に接触することを避けるためである。本実
施例の場合、高温での処理が行なえないことから、フォ
トレジスト膜による汚染に特に注意する必要がある。酸
化シリコン膜１３２ａを形成した後、コンタクト孔１１
９ｂを覆うフォトレジスト膜（図示せず）をマスクにし
たコンタクトイオン注入により、コンタクト孔１１９ａ
底部のＮ型拡散層１１８にＮ型イオン注入層１５１を形
成する。同様に、コンタクト孔１１９ａを覆うフォトレ
ジスト膜１３３ａをマスクにしたコンタクトイオン注入
により、コンタクト孔１１９ｂ底部のＰ型拡散層１１８
にＰ型イオン注入層１５２を形成する。Ｎ型イオン注入
層１５１およびＰ型イオン注入層１５２の形成条件の詳
細は後述するが、これらＮ型イオン注入層１５１および
Ｐ型イオン注入層１５２はそれぞれＮ型拡散層１０８お
よびＰ型拡散層１０９を突き抜けないように形成するこ
とが好ましい〔図２（ａ）〕。
【００３６】上記酸化シリコン膜１３２ａを例えば１／
５０に希釈されと弗酸により除去した後、スパッタリン
グによる膜厚５０ｎｍ程度のチタン膜１５３および反応
性スパッタリングによる膜厚１００ｎｍ程度の窒化チタ
ン膜１５４を全面に形成する。なお、コンタクト孔１１
９ａ，１１９ｂ側面でのチタン膜１５３，窒化チタン膜
１５４の膜厚は、それぞれ層間絶縁膜１１８上面でのチ
タン膜１５３，窒化チタン膜１５４の膜厚の数分の１程
度である〔図２（ｂ）〕。その後、窒素雰囲気で例えば
５００℃，１時間の熱処理を行なうことによりシリサイ
ド化反応が起り、コンタクト孔１１９ａ，１１９ｂ底部
のチタン膜１５３がチタンシリサイド（ＴｉＳｉ2 ）膜
１５５に変換される。同時に、Ｎ型イオン注入層１５１
およびＰ型イオン注入層１５２も活性化され、これらを
含んだＮ型拡散層１０８およびＰ型拡散層１０９はぞれ
ぞれＮ型拡散層１０８ａおよびＰ型拡散層１０９ａに変
る〔図２（ｃ）〕。
５０に希釈されと弗酸により除去した後、スパッタリン
グによる膜厚５０ｎｍ程度のチタン膜１５３および反応
性スパッタリングによる膜厚１００ｎｍ程度の窒化チタ
ン膜１５４を全面に形成する。なお、コンタクト孔１１
９ａ，１１９ｂ側面でのチタン膜１５３，窒化チタン膜
１５４の膜厚は、それぞれ層間絶縁膜１１８上面でのチ
タン膜１５３，窒化チタン膜１５４の膜厚の数分の１程
度である〔図２（ｂ）〕。その後、窒素雰囲気で例えば
５００℃，１時間の熱処理を行なうことによりシリサイ
ド化反応が起り、コンタクト孔１１９ａ，１１９ｂ底部
のチタン膜１５３がチタンシリサイド（ＴｉＳｉ2 ）膜
１５５に変換される。同時に、Ｎ型イオン注入層１５１
およびＰ型イオン注入層１５２も活性化され、これらを
含んだＮ型拡散層１０８およびＰ型拡散層１０９はぞれ
ぞれＮ型拡散層１０８ａおよびＰ型拡散層１０９ａに変
る〔図２（ｃ）〕。
【００３７】半導体記憶装置の要部の部分拡大断面模式
図である図３を参照すると、上記一実施例を応用した製
造方法の要部の詳細は、次のようになっている。
図である図３を参照すると、上記一実施例を応用した製
造方法の要部の詳細は、次のようになっている。
【００３８】層間絶縁膜１１０ｂおよび層間絶縁膜１１
３ｂは、それぞれＴＥＯＳを主原料とした減圧気相成長
法（ＬＰＣＶＤ）によるＢＰＳＧ膜からなる。これら層
間絶縁膜１１０ｂおよび層間絶縁膜１１３ｂに対して
は、リフロー工程を施すことが出来る。このため、層間
絶縁膜１１０ｂの下地として、ＬＰＣＶＤによる（膜厚
は例えば１０ｎｍ程度の）ノンドープの酸化シリコン
（ＨＴＯ）膜１３１が必要となる。コンタクト孔１１９
ａ，１１９ｂを形成した後、ＥＣＲ−ＰＥＣＶＤによ
り、膜厚１０ｎｍ程度の表面保護用の酸化シリコン膜１
３２ｂを形成する。その後、コンタクト孔１１９ｂを覆
うフォトレジスト膜（図示せず）をマスクにしたコンタ
クトイオン注入により、コンタクト孔１１９ａ底部のＮ
型拡散層１１８にＮ型イオン注入層１５１を形成する。
同様に、コンタクト孔１１９ａを覆うフォトレジスト膜
１３３ｂをマスクにしたコンタクトイオン注入により、
コンタクト孔１１９ｂ底部のＰ型拡散層１１８にＰ型イ
オン注入層１５２を形成する〔図３（ａ）〕。
３ｂは、それぞれＴＥＯＳを主原料とした減圧気相成長
法（ＬＰＣＶＤ）によるＢＰＳＧ膜からなる。これら層
間絶縁膜１１０ｂおよび層間絶縁膜１１３ｂに対して
は、リフロー工程を施すことが出来る。このため、層間
絶縁膜１１０ｂの下地として、ＬＰＣＶＤによる（膜厚
は例えば１０ｎｍ程度の）ノンドープの酸化シリコン
（ＨＴＯ）膜１３１が必要となる。コンタクト孔１１９
ａ，１１９ｂを形成した後、ＥＣＲ−ＰＥＣＶＤによ
り、膜厚１０ｎｍ程度の表面保護用の酸化シリコン膜１
３２ｂを形成する。その後、コンタクト孔１１９ｂを覆
うフォトレジスト膜（図示せず）をマスクにしたコンタ
クトイオン注入により、コンタクト孔１１９ａ底部のＮ
型拡散層１１８にＮ型イオン注入層１５１を形成する。
同様に、コンタクト孔１１９ａを覆うフォトレジスト膜
１３３ｂをマスクにしたコンタクトイオン注入により、
コンタクト孔１１９ｂ底部のＰ型拡散層１１８にＰ型イ
オン注入層１５２を形成する〔図３（ａ）〕。
【００３９】次に、異方性エッチングによるエッチバッ
クにより、酸化シリコン膜１３２ｂからなるスペーサ１
３２ｂａをコンタクト孔１１９ａ，１１９ｂの側面に残
置する。これは、コンタクト孔１１９ａ，１１９ｂ側面
でのＢＰＳＧ膜からなる層間絶縁膜１１０ｂおよび層間
絶縁膜１１３ｂの露出を避けるためである。本応用例の
場合、同様の理由により、ビットコンタクト孔１１１お
よびストレージノードコンタクト孔１１４に対しても、
側面に絶縁膜からなるスペーサを形成しておくことが好
ましい。続いて、チタン膜１５３，窒化チタン膜１５４
を形成する〔図３（ｂ）〕。その後、窒素雰囲気で例え
ば５００℃，１時間の熱処理を行ない、コンタクト孔１
１９ａ，１１９ｂ底部のチタン膜１５３をチタンシリサ
イド膜１５５に変換し、Ｎ型イオン注入層１５１および
Ｐ型イオン注入層１５２を活性化してこれらを含んだＮ
型拡散層１０８およびＰ型拡散層１０９をぞれぞれＮ型
拡散層１０８ａおよびＰ型拡散層１０９ａに変える〔図
３（ｃ）〕。
クにより、酸化シリコン膜１３２ｂからなるスペーサ１
３２ｂａをコンタクト孔１１９ａ，１１９ｂの側面に残
置する。これは、コンタクト孔１１９ａ，１１９ｂ側面
でのＢＰＳＧ膜からなる層間絶縁膜１１０ｂおよび層間
絶縁膜１１３ｂの露出を避けるためである。本応用例の
場合、同様の理由により、ビットコンタクト孔１１１お
よびストレージノードコンタクト孔１１４に対しても、
側面に絶縁膜からなるスペーサを形成しておくことが好
ましい。続いて、チタン膜１５３，窒化チタン膜１５４
を形成する〔図３（ｂ）〕。その後、窒素雰囲気で例え
ば５００℃，１時間の熱処理を行ない、コンタクト孔１
１９ａ，１１９ｂ底部のチタン膜１５３をチタンシリサ
イド膜１５５に変換し、Ｎ型イオン注入層１５１および
Ｐ型イオン注入層１５２を活性化してこれらを含んだＮ
型拡散層１０８およびＰ型拡散層１０９をぞれぞれＮ型
拡散層１０８ａおよびＰ型拡散層１０９ａに変える〔図
３（ｃ）〕。
【００４０】Ｎ型拡散層に達するコンタクト孔でのコン
タクト抵抗およびコンタクトリーク電流のシリサイド化
温度依存性を示すグラフである図４と、Ｐ型拡散層に達
するコンタクト孔でのコンタクト抵抗およびコンタクト
リーク電流のシリサイド化温度依存性を示すグラフであ
る図５とを参照すると、上記一実施例によるコンタクト
抵抗およびコンタクトリーク電流は以下のようになる。
タクト抵抗およびコンタクトリーク電流のシリサイド化
温度依存性を示すグラフである図４と、Ｐ型拡散層に達
するコンタクト孔でのコンタクト抵抗およびコンタクト
リーク電流のシリサイド化温度依存性を示すグラフであ
る図５とを参照すると、上記一実施例によるコンタクト
抵抗およびコンタクトリーク電流は以下のようになる。
【００４１】Ｎ型拡散層１０８ａの面積は０．０２７２
ｍｍ2 ，Ｘｊは０．１５μｍ程度である。１つのＮ型拡
散層１０８ａに対して、０．４μｍ□のコンタクト孔１
１９ａ，０．５μｍ□のコンタクト孔および０．６μｍ
□のコンタクト孔のうちの１種類のコンタクト孔が１５
Ｋ個（並列に）設けらている。Ｎ型拡散層１０８に対し
て、７０ＫｅＶ，３×１０14ｃｍ-2の燐のコンタクトイ
オン注入が行なわれている。同様に、Ｐ型拡散層１０９
ａの面積は０．０２７２ｍｍ2 ，Ｘｊは０．１５μｍ程
度である。１つのＰ型拡散層１０９ａに対して、０．４
μｍ□のコンタクト孔１１９ｂ，０．５μｍ□のコンタ
クト孔および０．６μｍ□のコンタクト孔のうちの１種
類のコンタクト孔が１５Ｋ個（並列に）設けらている。
Ｐ型拡散層１０９に対して、７０ＫｅＶ，３×１０15ｃ
ｍ-2のＢＦ2 のコンタクトイオン注入が行なわれてい
る。このように、０．５μｍ□のコンタクト孔および
０．６μｍ□のコンタクト孔に関して測定する目的は、
微細加工性に依存する要因を明確にするためである。シ
リサイド化は炉芯管内にＮ2 を流して常圧のもとで行
い、処理時間は全ての温度において１時間である。コン
タクト抵抗およびコンタクトリーク電流の測定は、５Ｖ
印加のもとに行なわれている。なお、コンタクトリーク
電流の測定は、０．４μｍ□のコンタクト孔１１９ａお
よび０．４μｍ□のコンタクト孔１１９ｂに関してのみ
行なった。
ｍｍ2 ，Ｘｊは０．１５μｍ程度である。１つのＮ型拡
散層１０８ａに対して、０．４μｍ□のコンタクト孔１
１９ａ，０．５μｍ□のコンタクト孔および０．６μｍ
□のコンタクト孔のうちの１種類のコンタクト孔が１５
Ｋ個（並列に）設けらている。Ｎ型拡散層１０８に対し
て、７０ＫｅＶ，３×１０14ｃｍ-2の燐のコンタクトイ
オン注入が行なわれている。同様に、Ｐ型拡散層１０９
ａの面積は０．０２７２ｍｍ2 ，Ｘｊは０．１５μｍ程
度である。１つのＰ型拡散層１０９ａに対して、０．４
μｍ□のコンタクト孔１１９ｂ，０．５μｍ□のコンタ
クト孔および０．６μｍ□のコンタクト孔のうちの１種
類のコンタクト孔が１５Ｋ個（並列に）設けらている。
Ｐ型拡散層１０９に対して、７０ＫｅＶ，３×１０15ｃ
ｍ-2のＢＦ2 のコンタクトイオン注入が行なわれてい
る。このように、０．５μｍ□のコンタクト孔および
０．６μｍ□のコンタクト孔に関して測定する目的は、
微細加工性に依存する要因を明確にするためである。シ
リサイド化は炉芯管内にＮ2 を流して常圧のもとで行
い、処理時間は全ての温度において１時間である。コン
タクト抵抗およびコンタクトリーク電流の測定は、５Ｖ
印加のもとに行なわれている。なお、コンタクトリーク
電流の測定は、０．４μｍ□のコンタクト孔１１９ａお
よび０．４μｍ□のコンタクト孔１１９ｂに関してのみ
行なった。
【００４２】Ｎ型拡散層に対するコンタクト孔のコンタ
クト抵抗は、コンタクトサイズに依存せずに５００℃ま
では温度の上昇とともに低下する傾向にあるが，６００
℃では急上する。４００℃〜５００℃の範囲では、コン
タクト抵抗は１ＫΩ／個より低くなり、実用化に支障は
ない〔図４〕。Ｐ型拡散層に対するコンタクト孔のコン
タクト抵抗も、４００℃〜５００℃の温度範囲では、コ
ンタクトサイズに依存せずに温度の上昇とともに低下す
る傾向にある。しかし、６００℃でのコンタクト抵抗
は、３種類のコンタクトサイズに対して同一の傾向は有
さず、（微細加工性に依存するとも考えられるが）傾向
自体がばらつく。Ｐ型拡散層に対する０．４μｍ□のコ
ンタクト孔では、４００℃（コンタクト抵抗≒１ＫΩ／
個）より高い温度でシリサイド化しなければならない
〔図５〕。なお、図示はしないが、Ｎ型拡散層およびＰ
型拡散層に対するコンタクト孔のコンタクト抵抗におい
て、６００℃でのシリサイド化を窒素雰囲気での１〜５
分程度の急速加熱法（ＲＴＰ）で行なうならば、このと
きのコンタクト抵抗は、それぞれ図４，５における６０
０℃でのコンタクト抵抗より低い値になる。また、５０
０℃での１〜５分程度のＲＴＰでのコンタクト抵抗も、
それぞれ図４，５における５００℃でのコンタクト抵抗
と同程度となる。４７０℃〜５５０℃の範囲ではこの傾
向にある。逆に、４００℃での１〜５分程度のＲＴＰで
のコンタクト抵抗は、それぞれ図４，５における４００
℃でのコンタクト抵抗より高くなる。前述したよに、Ｖ
P のウインド幅の制約から、シリサイド化温度は５３０
℃以上では好ましくない。４７０℃以上の温度で、イオ
ン注入により非晶質化したシリコンが再結晶化する。Ｒ
ＴＰによるシリサイド化等を用いた製造時間の短縮等を
配慮するならば、より好ましいシリサイド化温度は、５
００±２０℃である。
クト抵抗は、コンタクトサイズに依存せずに５００℃ま
では温度の上昇とともに低下する傾向にあるが，６００
℃では急上する。４００℃〜５００℃の範囲では、コン
タクト抵抗は１ＫΩ／個より低くなり、実用化に支障は
ない〔図４〕。Ｐ型拡散層に対するコンタクト孔のコン
タクト抵抗も、４００℃〜５００℃の温度範囲では、コ
ンタクトサイズに依存せずに温度の上昇とともに低下す
る傾向にある。しかし、６００℃でのコンタクト抵抗
は、３種類のコンタクトサイズに対して同一の傾向は有
さず、（微細加工性に依存するとも考えられるが）傾向
自体がばらつく。Ｐ型拡散層に対する０．４μｍ□のコ
ンタクト孔では、４００℃（コンタクト抵抗≒１ＫΩ／
個）より高い温度でシリサイド化しなければならない
〔図５〕。なお、図示はしないが、Ｎ型拡散層およびＰ
型拡散層に対するコンタクト孔のコンタクト抵抗におい
て、６００℃でのシリサイド化を窒素雰囲気での１〜５
分程度の急速加熱法（ＲＴＰ）で行なうならば、このと
きのコンタクト抵抗は、それぞれ図４，５における６０
０℃でのコンタクト抵抗より低い値になる。また、５０
０℃での１〜５分程度のＲＴＰでのコンタクト抵抗も、
それぞれ図４，５における５００℃でのコンタクト抵抗
と同程度となる。４７０℃〜５５０℃の範囲ではこの傾
向にある。逆に、４００℃での１〜５分程度のＲＴＰで
のコンタクト抵抗は、それぞれ図４，５における４００
℃でのコンタクト抵抗より高くなる。前述したよに、Ｖ
P のウインド幅の制約から、シリサイド化温度は５３０
℃以上では好ましくない。４７０℃以上の温度で、イオ
ン注入により非晶質化したシリコンが再結晶化する。Ｒ
ＴＰによるシリサイド化等を用いた製造時間の短縮等を
配慮するならば、より好ましいシリサイド化温度は、５
００±２０℃である。
【００４３】４００℃〜６００℃の温度範囲では、Ｎ型
拡散層およびＰ型拡散層に対するコンタクト孔のコンタ
クトリーク電流は、それぞれシリサイド化温度の上昇と
ともに低下する〔図４，５〕。
拡散層およびＰ型拡散層に対するコンタクト孔のコンタ
クトリーク電流は、それぞれシリサイド化温度の上昇と
ともに低下する〔図４，５〕。
【００４４】Ｎ型拡散層に達するコンタクト孔でのコン
タクト抵抗およびコンタクトリーク電流のコンタクトイ
オン注入量依存性を示すグラフである図６と、Ｐ型拡散
層に達するコンタクト孔でのコンタクト抵抗およびコン
タクトリーク電流のコンタクトイオン注入量依存性を示
すグラフである図７とを参照すると、上記一実施例によ
るコンタクト抵抗およびコンタクトリーク電流は以下の
ようになる。
タクト抵抗およびコンタクトリーク電流のコンタクトイ
オン注入量依存性を示すグラフである図６と、Ｐ型拡散
層に達するコンタクト孔でのコンタクト抵抗およびコン
タクトリーク電流のコンタクトイオン注入量依存性を示
すグラフである図７とを参照すると、上記一実施例によ
るコンタクト抵抗およびコンタクトリーク電流は以下の
ようになる。
【００４５】Ｎ型拡散層１０８ａおよびＰ型拡散層１０
９ａのＸｊは、ともに０．１５μｍ程度である。Ｎ型拡
散層１０８ａを形成するためのコンタクトイオン注入は
０．４μｍ□のコンタクト孔１１９ａを通しての燐のイ
オン注入であり、Ｐ型拡散層１０９ａを形成するための
コンタクトイオン注入は０．４μｍ□のコンタクト孔１
１９ｂを通してのＢＦ2 のイオン注入である。これらの
イオン注入の際には、コンタクト孔１１９ａ底部のＮ型
拡散層１０８表面およびコンタクト孔１１９ｂ底部のＰ
型拡散層１０９表面は、それぞれ１０ｎｍ程度の膜厚を
有する表面保護用の酸化シリコン膜により覆われてい
る。シリサイド化温度は５００℃，処理時間は１時間で
ある。
９ａのＸｊは、ともに０．１５μｍ程度である。Ｎ型拡
散層１０８ａを形成するためのコンタクトイオン注入は
０．４μｍ□のコンタクト孔１１９ａを通しての燐のイ
オン注入であり、Ｐ型拡散層１０９ａを形成するための
コンタクトイオン注入は０．４μｍ□のコンタクト孔１
１９ｂを通してのＢＦ2 のイオン注入である。これらの
イオン注入の際には、コンタクト孔１１９ａ底部のＮ型
拡散層１０８表面およびコンタクト孔１１９ｂ底部のＰ
型拡散層１０９表面は、それぞれ１０ｎｍ程度の膜厚を
有する表面保護用の酸化シリコン膜により覆われてい
る。シリサイド化温度は５００℃，処理時間は１時間で
ある。
【００４６】まず、Ｎ型拡散層に対するコンタクト孔の
コンタクト抵抗は、燐の注入量の増加に従って、１０14
ｃｍ-2程度までは一旦低下し、１０15ｃｍ-2以上では高
くなる。この傾向は、注入エネルギーの増加とともに強
くなる。コンタクト抵抗の結果から、注入エネルギ
（Ｅ）に対する好ましい注入量（Φ）は、次のようにな
る。Ｅ＝１０ＫｅＶでは１０13ｃｍ-2≦Φ≦１０16ｃｍ
-2，Ｅ＝３０ＫｅＶでは１０13ｃｍ-2≦Φ〈１０16ｃｍ
-2，Ｅ＝７０ＫｅＶでは１０13ｃｍ-2〈Φ〈４×１０15
ｃｍ-2，Ｅ＝１００ＫｅＶでは適当な注入量がない。Ｎ
型拡散層に対するコンタクト孔のコンタクトリーク電流
は燐の注入量の増加にともなって増加し、この傾向も注
入エネルギーの増加とともに強くなる〔図６〕。
コンタクト抵抗は、燐の注入量の増加に従って、１０14
ｃｍ-2程度までは一旦低下し、１０15ｃｍ-2以上では高
くなる。この傾向は、注入エネルギーの増加とともに強
くなる。コンタクト抵抗の結果から、注入エネルギ
（Ｅ）に対する好ましい注入量（Φ）は、次のようにな
る。Ｅ＝１０ＫｅＶでは１０13ｃｍ-2≦Φ≦１０16ｃｍ
-2，Ｅ＝３０ＫｅＶでは１０13ｃｍ-2≦Φ〈１０16ｃｍ
-2，Ｅ＝７０ＫｅＶでは１０13ｃｍ-2〈Φ〈４×１０15
ｃｍ-2，Ｅ＝１００ＫｅＶでは適当な注入量がない。Ｎ
型拡散層に対するコンタクト孔のコンタクトリーク電流
は燐の注入量の増加にともなって増加し、この傾向も注
入エネルギーの増加とともに強くなる〔図６〕。
【００４７】これらの結果から、次の知見が得られる。
射影飛程（ＲP ）のイオン注入により非晶質化される領
域は、（３／４）×ＲP 〜（５／４）×ＲP の範囲であ
る。Φが小さいとき、特にＥが大きくなるとＮ型拡散層
１０８表面が非晶質化されにくくなり、コンタクト抵抗
が高くなる。ＥもしくはΦが大きな値のとき、Ｎ型イオ
ン注入層１５１（図２，３参照）はＮ型拡散層１０８を
突き抜けてしまい、Ｎ型拡散層１０８の接合部がシリサ
イド化処理によりよっても再結晶化しにくくなり、コン
タクト抵抗，コンタクトリーク電流がともに増大する。
従って、Ｎ型イオン注入層１５１はＮ型拡散層１０８を
突き抜けていないことが、好ましくなる。本実施例では
コンタクトイオン注入に燐を用いたが、砒素を用いる場
合、好ましいＥ，Φの範囲は本実施例より狭くなる。上
記特開平４−２１５４２４号公報では論拠の明示もなく
一義的に数値限定がなされているが、所望のイオン種の
みにより好ましＥ，Φの範囲が一義的に決まるのではな
く、コンタクト孔１１９ａ底部を覆う表面保護用の酸化
シリコン膜の膜厚，Ｎ型拡散層１０８のＸｊ，チタン膜
１５３の膜厚等により決定される。
射影飛程（ＲP ）のイオン注入により非晶質化される領
域は、（３／４）×ＲP 〜（５／４）×ＲP の範囲であ
る。Φが小さいとき、特にＥが大きくなるとＮ型拡散層
１０８表面が非晶質化されにくくなり、コンタクト抵抗
が高くなる。ＥもしくはΦが大きな値のとき、Ｎ型イオ
ン注入層１５１（図２，３参照）はＮ型拡散層１０８を
突き抜けてしまい、Ｎ型拡散層１０８の接合部がシリサ
イド化処理によりよっても再結晶化しにくくなり、コン
タクト抵抗，コンタクトリーク電流がともに増大する。
従って、Ｎ型イオン注入層１５１はＮ型拡散層１０８を
突き抜けていないことが、好ましくなる。本実施例では
コンタクトイオン注入に燐を用いたが、砒素を用いる場
合、好ましいＥ，Φの範囲は本実施例より狭くなる。上
記特開平４−２１５４２４号公報では論拠の明示もなく
一義的に数値限定がなされているが、所望のイオン種の
みにより好ましＥ，Φの範囲が一義的に決まるのではな
く、コンタクト孔１１９ａ底部を覆う表面保護用の酸化
シリコン膜の膜厚，Ｎ型拡散層１０８のＸｊ，チタン膜
１５３の膜厚等により決定される。
【００４８】次に、Ｐ型拡散層に対するコンタクト孔の
コンタクト抵抗も、ＢＦ2 のΦの増加に従って、３〜５
×１０14ｃｍ-2前後までは低下し、これ以上では高くな
る。この傾向は、注入エネルギーの増加とともに強くな
る。コンタクト抵抗の結果から、注入エネルギ（Ｅ）に
対する好ましい注入量（Φ）は、次のようになる。Ｅ＝
１０ＫｅＶでは３×１０13ｃｍ-2≦Φ≦３×１０16ｃｍ
-2，Ｅ＝３０ＫｅＶでは３×１０13ｃｍ-2≦Φ〈３×１
０16ｃｍ-2，Ｅ＝７０ＫｅＶでは３×１０13ｃｍ-2≦Φ
≦３×１０15ｃｍ-2，Ｅ＝１００ＫｅＶでは３×１０13
ｃｍ-2〈Φ≦１×１０15ｃｍ-2となる。Ｐ型拡散層に対
するコンタクト孔のコンタクトリーク電流もＢＦ2 のΦ
の増加にともなって増加し、この傾向もＥの増加ととも
に強くなる。Ｎ型拡散層でのコンタクト抵抗およびコン
タクトリーク電流の考察と同様に、Ｐ型イオン注入層１
５２はＰ型拡散層１０９を突き抜けていないことが、好
ましくなる〔図７〕。なお、Ｅ＝１０ＫｅＶでのコンタ
クト抵抗が、Φ≦１０16ｃｍ-2でＥ＝３０ＫｅＶでのコ
ンタクト抵抗より大きな値となっているが、これはＥ＝
１０ＫｅＶでのＰ型イオン注入層１５２がチタン膜１５
３の膜厚に比較してかなり薄いためである。
コンタクト抵抗も、ＢＦ2 のΦの増加に従って、３〜５
×１０14ｃｍ-2前後までは低下し、これ以上では高くな
る。この傾向は、注入エネルギーの増加とともに強くな
る。コンタクト抵抗の結果から、注入エネルギ（Ｅ）に
対する好ましい注入量（Φ）は、次のようになる。Ｅ＝
１０ＫｅＶでは３×１０13ｃｍ-2≦Φ≦３×１０16ｃｍ
-2，Ｅ＝３０ＫｅＶでは３×１０13ｃｍ-2≦Φ〈３×１
０16ｃｍ-2，Ｅ＝７０ＫｅＶでは３×１０13ｃｍ-2≦Φ
≦３×１０15ｃｍ-2，Ｅ＝１００ＫｅＶでは３×１０13
ｃｍ-2〈Φ≦１×１０15ｃｍ-2となる。Ｐ型拡散層に対
するコンタクト孔のコンタクトリーク電流もＢＦ2 のΦ
の増加にともなって増加し、この傾向もＥの増加ととも
に強くなる。Ｎ型拡散層でのコンタクト抵抗およびコン
タクトリーク電流の考察と同様に、Ｐ型イオン注入層１
５２はＰ型拡散層１０９を突き抜けていないことが、好
ましくなる〔図７〕。なお、Ｅ＝１０ＫｅＶでのコンタ
クト抵抗が、Φ≦１０16ｃｍ-2でＥ＝３０ＫｅＶでのコ
ンタクト抵抗より大きな値となっているが、これはＥ＝
１０ＫｅＶでのＰ型イオン注入層１５２がチタン膜１５
３の膜厚に比較してかなり薄いためである。
【００４９】図６，７の結果から、上記一実施例とは別
の方法によりＮ型イオン注入層およびＰ型イオン注入層
を形成することが可能となり、製造工程が簡略化でき
る。
の方法によりＮ型イオン注入層およびＰ型イオン注入層
を形成することが可能となり、製造工程が簡略化でき
る。
【００５０】例えば、コンタクト孔１１９ａ，１１９ｂ
を形成し、所定膜厚の表面保護用の酸化シリコン膜を形
成した後、フォトレジスト膜を設けずに、全面に１０Ｋ
ｅＶ，１×１０14ｃｍ-2の燐のコンタクトイオン注入を
行なう。これにより、コンタクト孔１１９ａ直下のＮ型
拡散層１０８表面にはＮ型イオン注入層１５１が形成さ
れ、コンタクト孔１１９ｂ直下のＰ型拡散層１０９表面
にもＮ型イオン注入層が形成される。コンタクト孔１１
９ａをフォトレジスト膜で覆った後、７０ＫｅＶ，１×
１０15ｃｍ-2のＢＦ2 のコンタクトイオン注入を行な
う。このコンタクトイオン注入のＥ，Φの値はともに燐
のコンタクトイオン注入のＥ，Φの値より大きいため、
Ｐ型拡散層１０９表面に形成されていたＮ型イオン注入
層は結果として消滅し，この部分にはＰ型イオン注入層
が形成されることになる。
を形成し、所定膜厚の表面保護用の酸化シリコン膜を形
成した後、フォトレジスト膜を設けずに、全面に１０Ｋ
ｅＶ，１×１０14ｃｍ-2の燐のコンタクトイオン注入を
行なう。これにより、コンタクト孔１１９ａ直下のＮ型
拡散層１０８表面にはＮ型イオン注入層１５１が形成さ
れ、コンタクト孔１１９ｂ直下のＰ型拡散層１０９表面
にもＮ型イオン注入層が形成される。コンタクト孔１１
９ａをフォトレジスト膜で覆った後、７０ＫｅＶ，１×
１０15ｃｍ-2のＢＦ2 のコンタクトイオン注入を行な
う。このコンタクトイオン注入のＥ，Φの値はともに燐
のコンタクトイオン注入のＥ，Φの値より大きいため、
Ｐ型拡散層１０９表面に形成されていたＮ型イオン注入
層は結果として消滅し，この部分にはＰ型イオン注入層
が形成されることになる。
【００５１】これとは逆の次の方法も可能である。コン
タクト孔１１９ａ，１１９ｂを形成し、所定膜厚の表面
保護用の酸化シリコン膜を形成した後、フォトレジスト
膜を設けずに、全面に３０ＫｅＶ，１×１０14ｃｍ-2の
ＢＦ2 のコンタクトイオン注入を行なう。コンタクト孔
１１９ｂをフォトレジスト膜で覆った後、７０ＫｅＶ，
２×１０15ｃｍ-2の燐のコンタクトイオン注入を行な
う。
タクト孔１１９ａ，１１９ｂを形成し、所定膜厚の表面
保護用の酸化シリコン膜を形成した後、フォトレジスト
膜を設けずに、全面に３０ＫｅＶ，１×１０14ｃｍ-2の
ＢＦ2 のコンタクトイオン注入を行なう。コンタクト孔
１１９ｂをフォトレジスト膜で覆った後、７０ＫｅＶ，
２×１０15ｃｍ-2の燐のコンタクトイオン注入を行な
う。
【００５２】
【発明の効果】以上説明したように本発明の半導体記憶
装置の製造方法では、誘電体膜が酸化タンタル（Ｔａ2
Ｏ5 ）膜からなるスタックド型のキャパシタを有し，周
辺回路がＣＭＯＳからなるＤＲＡＭの製造方法におい
て、ＣＭＯＳのＮ型拡散層，Ｐ型拡散層にそれぞれコン
タクトイオン注入を行なってＮ型イオン注入層，Ｐ型イ
オン注入層を形成する際にこれらのＮ型イオン注入層，
Ｐ型イオン注入層がそれぞれＮ型拡散層，Ｐ型拡散層を
突き抜けないように形成し、さらにコンタクト孔を覆う
チタン膜および窒化チタン膜からなるバリアメタル膜の
シリサイド化を高々５００℃程度の温度で行なってい
る。この結果、キャパシタのリーク電流の増大を抑制す
ると同時に、所望のコンタクト抵抗を有する周辺回路を
形成するこのが、容易になる。
装置の製造方法では、誘電体膜が酸化タンタル（Ｔａ2
Ｏ5 ）膜からなるスタックド型のキャパシタを有し，周
辺回路がＣＭＯＳからなるＤＲＡＭの製造方法におい
て、ＣＭＯＳのＮ型拡散層，Ｐ型拡散層にそれぞれコン
タクトイオン注入を行なってＮ型イオン注入層，Ｐ型イ
オン注入層を形成する際にこれらのＮ型イオン注入層，
Ｐ型イオン注入層がそれぞれＮ型拡散層，Ｐ型拡散層を
突き抜けないように形成し、さらにコンタクト孔を覆う
チタン膜および窒化チタン膜からなるバリアメタル膜の
シリサイド化を高々５００℃程度の温度で行なってい
る。この結果、キャパシタのリーク電流の増大を抑制す
ると同時に、所望のコンタクト抵抗を有する周辺回路を
形成するこのが、容易になる。
【図１】本発明の一実施例の製造工程の断面模式図であ
る。
る。
【図２】上記一実施例の製造工程の要部の部分拡大断面
模式図である。
模式図である。
【図３】上記一実施例の応用例の製造工程の要部の部分
拡大断面模式図である。
拡大断面模式図である。
【図４】上記一実施例の効果を説明するための図であ
り、Ｎ型拡散層に対するコンタクト孔でのコンタクト抵
抗およびコンタクトリーク電流のシリサイド化温度依存
性を示すグラフである。
り、Ｎ型拡散層に対するコンタクト孔でのコンタクト抵
抗およびコンタクトリーク電流のシリサイド化温度依存
性を示すグラフである。
【図５】上記一実施例の効果を説明するための図であ
り、Ｐ型拡散層に対するコンタクト孔でのコンタクト抵
抗およびコンタクトリーク電流のシリサイド化温度依存
性を示すグラフである。
り、Ｐ型拡散層に対するコンタクト孔でのコンタクト抵
抗およびコンタクトリーク電流のシリサイド化温度依存
性を示すグラフである。
【図６】上記一実施例の効果を説明するための図であ
り、Ｎ型拡散層に対するコンタクト孔でのコンタクト抵
抗およびコンタクトリーク電流の燐コンタクトイオン注
入量依存性を示すグラフである。
り、Ｎ型拡散層に対するコンタクト孔でのコンタクト抵
抗およびコンタクトリーク電流の燐コンタクトイオン注
入量依存性を示すグラフである。
【図７】上記一実施例の効果を説明するための図であ
り、Ｐ型拡散層に対するコンタクト孔でのコンタクト抵
抗およびコンタクトリーク電流のＢＦ2 コンタクトイオ
ン注入量依存性を示すグラフである。
り、Ｐ型拡散層に対するコンタクト孔でのコンタクト抵
抗およびコンタクトリーク電流のＢＦ2 コンタクトイオ
ン注入量依存性を示すグラフである。
【図８】従来の技術の問題点を説明するための図であ
り、キャパシタのリーク電流のセルプレート電圧に対す
る依存性を示すグラフである。
り、キャパシタのリーク電流のセルプレート電圧に対す
る依存性を示すグラフである。
１０１ シリコン基板 １０２ Ｐウェル １０３ Ｎウェル １０４ フィールド酸化膜 １０５ ゲート酸化膜 １０６ａ ワード線 １０６ｂ，１０６ｃ ゲート電極 １０７，１０７ａ，１０７ｂ，１０８，１０８ａ Ｎ
型拡散層 １０９，１０９ａ Ｐ型拡散層 １１０，１１０ａ，１１０ｂ，１１３，１１３ａ，１１
３ｂ，１１８ 層間絶縁膜 １１１ ビットコンタクト孔 １１２ ビット線 １１４ ストレージノードコンタクト孔 １１５ ストレージノード電極 １１６ 酸化タンタル膜 １１７ セルプレート電極 １１９ａ，１１９ｂ コンタクト孔 １２０ａ，１２０ｂ バリアメタル膜 １２１ａ，１２１ｂ タングステン膜 １２２ａ，１２２ｂ アルミ合金膜 １３１，１３２ａ，１３２ｂ 酸化シリコン膜 １３２ｂａ スペーサ １３３ａ，１３３ｂ フォトレジスト膜 １５１ Ｎ型イオン注入層 １５２ Ｐ型イオン注入層 １５３ チタン膜 １５４ 窒化チタン膜 １５５ チタンシリサイド膜
型拡散層 １０９，１０９ａ Ｐ型拡散層 １１０，１１０ａ，１１０ｂ，１１３，１１３ａ，１１
３ｂ，１１８ 層間絶縁膜 １１１ ビットコンタクト孔 １１２ ビット線 １１４ ストレージノードコンタクト孔 １１５ ストレージノード電極 １１６ 酸化タンタル膜 １１７ セルプレート電極 １１９ａ，１１９ｂ コンタクト孔 １２０ａ，１２０ｂ バリアメタル膜 １２１ａ，１２１ｂ タングステン膜 １２２ａ，１２２ｂ アルミ合金膜 １３１，１３２ａ，１３２ｂ 酸化シリコン膜 １３２ｂａ スペーサ １３３ａ，１３３ｂ フォトレジスト膜 １５１ Ｎ型イオン注入層 １５２ Ｐ型イオン注入層 １５３ チタン膜 １５４ 窒化チタン膜 １５５ チタンシリサイド膜
Claims (6)
- 【請求項１】 一導電型のシリコン基板の表面の周辺回
路形成予定領域の一部および該周辺回路形成予定領域の
残りの部分並びにメモリセルアレイ形成予定領域にそれ
ぞれＮウェルおよびＰウェルを形成し、該シリコン基板
の表面の所要の領域にそれぞれフィールド酸化膜および
ゲート酸化膜を形成し、該メモリセルアレイ形成予定領
域および該周辺回路形成予定領域にそれぞれワード線お
よびゲート電極を形成する工程と、 前記ワード線および前記フィールド酸化膜等をマスクに
したＮ型不純物のイオン注入により前記メモリセルアレ
イ形成予定領域の前記Ｐウェル表面に第１のＮ型拡散層
を形成する工程と、 前記ゲート電極および前記フィールド酸化膜等をマスク
にした砒素のイオン注入により前記周辺回路形成予定領
域の前記Ｐウェル表面に第２のＮ型拡散層を形成する工
程と、 前記ゲート電極および前記フィールド酸化膜等をマスク
にしたＢＦ2 のイオン注入により前記Ｎウェル表面にＰ
型拡散層を形成する工程と、 前記フィールド酸化膜，ワード線およびゲート電極を含
めて前記シリコン基板の表面を覆う第１の層間絶縁膜を
形成する工程と、 前記第１の層間絶縁膜を貫通して前記第１のＮ型拡散層
に達するビットコンタクト孔を形成し、該ビットコンタ
クト孔を介して該第１のＮ型拡散層に接続されるビット
線を形成し、該ビット線を含めて該第１の層間絶縁膜の
表面を覆う第２の層間絶縁膜を形成する工程と、 前記第２および第１の層間絶縁膜を貫通して前記第１の
Ｎ型拡散層に達するストーレージノードコンタクト孔を
形成し、該ストーレージノードコンタクト孔を介して該
第１のＮ型拡散層に接続されるストレージノード電極を
形成し、該ストレージノード電極表面を覆う酸化タンタ
ル膜を形成し、セルプレート電極を形成することにより
メモリセルアレイを形成し、該セルプレート電極を含め
て該第２の層間絶縁膜の表面を覆う第３の層間絶縁膜を
形成する工程と、 前記第３，第２および第１の層間絶縁膜を貫通してそれ
ぞれ前記第２のＮ型拡散層および前記Ｐ型拡散層に達す
る第１のコンタクト孔および第２のコンタクト孔を形成
する工程と、 プラズマ励起気相成長法により，前記第１および第２の
コンタクト孔を含めて前記第３の層間絶縁膜の表面を覆
う所要膜厚の表面保護用の酸化シリコン膜を形成する工
程と、 少なくとも前記第１のコンタクト孔を介した所定条件の
燐の第１のコンタクトイオン注入と少なくとも前記第２
のコンタクト孔を介した所定条件のＢＦ2 の第２のコン
タクトイオン注入とにより、該第１のコンタクト孔底部
の前記第２のＮ型拡散層の表面の該第２のＮ型拡散層の
接合の深さより浅い領域にＮ型イオン注入層を形成し、
該第２のコンタクト孔底部の前記Ｐ型拡散層の表面の該
Ｐ型拡散層の接合の深さより浅い領域にＰ型イオン注入
層を形成する工程と、 少なくとも前記第１および第２のコンタクト孔底部と前
記第３の層間絶縁膜上面との前記表面保護用の酸化シリ
コン膜を除去し、該第１および第２のコンタクト孔を含
めて該第３の層間絶縁膜の表面を覆うチタン膜と窒化チ
タン膜とを順次形成し、高々５００℃程度の温度でシリ
サイド化反応を行なう工程と、 前記窒化チタン膜の表面を覆うタングステン膜を気相成
長法により形成し、該タングステン膜をエッチバックし
て前記第１および第２のコンタクト孔内に該タングステ
ン膜を残置し、全面を覆うアルミ合金膜をスパッタリン
グにより形成し、該アルミ合金膜，窒化チタン膜および
チタン膜をエッチングして金属配線を形成することによ
り周辺回路を形成する工程とを有することを特徴とする
半導体記憶装置の製造方法。 - 【請求項２】 前記第１および第２の層間絶縁膜がＴＥ
ＯＳを主原料とした気相成長法による第１および第２の
ノンドープの酸化シリコン膜からなることと、 前記第３の層間絶縁膜の形成が、プラズマ励起気相成長
法による第３のノンドープの酸化シリコン膜の形成と、
ＳＯＧ膜の形成と、該ＳＯＧ膜および該第３のノンドー
プの酸化シリコン膜のエッチバックと、プラズマ励起気
相成長法による第４のノンドープの酸化シリコン膜の形
成とからなることと、 前記第１および第２のコンタクト孔を覆う前記表面保護
用の酸化シリコンが、希釈弗酸により除去されることと
を併せて特徴とする請求項１記載の半導体記憶装置の製
造方法。 - 【請求項３】 前記第１の層間絶縁膜が高温の減圧気相
成長法によるノンドープの酸化シリコン膜とＴＥＯＳを
主原料とした気相成長法による第１のＢＰＳＧ膜との積
層膜からなり、前記第２の層間絶縁膜がＴＥＯＳを主原
料とした気相成長法による第２のＢＰＳＧ膜からなるこ
とと、 前記第３の層間絶縁膜の形成が、プラズマ励起気相成長
法による第２のノンドープの酸化シリコン膜の形成と、
ＳＯＧ膜の形成と、該ＳＯＧ膜および該第２のノンドー
プの酸化シリコン膜のエッチバックと、プラズマ励起気
相成長法による第３のノンドープの酸化シリコン膜の形
成とからなることと、 前記第１および第２のコンタクト孔を覆う前記表面保護
用の酸化シリコンがエッチバックされ、該第１および第
２のコンタクト孔の側面に該表面保護用の酸化シリコン
膜からなるスペーサが残置されることと併せて特徴とす
る請求項１記載の半導体記憶装置の製造方法。 - 【請求項４】 前記第１のコンタクトイオン注入が、前
記第２のコンタクト孔を覆い，前記第１のコンタクト孔
に開口部を有する第１のフォトレジスト膜をマスクに用
い、第１のドーズ量による燐のイオン注入からなること
と、 前記第２のコンタクトイオン注入が、前記第１のコンタ
クト孔を覆い，前記第２のコンタクト孔に開口部を有す
る第２のフォトレジスト膜をマスクに用い、第２のドー
ズ量によるＢＦ2 のイオン注入からなることとを併せて
特徴とする請求項１，請求項２あるいは請求項３記載の
半導体記憶装置の製造方法。 - 【請求項５】 前記第１のコンタクトイオン注入が第１
のドーズ量の燐の全面イオン注入からなることと、 前記第２のコンタクトイオン注入が、前記第１のコンタ
クト孔を覆い，前記第２のコンタクト孔に開口部を有す
るフォトレジスト膜をマスクに用い、前記第１のドーズ
量より大きな第２のドーズ量によるＢＦ2 のイオン注入
からなることとを併せて特徴とする請求項１，請求項２
あるいは請求項３記載の半導体記憶装置の製造方法。 - 【請求項６】 前記第２のコンタクトイオン注入が第１
のドーズ量のＢＦ2の全面イオン注入からなることと、 前記第１のコンタクトイオン注入が、前記第２のコンタ
クト孔を覆い，前記第１のコンタクト孔に開口部を有す
るフォトレジスト膜をマスクに用い、前記第１のドーズ
量より大きな第２のドーズ量による燐のイオン注入から
なることとを併せて特徴とする請求項１，請求項２ある
いは請求項３記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294394A JP2643870B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体記憶装置の製造方法 |
| US08/562,224 US5726083A (en) | 1994-11-29 | 1995-11-28 | Process of fabricating dynamic random access memory device having storage capacitor low in contact resistance and small in leakage current through tantalum oxide film |
| KR1019950046605A KR0169013B1 (ko) | 1994-11-29 | 1995-11-29 | 반도체 다이내믹 랜덤 액세스 메모리 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6294394A JP2643870B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153857A JPH08153857A (ja) | 1996-06-11 |
| JP2643870B2 true JP2643870B2 (ja) | 1997-08-20 |
Family
ID=17807173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6294394A Expired - Lifetime JP2643870B2 (ja) | 1994-11-29 | 1994-11-29 | 半導体記憶装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5726083A (ja) |
| JP (1) | JP2643870B2 (ja) |
| KR (1) | KR0169013B1 (ja) |
Families Citing this family (112)
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-
1995
- 1995-11-28 US US08/562,224 patent/US5726083A/en not_active Expired - Lifetime
- 1995-11-29 KR KR1019950046605A patent/KR0169013B1/ko not_active IP Right Cessation
Also Published As
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|---|---|
| JPH08153857A (ja) | 1996-06-11 |
| US5726083A (en) | 1998-03-10 |
| KR0169013B1 (ko) | 1999-01-15 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100502 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 16 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| SG99 | Written request for registration of restore |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R371 | Transfer withdrawn |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| SG99 | Written request for registration of restore |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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| S803 | Written request for registration of cancellation of provisional registration |
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|
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