KR102271773B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자 제조 방법은, 셀(cell) 영역 및 주변(peri) 영역을 가지는 기판을 준비하는 단계, 셀 영역에 제1 방향으로 배치된 제1 그루브에 의해 서로 이격되고 제1 방향으로 연장되며 제1 방향과 수직한 제2 방향으로 서로 떨어져 있는 복수개의 비트 라인 구조체를 형성하고, 주변 영역에 비트 라인 구조체와 동일한 물질로 이루어진 복수개의 게이트 구조체를 형성하는 단계, 비트 라인 구조체 및 게이트 구조체의 양쪽 측벽에 스페이서를 형성하는 단계, 제1 그루브를 매립하고 게이트 구조체 상면을 덮는 탄소를 함유하는 희생막을 형성하는 단계 및 희생막을 화학적기계적연마하여 비트 라인 구조체 및 게이트 구조체의 상면에서 연마 정지하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 제조 방법{Method of fabricating semiconductor device}
본 발명의 기술적 사상은 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자에 관한 것으로, 특히 상호 교차하는 다수의 배선 라인들 및 매몰 콘택들을 형성함에 있어서 셀(cell) 영역과 주변(peri) 영역과의 단차를 제거하여 패턴 불량을 방지할 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선 라인과 이들 사이에 개재되는 복수의 매몰 콘택(Buried Contact: BC)을 형성하는 공정이 점차 복잡해지고 어려워지고 있다. 예컨대, 셀(cell) 영역과 주변(peri) 영역과의 구조 차이로 단차가 발생하고, 이로 인하여 후속 공정에서 패턴 불량을 야기한다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 고도로 축소된 반도체 소자 제조 공정에 있어서, 매몰 콘택(BC)용 오픈 공간 감소로 인한 NOP(Not Open) 마진 부족 문제와 매몰 콘택(BC) 리세스 산포 문제를 해결할 수 있는 반도체 소자 제조 방법을 제공하는 데에 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 매몰 콘택(BC)용 오픈 공간을 형성하는 과정에서 셀(cell) 영역과 주변(peri) 영역과의 단차를 화학적기계적연마 공정을 통하여 제거함으로써, 후속 공정의 패턴 불량을 방지할 수 있는 반도체 소자 제조방법을 제공하는 데에 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 제조 방법은, 셀(cell) 영역 및 주변(peri) 영역을 가지는 기판을 준비하는 단계; 상기 셀 영역에 제1 방향으로 배치된 제1 그루브에 의해 서로 이격되고 상기 제1 방향으로 연장되며 제1 방향과 수직한 제2 방향으로 서로 떨어져 있는 복수개의 비트 라인 구조체를 형성하고, 상기 주변 영역에 상기 비트 라인 구조체와 동일한 물질로 이루어진 복수개의 게이트 구조체를 형성하는 단계; 상기 비트 라인 구조체 및 게이트 구조체의 양쪽 측벽에 스페이서를 형성하는 단계; 상기 제1 그루브를 매립하고 상기 게이트 구조체 상면을 덮는 희생막을 형성하는 단계; 및 상기 비트 라인 구조체 및 상기 게이트 구조체의 상면이 노출되도록 상기 희생막을 평탄화하는 단계를 포함하는 것이다.
예시적인 실시예들에서, 상기 희생막을 화학적기계적연마 공정에 의해 평탄화하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 희생막은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 희생막은 상기 희생막을 구성하는 유기 화합물의 총 중량을 기준으로 85 내지 99 중량%의 탄소 함량을 가지는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 희생막을 형성하는 단계는 SOH(Spin on hardmask)를 스핀 코팅하여 막을 형성하는 단계와, 상기 막을 베이크(bake)하여 경화시키는 단계를 포함하는 것이다.
예시적인 실시예들에서, 상기 막을 300 내지 550℃의 온도하에서 베이크하여 경화시키는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 화학적기계적연마는 슬러리 조성물의 총 중량을 기준으로 산화물 연마입자를 0.001~5 중량%; 산화제를 0.1~5 중량%; 연마조절제를 0~5 중량%; 계면활성제를 0~3 중량%; pH 조절제를 0~3 중량%; 및 탈이온수를 79~99.889 중량% 포함하는 유기막을 연마하는데 사용되는 슬러리 조성물을 사용하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 슬러리 조성물은 2.0 내지 5.0의 pH를 가지는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 스페이서는 상기 비트 라인 구조체의 양쪽 측벽에 질화막으로 형성된 제1 스페이서와, 상기 제1 스페이서 상에 산화막으로 형성된 제2 스페이서를 포함하는 것이다.
예시적인 실시예들에서, 상기 희생막을 평탄화하는 단계 후에 상기 희생막을 패터닝하여 상기 제1 방향으로 서로 떨어져 위치하는 복수개의 제2 그루브를 형성하는 단계; 상기 제2 그루브 내에 펜스 절연막을 형성하는 단계; 상기 희생막을 제거하여 상기 펜스 절연막의 양측에 상기 제1 방향 및 상기 제2 방향으로 서로 떨어져 위치하는 복수개의 제3 그루브를 형성하는 단계를 더 포함하는 것이다.
예시적인 실시예들에서, 상기 제3 그루브를 형성하는 단계는, 상기 희생막을 애싱(ashing) 및 스트립(strip)을 통해 제거하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제3 그루브를 형성하는 단계 후에, 상기 제3 그루브를 매립하고 상기 기판에 전기적으로 연결되는 도전성 폴리실리콘을 형성하는 단계; 및 에치백을 통해 상기 폴리실리콘의 상부 부분을 제거하고, 상기 비트 라인 구조체, 스페이서 및 펜스 절연막을 덮는 금속막을 형성하는 단계를 더 포함하는 것이다.
예시적인 실시예들에서, 상기 금속막을 형성하는 단계 후에, 상기 금속막 상에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 통해 노출된 하부의 상기 금속막, 비트 라인 구조체, 스페이서 및 펜스 절연막의 일부를 식각하여 복수개의 제4 그루브를 형성하는 단계를 포함하고, 상기 제4 그루브를 통해 상기 금속막은 서로 전기적으로 단절된 다수의 랜딩 패드로 분리되는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 제조 방법은, 셀 영역 및 주변 영역을 가지는 기판을 준비하는 단계; 상기 셀 영역에 제1 방향으로 배치된 제1 그루브에 의해 서로 이격되고 상기 제1 방향으로 연장되며 제1 방향과 수직한 제2 방향으로 서로 떨어져 있는 복수개의 비트 라인 구조체를 형성하고, 상기 주변 영역에 상기 비트 라인 구조체와 동일한 물질로 이루어진 복수개의 게이트 구조체를 형성하는 단계; 상기 비트 라인 구조체 및 게이트 구조체의 양쪽 측벽에 다중막 스페이서를 형성하는 단계; 상기 제1 그루브를 매립하고 상기 게이트 구조체 상면을 덮는 유기막을 형성하는 단계; 및 상기 유기막을 화학적기계적연마하여 상기 셀 영역과 주변 영역 간의 단차를 제거하여 평탄화시키는 단계를 포함하는 것이다.
예시적인 실시예들에서, 상기 유기막을 형성하는 단계는 SOH를 스핀 코팅하여 막을 형성하는 단계와, 상기 막을 베이크하여 경화시키는 단계를 포함하는 것이다.
예시적인 실시예들에서, 상기 화학적기계적연마는 슬러리 조성물의 총 중량을 기준으로 산화물 연마입자를 0.001~5 중량%; 산화제를 0.1~5 중량%; 연마조절제를 0~5 중량%; 계면활성제를 0~3 중량%; pH 조절제를 0~3 중량%; 및 탈이온수를 79~99.889 중량% 포함하고, 2.0 내지 5.0의 pH를 가지는 유기막을 연마하는데 사용되는 슬러리 조성물을 사용하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 다중막 스페이서의 최외곽 막을 산화막으로 형성하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자 제조 방법은, 셀 영역 및 주변 영역을 가지는 기판을 준비하는 단계; 상기 셀 영역에 제1 방향으로 배치된 제1 그루브에 의해 서로 이격되고 상기 제1 방향으로 연장되며 제1 방향과 수직한 제2 방향으로 서로 떨어져 있는 복수개의 비트 라인 구조체를 형성하고, 상기 주변 영역에 상기 비트 라인 구조체와 동일한 물질로 이루어진 복수개의 게이트 구조체를 형성하는 단계; 상기 비트 라인 구조체 및 게이트 구조체의 양쪽 측벽에 스페이서를 형성하는 단계; 상기 제1 그루브를 매립하고 상기 게이트 구조체 상면을 덮는 탄소를 함유하는 희생막을 형성하는 단계; 및 상기 비트 라인 구조체 및 상기 게이트 구조체의 상면이 노출되도록 상기 희생막을 평탄화하는 단계; 상기 희생막을 패터닝하여 상기 제1 방향으로 서로 떨어져 위치하는 복수개의 제2 그루브를 형성하는 단계; 상기 제2 그루브 내에 상기 다중막 스페이서의 최외곽 막과 동일한 물질로 펜스 절연막을 형성하는 단계; 상기 희생막을 제거하여 상기 펜스 절연막의 양측에 상기 제1 방향 및 상기 제2 방향으로 서로 떨어져 위치하는 복수개의 제3 그루브를 형성하는 단계; 상기 제3 그루브를 매립하고 상기 기판에 전기적으로 연결되는 도전성 폴리실리콘을 형성하는 단계; 및 에치백을 통해 상기 폴리실리콘의 상부 부분을 제거하고, 상기 비트 라인 구조체, 스페이서 및 펜스 절연막을 덮는 금속막을 형성하는 단계; 상기 금속막, 비트 라인 구조체, 다중막 스페이서 및 펜스 절연막을 노출시키는 제4 그루브를 형성하는 단계를 포함하는 것이다.
예시적인 실시예들에서, 상기 희생막을 형성하는 단계는 SOH를 스핀 코팅하여 막을 형성하는 단계와, 상기 막을 베이크하여 경화시키는 단계를 포함하는 것이다.
예시적인 실시예들에서, 상기 화학적기계적연마는 슬러리 조성물의 총 중량을 기준으로 산화물 연마입자를 0.001~5 중량%; 산화제를 0.1~5 중량%; 연마조절제를 0~5 중량%; 계면활성제를 0~3 중량%; pH 조절제를 0~3 중량%; 및 탈이온수를 79~99.889 중량% 포함하고, 2.0 내지 5.0의 pH를 가지는 유기막을 연마하는데 사용되는 슬러리 조성물을 사용하는 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 반도체 소자 제조 방법에 따르면, 매몰 콘택(BC)용 오픈 공간을 비트 라인 구조체의 다중막 스페이서를 형성하는 단계에서 라인 형태로 수행함으로써, 오픈 공간을 확대시킬 수 있고 또한 식각 공정을 안정되게 진행할 수 있으므로, NOP 마진 부족 문제를 해결할 수 있고 그에 따라 매몰 콘택(BC)의 리세스 산포 문제 역시 해결할 수 있다. 제조 공정에서 SOH 재질의 희생막을 스핀 코팅 방식으로 도포하게 되면, 셀(cell) 영역과 주변(peri) 영역과의 구조 차이로 인하여 단차가 발생할 수 있고, 이를 화학적기계적연마 공정을 통하여 제거함으로써, 후속 공정의 패턴 불량을 방지할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자의 개략적인 레이아웃이다.
도 2a 내지 도 13c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자를 포함하는 카드를 보여주는 개략도이다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자를 포함하는 전자 시스템을 보여주는 개략도이다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석돼서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 반대로 제2 구성 요소는 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
이하 첨부된 도 1 내지 도 16을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자의 개략적인 레이아웃이다.
도 1을 참조하면, 본 실시예에 따른 반도체 소자(100)는 복수의 활성 영역(ACT)을 포함할 수 있다. 활성 영역(ACT)은 기판(도 2a의 110) 상에 형성된 소자 분리막(도 2a의 114)을 통해 정의될 수 있다. 도시된 바와 같이 활성 영역(ACT)은 사선(diagonal line or oblique line)의 바(bar) 형태로 배치될 수 있다.
활성 영역(ACT) 상에, 활성 영역(ACT)을 가로질러 제2 방향(x 방향)으로 상호 평행하게 연장하는 복수의 워드 라인(Word Line: WL) 또는 게이트 라인이 배치될 수 있다. 워드 라인(WL)은 등 간격으로 배치될 수 있다. 워드 라인(WL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다. 워드 라인(WL) 상에는 워드 라인(WL)과 직교하는 제1 방향(y 방향)으로 상호 평행하게 연장하는 복수의 비트 라인(Bit Line: BL)이 배치될 수 있다. 비트 라인(BL) 역시 등 간격으로 배치될 수 있다. 비트 라인(BL)의 폭이나 워드 라인(WL) 사이의 간격은 디자인 룰에 따라 결정될 수 있다.
일부 실시예에서, 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 또한, 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 의미할 수 있다, 상기와 같은 피치 간격으로 비트 라인(BL)과 워드 라인(WL)이 배치되는 경우, 반도체 소자는 6F2의 단위 셀 사이즈를 갖는 메모리 셀을 포함할 수 있다.
본 실시예에 따른 반도체 소자(100)는 활성 영역(ACT) 상에 형성된 다양한 콘택 배열들, 예컨대, 다이렉트 콘택(Direct Contact: DC), 매몰 콘택(Buried Contact: BC), 및 랜딩 패드(Landing Pad: LP) 등을 포함할 수 있다. 여기서, 다이렉트 콘택(DC)은 활성 영역(ACT)을 비트 라인에 연결하는 콘택을 의미하고, 매몰 콘택(BC)은 활성 영역을 커패시터의 하부 전극에 연결하는 콘택을 의미할 수 있다.
일반적으로 배치 구조상 매몰 콘택(BC)과 활성 영역(ACT)의 접촉 면적이 매우 적을 수 있다. 그에 따라, 활성 영역(ACT)과 접촉 면적 확대와 함께 커패시터의 하부 전극과의 접촉 면적 확대를 위해 도전성의 랜딩 패드(LP)가 도입될 수 있다. 랜딩 패드(LP)는 활성 영역(ACT)과 매몰 콘택(BC) 사이에 배치될 수도 있고, 매몰 콘택(BC)과 커패시터의 하부 전극 사이에 배치될 수도 있다. 본 실시예에서, 랜딩 패드(LP)는 매몰 콘택(BC)과 커패시터의 하부 전극 사이에 배치될 수도 있다. 이와 같이 랜딩 패드(LP) 도입을 통해 접촉 면적 확대함으로써, 활성 영역(ACT)과 커패시터 하부 전극 사이의 콘택 저항을 감소시킬 수 있다.
본 실시예의 반도체 소자(100)에서, 다이렉트 콘택(DC)은 활성 영역(ACT)의 중앙 부분으로 배치될 수 있고, 매몰 콘택(BC)은 활성 영역(ACT)의 양 끝단 부분으로 배치될 수 있다. 매몰 콘택(BC)이 활성 영역(ACT)의 양 끝단 부분으로 배치됨에 따라, 랜딩 패드(LP)는 활성 영역(ACT)의 양 끝단에 인접하여 매몰 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
워드 라인(WL)은 반도체 소자(100)의 기판 내에 매몰된 구조로 형성되고, 다이렉트 콘택(DC)이나 매몰 콘택(BC) 사이의 활성 영역(ACT)을 가로질러 배치될 수 있다. 도시된 바와 같이 2개의 워드 라인(WL)이 하나의 활성 영역(ACT)을 가로지르도록 배치되며, 활성 영역(ACT)이 사선 형태로 배치됨으로써, 워드 라인(WL)과 90도 미만의 소정 각도를 가질 수 있다.
다이렉트 콘택(DC) 및 매몰 콘택(BC)은 대칭적으로 배치되며, 그에 따라 제1 방향(y 방향) 및 제2 방향(x 방향)을 따라 일 직선상에 배치될 수 있다. 한편, 랜딩 패드(LP)는 다이렉트 콘택(DC) 및 매몰 콘택(BC)과 달리 비트 라인(BL)이 연장하는 제1 방향(y 방향)으로 지그재그 형태(L1)로 배치될 수 있다. 또한, 워드 라인(WL)이 연장하는 제2 방향(x 방향)으로는 각 비트 라인(BL)의 동일한 측면 부분과 오버랩되도록 배치될 수 있다. 예컨대, 첫 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 왼쪽 측면과 오버랩되며, 두 번째 라인의 랜딩 패드(LP) 각각은 대응하는 비트 라인(BL)의 오른쪽 측면과 오버랩될 수 있다.
본 실시예의 반도체 소자(100)는 매몰 콘택(BC)용 오픈 영역을 위한 식각 공정 시에 SOH(Spin On Hardmask) 재질의 희생막을 이용함으로써, 증가한 선택비를 가지고 식각 공정을 용이하게 진행할 수 있다. 또한, 산화물(Oxide) 재질의 희생막을 이용하는 경우 매몰 콘택(BC)용 오픈 영역을 홀 형(hole Type)으로 진행하였으나 본 실시예의 반도체 소자(100)에서는 SOH 재질의 희생막을 이용함으로써, 매몰 콘택(BC)용 오픈 영역을 라인 형(Line Type)으로 진행할 수 있고, 그에 따라 NOP 마진 증가와 함께 매몰 콘택(BC)의 리세스 산포를 개선할 수 있다.
도 2a 내지 도 13c는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면들이다. 여기서, 도 2a, 도 3a,... 및 도 13a는 도 1의 A-A' 부분을 절단한 단면도들이고, 도 2b, 도 3b,... 및 도 13b는 도 1의 B-B' 부분을 절단한 단면도들이며, 도 2c, 도 3c,... 및 도 13c는 도 1의 C-C' 부분을 절단한 단면도들이고, 도 2d, 도 3d,... 및 도 9d는 셀(cell) 영역과 주변(peri) 영역을 비교하는 단면도들이며, 도 6e, 7e, 8e 및 9e는 각 단계별의 평면도를 나타낸다.
도 2a 내지 도 2d를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 상기 소자 분리용 트렌치(112) 내에 소자 분리막(114)을 형성한다. 상기 소자 분리막(114)에 의해 기판(110) 내에 활성 영역(116)이 정의될 수 있다. 활성 영역(116)은 도 1에서 볼 수 있듯이 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있고, 상부로 형성되는 워드 라인(124)에 대하여 90도 미만의 각도를 갖도록 사선 형태로 배치될 수 있다.
기판(110)은 실리콘(Si), 예컨대 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 다른 일부 실시예들에서, 기판(310)은 저머늄(Ge), 또는 SiGe, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예컨대 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
소자 분리막(114)은 하나의 절연막으로 형성될 수도 있지만, 도 2b 또는 도 2c에서와 같이 외부 절연막(114A) 및 내부 절연막(114B)을 포함할 수도 있다. 외부 절연막(114A) 및 내부 절연막(114B)은 서로 다른 물질로 형성될 수 있다. 예컨대, 외부 절연막(114A)은 산화막으로 형성되고, 내부 절연막(114B)은 질화막으로 형성될 수 있다. 그러나 소자 분리막(114)의 구성이 상기 내용에 한정되는 것은 아니다. 예컨대, 소자 분리막(114)은 적어도 3종류의 절연막들의 조합으로 이루어진 다중막으로 구성될 수도 있다.
기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다.
도 2b에 예시된 바와 같이, 저면에 단차가 형성된 워드 라인 트렌치(118)를 형성하기 위하여, 소자 분리막(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자 분리막(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다.
워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 워드 라인 트렌치(118)의 내부 각각에 게이트 유전막(122), 워드 라인(124), 및 매몰 절연막(126)을 차례로 형성한다.
일부 실시예들에서, 워드 라인(124)을 형성한 후, 워드 라인(124)을 마스크로 하여 워드 라인(124) 양측의 기판(110)에 불순물 이온을 주입하여 활성 영역(116)의 상면에 소스/드레인 영역을 형성할 수 있다. 도 2a에 소스 영역(116S)이 표시되어 있다. 이러한 소스 영역(116s)으로 다이렉트 콘택(DC)이 연결될 수 있다. 다른 일부 실시예들에서, 워드 라인(124)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수도 있다.
워드 라인(124)의 상면(124T)은 기판(110)의 상면(110T)보다 낮을 수 있다. 워드 라인(124)의 저면은 도 2b에서와 같이 요철 형상을 가지며, 활성 영역(116)에는 새들 핀 구조의 트랜지스터(saddle FINFET)가 형성될 수 있다. 일부 실시예들에서, 워드 라인(124)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다.
게이트 유전막(122)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예컨대, 게이트 유전막(122)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 유전막(122)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 또한, 게이트 유전막(122)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2로 형성될 수도 있다.
매몰 절연막(126)의 상면(126T)은 기판(110)의 상면(110T)과 대략 동일 레벨에 위치된다. 매몰 절연막(126)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 형성될 수 있다.
기판(110)상에 실리콘 질화막(134)을 형성한다. 좀더 구체적으로, 기판(110) 전면으로 실리콘 산화막(132)을 형성하고, 워드 라인 트렌치(118)를 형성하여 워드 라인(124) 및 매몰 절연막(126)을 형성하며, 화학적기계적연마(Chemical Mechanical Polishing: CMP)를 통해 평탄화한 후에 결과물 전면으로 실리콘 질화막(134)을 형성할 수 있다. 실리콘 산화막(132)은 매몰 절연막(126) 형성 후에 형성될 수 있다. 이러한 실리콘 질화막(134)은 실리콘 산화막(132)과 함께 층간절연막 패턴(130)을 구성할 수 있다. 층간절연막 패턴(130)은 약 200∼400Å의 두께를 가질 수 있다. 경우에 따라, 층간절연막 패턴(130)은 실리콘 산화물의 단일층으로 형성될 수도 있다. 예컨대, 층간절연막 패턴(130)은 TEOS(tetraethylorthosilicate), HDP(high density plasma), 또는 BPSG(boro-phospho silicate glass)로 형성될 수 있다.
층간절연막 패턴(130)은 활성 영역(116) 중 소스 영역(116S)을 노출시키는 복수의 개구(152H)를 포함할 수 있다. 개구(152H)의 측벽으로 소자 분리막(114)과 다른 재질의 스페이서가 형성될 수 있다. 예컨대, 소자 분리막(114)이 실리콘 산화막으로 형성된 경우, 상기 스페이서는 실리콘 질화막으로 형성될 수 있다. 상기 스페이서 형성 후, 개구(152H) 내에 도전 물질을 채워 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결되는 복수의 다이렉트 콘택(135)을 형성한다.
그 후, 층간절연막 패턴(130) 및 다이렉트 콘택(135) 상에 제2 방향(도 1의 x 방향)으로 상호 평행하게 배열되는 복수의 비트 라인 구조체(140)를 형성한다. 비트 라인 구조체(140)는 제1 방향으로 연장되어 설치될 수 있다. 비트 라인 구조체(140) 각각은 비트 라인(145)과 비트 라인(145)의 상면을 덮는 절연 캡핑 라인(148)을 포함할 수 있다. 비트 라인(145)은 다이렉트 콘택(135)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 비트 라인(145)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 비트 라인(145)은 하나의 층으로 형성될 수도 있지만, 도시된 바와 같이 다중막으로 형성될 수도 있다. 예컨대, 비트 라인(145)은 도핑된 폴리실리콘(142), 텅스텐 질화물(144), 및 텅스텐(146)이 순차적으로 적층된 구조를 가질 수 있다.
일부 실시예들에서, 절연 캡핑 라인(148)은 실리콘 질화막으로 이루어질 수 있다. 절연 캡핑 라인(148)의 두께는 비트 라인(145)의 두께보다 더 클 수 있다.
일부 실시예들에서, 비트 라인 구조체(140)를 형성하기 위하여, 먼저 층간절연막 패턴(130) 위에 비트 라인 형성용 도전막과, 상기 도전막을 덮는 절연층을 형성한다. 상기 절연층의 두께는 비트 라인 형성용의 상기 도전막의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 절연 캡핑 라인(148)을 형성한 후, 절연 캡핑 라인(148)을 식각 마스크로 이용하여 비트 라인 형성용의 상기 도전막을 식각하여, 비트 라인(145)을 형성한다.
일부 실시예들에서, 상기 비트 라인 형성용의 상기 도전막을 식각할 때 과도 식각에 의해 층간절연막 패턴(130)의 일부를 식각하여, 상기 층간절연막 패턴(130)의 상면에 단차가 형성될 수 있다. 예컨대, 층간절연막 패턴(130)의 상부의 실리콘 질화막(134)이 식각되어 실리콘 산화막(132)이 노출될 수 있다. 또한, 실리콘 질화막으로 이루어진 스페이서가 제거되어 다이렉트 콘택(135)을 둘러싸는 개구(152H)가 다시 노출될 수 있다.
도시된 바와 같이, 비트 라인 구조체(140) 각각의 사이에는 라인 형상의 공간, 즉 제1 그루브(groove, G1)가 형성될 수 있다. 비트 라인 구조체(140)는 제1 그루브(G1)에 의해 서로 이격될 수 있다. 비트 라인 구조체(140)는 앞서 도 1을 참조할 때 제1 방향(y 방향)으로 배치된 제1 그루브(G1)에 의해 서로 이격되어 있고, 제1 방향으로 연장되며 제1 방향(y 방향)과 수직한 제2 방향(x 방향)으로 서로 떨어져 있을 수 있다.
비트 라인 구조체(140)의 노출된 상면 및 측벽과, 층간절연막 패턴(130)의 노출 표면을 덮고, 개구(152H)를 채우는 절연 라이너(152)를 형성한다. 절연 라이너(152)는 비트 라인 구조체(140)의 양 측벽에 형성되는 제1 스페이서일 수 있다. 일부 실시예들에서, 절연 라이너(152)는 후속 공정에서 식각 저지막으로 사용될 수 있다. 절연 라이너(152)는 비트 라인 구조체(140)를 보호하기 위한 보호막으로 사용될 수 있다.
일부 실시예들에서, 절연 라이너(152)는 실리콘 질화막으로 형성될 수 있다. 이러한 절연 라이너(152)는 예컨대, 약 30∼80Å의 두께를 가지도록 형성될 수 있다.
계속하여, 절연 라이너(152)가 형성된 결과물 상에 제2 스페이서용 절연막을 증착한 후, 절연 라이너(152)를 식각 저지막으로 이용하여 상기 제2 스페이서용 절연막을 에치백(etch-back)하여, 비트 라인 구조체(140)의 양 측벽 상에 절연 라이너(152)를 덮는 복수의 제2 스페이서(154)를 형성한다. 일부 실시예들에서, 제2 스페이서(154)는 실리콘 산화물(산화물로 통칭할 수 있다) 또는 실리콘 저머늄 화합물 (SiGe compounds), 또는 폴리머로 형성될 수 있다. 그러나 제2 스페이서(154)의 재질이 전술한 재질에 한정되는 것은 아니다.
제2 스페이서(154)는 절연 라이너(152)에 대하여 식각 선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제2 스페이서(154)는 절연 물질 또는 도전 물질로 이루어질 수 있다. 본 실시예의 반도체 소자에서 제2 스페이서(154)는 실리콘 산화물로 형성될 수 있다. 절연 라이너(152) 및 제2 스페이서(154)는 비트 라인 구조체(140)의 양쪽 측벽을 감싸는 다중막 스페이서(150)를 구성할 수 있다.
한편, 도시된 바와 같이 에치백 공정 중에 절연 라이너(152)의 상면과 하면 부분이 제거될 수 있다. 그러나 제2 스페이서(154)의 식각량을 조절함으로써 절연 라이너(152)의 상면과 하면 부분이 제거되지 않고 유지되도록 할 수도 있다.
에치백을 통한 제2 스페이서(154) 형성 후, 제1 그루브(G1) 하면에 층간절연막 패턴(130)이 노출될 수 있다. 예컨대, 에치백 공정에 의해 계속하여 제1 그루브(G1) 하면의 절연 라이너(152) 및 제2 스페이서(154)를 구성하는 물질막들이 제거됨에 따라, 하부의 실리콘 산화막(132)이 노출될 수 있다.
제2 스페이서(154) 형성 후, 제2 스페이서(154)를 식각 저지막으로 하여 제1 그루브(G1) 하면의 실리콘 산화막(132)을 식각하여 활성 영역(116)의 상면 일부를 노출시킬 수 있다. 활성 영역(116)의 상면 노출과 함께 활성 영역(116)에 인접하는 소자 분리막(114)의 상면 일부도 노출될 수 있다.
이와 같이 본 실시예의 반도체 소자의 제조방법에서는 활성 영역(116)의 오픈을 비트 라인 구조체(140)의 다중막 스페이서(150)를 형성하는 단계에서 진행할 수 있다. 그에 따라, 활성 영역(116)을 라인 형태로 오픈시킬 수 있다. 좀더 구체적으로, 비트 라인 구조체(140)는 라인 구조를 가지며, 비트 라인 구조체(140) 사이의 제1 그루브(G1) 또한 라인 구조를 가질 수 있다. 따라서, 비트 라인 구조체(140)를 감싸는 다중막 스페이서(150) 형성 후의 제1 그루브(G1) 역시 라인 구조를 가질 수 있다. 결국, 다중막 스페이서(150)를 마스크로 하여 하부의 실리콘 산화막(132)을 식각함으로써, 제1 그루브(G1)의 형태에 따라 활성 영역(116)을 라인 형태로 오픈시킬 수 있다.
이와 같이 라인 형태로 활성 영역(116)을 오픈시킴에 따라, 홀 형태로 활성 영역(116)을 오픈시키는 방법에 비해 NOP 발생 가능성이 현저히 줄어들 수 있고, 식각 공정 시 마스크의 식각량도 감소할 수 있다. 홀 형태의 수평 단면이 식각 마스크로 둘러싸인 다각형 또는 원형의 형태를 가질 수 있다.
한편, 식각 공정에서 마스크는 질화막, 또는 산화막으로 마스크가 형성될 수 있고, 홀 형태로 오픈 공정이 진행될 때 식각량이 과도하게 많아, 마스크의 손실량 역시 클 수 있다. 그에 따라, 홀 형태의 오픈 공정 시 오픈 영역을 확대하거나 또는 마스크의 두께를 증가시켜야 하나 최근의 소자의 축소에 따라 그 한계에 부딪히고 있다.
결과적으로 본 실시예의 반도체 소자의 제조방법과 같이 다중막 스페이서(150) 형성 단계에서 라인 형태로 활성 영역(116)을 오픈시킴으로써, 오픈 영역을 확대시킬 수 있고, 또한 식각 공정을 안정되게 진행할 수 있다. 즉, 본 실시예의 반도체 소자의 제조방법을 통해 NOP 마진이 확대될 수 있고, 마스크 손실량이 감소할 수 있으며, 매몰 콘택(BC) 리세스 산포 역시 감소할 수 있다.
도 2d에 예시된 바와 같이, 주변 영역에서는 상기 복수의 비트 라인 구조체(140)와 동일한 물질의 적층 구조를 포함하는 게이트 구조체(240)가 형성될 수 있다. 상기 게이트 구조체(240)는 게이트 절연막(230)과, 게이트 전극(245)과, 상기 게이트 전극(245)의 상면을 덮는 절연 캡핑층(248)을 포함한다. 일부 실시예들에서, 상기 게이트 전극(245)의 구성 물질은 상기 비트 라인(145)의 구성 물질과 동일하다. 본 발명의 실시예에서는 상기 게이트 전극(245)은 도핑된 폴리실리콘(142)으로 구성되는 것을 예로 들어 설명한다. 셀 영역과 주변 영역의 상면은 동일 레벨로 형성될 수 있다.
도 3a 내지 도 3d를 참조하면, 활성 영역(116)의 상면의 오픈 후, 산화막, 예컨대, 실리콘 산화막(132)에 대한 습식 식각(Wet Etch)을 더 진행하여 활성 영역(116)의 상면의 오픈 면적을 확대시킨다. 이와 같이 활성 영역(116)의 상면의 오픈 면적이 확대됨에 따라, 차후 제1 그루브(G1)에 도전 물질을 채워 형성한 매몰 콘택(BC)과 활성 영역(116)의 접촉 면적을 확대시킬 수 있다. 그에 따라, 매몰 콘택(BC)과 활성 영역(116)의 콘택 저항을 감소시킬 수 있다.
한편, 경우에 따라, 본 단계의 습식 식각 공정은 생략될 수 있다. 예컨대, 라인 형태의 활성 영역(116) 오픈에 따라 어느 정도 충분한 오픈 면적이 확보된 경우에는, 활성 영역(116)의 오픈 면적을 확대할 필요가 없으므로 추가적인 습식 식각 공정을 생략할 수 있다.
도 4a 내지 도 4d를 참조하면, 실리콘 산화막(132)에 대한 습식 식각을 통한 활성 영역(116)의 상면의 노출 면적 확대 후, 제1 그루브(G1)를 채우고 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮는 희생막(160)을 형성한다.
일 실시예에서, 희생막(160)은 SOH 재질로 형성될 수 있다. 희생막(160)은 유기 화합물을 스핀 코팅(spin coating) 공정 또는 다른 증착 공정을 통해 도포하여 유기 화합물층을 형성한 후, 적어도 1회의 베이크(bake) 공정을 수행하여 형성될 수 있다. 상기 유기 화합물은 페닐, 벤젠, 또는 나프탈렌과 같은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어질 수 있다. 또한, 유기 화합물은 그 총 중량을 기준으로 약 85∼99 중량%의 비교적 높은 탄소 함량을 가지는 물질로 이루어질 수 있다.
좀더 구체적으로 설명하면, 먼저, 상기 유기 화합물을 스핀 코팅 등을 통해 도포하여 대상 물질막 상에 상기 유기 화합물층을 형성할 수 있다. 다음, 상기 유기 화합물층을 약 150∼350℃의 온도 하에서 1차 베이크(bake)하여 탄소함유층을 형성할 수 있다. 상기 1차 베이크는 약 60초 동안 행해질 수 있다. 그 후, 상기 탄소함유층을 약 300∼550℃의 온도하에서 2차 베이크하여 경화시켜 SOH 재질의 희생막(160)을 형성할 수 있다. 상기 2차 베이크는 약 30∼300초 동안 행해질 수 있다. 이와 같이, 상기 탄소함유층을 2차 베이크 공정에 의해 경화시켜, SOH 재질의 희생막(160)을 형성함으로써, 희생막(160) 상에 다른 막질을 형성할 때 약 400℃ 이상의 비교적 고온하에서 증착 공정을 진행하여도 증착 공정 중에 희생막(160)에 악영향이 미치지 않을 수 있다.
SOH 재질의 희생막(160)은 애싱(ashing) 및 스트립(strip) 공정으로 쉽게 제거할 수 있다. 그에 따라, 차후 별도의 식각 공정을 수행하지 않고 애싱 및 스트립 공정만으로 SOH 재질의 희생막(160)을 용이하게 제거할 수 있다. 그에 따라, SOH 재질의 희생막(160) 형성 전에, 도 3a 내지 도 3d에서와 같이 오픈 되었던 활성 영역(116) 부분이 그대로 다시 오픈될 수 있다. 희생막(160)은 SOH 재질 대신 ACL(Amorphous Carbon Layer) 재질로 형성될 수도 있다.
도 4d에 예시된 바와 같이, 셀 영역에서는 상기 비트 라인 구조체(140)의 상면에 상기 희생막(160)이 h1의 높이로 형성되는데 비해, 주변 영역에서는 상기 게이트 구조체(240)의 상면에 상기 희생막(160)이 h2의 높이로 형성된다. 여기서 h1은 h2 보다 작은 값을 가진다. 왜냐하면, 스핀 코팅 방식으로 도포되는 막의 경우 다른 방식으로 형성되는 막, 예를 들면, CVD 방식으로 증착되는 막에 비하여 단차가 작게 형성될 수 있지만, 본 발명에서와 같이 고도로 스케일링된 반도체 소자의 경우에 있어서, 셀 영역에 존재하는 비트 라인 구조체(140)의 개수가 많아지게 되고 제1 그루브(G1)의 개수 역시 많아지게 된다. 따라서 SOH 재질이 제1 그루브(G1)를 메우는 만큼 상기 희생막(160)의 높이는 줄어들게 된다. 반면에 주변 영역의 경우에는 비트 라인 구조체(140)보다 폭이 넓은 게이트 구조체(240)가 훨씬 적게 분포하므로 게이트 구조체(240) 사이를 메우는 SOH 재질의 양이 상대적으로 셀 영역에 비해 적으므로 줄어드는 높이가 작아질 수 있다.
상기와 같은 이유로 셀 영역과 주변 영역에 h2와 h1의 차이만큼 단차가 발생할 수 있다. 이는 후속 공정에서 건식 식각을 이용하여 식각을 진행할 수 있으나 건식 식각 공정은 화학적기계적연마와는 달리 단차와 상관없이 일정량을 식각하기 때문에 하부 구조로 인한 희생막(160)의 높이 차이를 극복할 수 없다. 또한, 주변 영역에만 희생막이 남아 있을 시 후속 공정에서 리프팅과 같은 패턴 불량을 야기할 수 있다.
도 5a 내지 5d를 참조하면, 희생막(160)을 화학적기계적연마하여 셀 영역의 비트 라인 구조체(140) 및 주변 영역의 게이트 구조체(240)의 상면이 노출되도록 상기 희생막을 평탄화한 모습을 나타낸다.
앞서 설명한 대로 희생막(160)은 SOH 재질로 구성되고 이는 탄소를 다량 함유하는 유기 화합물이다. 따라서 유기막을 화학적기계적연마할 수 있는 슬러리 조성물을 사용하여야 한다.
상기 화학적기계적연마는 산화물 연마입자를 약 0.001~5 중량%, 산화제를 약 0.1~5 중량%, 연마조절제를 약 0~5 중량%, 계면활성제를 약 0~3 중량%, pH 조절제를 약 0~3 중량%; 및 탈이온수를 약 79~99.889 중량% 포함하는 유기막을 연마하는데 사용되는 슬러리 조성물을 사용할 수 있다.
상기 연마입자는 실리카(SiO2), 세리아(CeO2) 및 알루미나(Al2O3) 중에 선택되는 적어도 하나일 수 있다. 상기 연마입자의 입도는 약 10~100nm이며, 바람직하게는 약 30~120nm일 수 있다.
상기 산화제는 상기 유기막의 산화를 유도하여 연마율을 확보해준다. 상기 산화제는 과산화물(Peroxide) 계열, 할로겐 계열, 할로겐 화합물(Halogen Compounds) 계열, 질산염(Nitrate) 계열, 하이포아염소산염(Hypochlorite) 계열이나 하이포암염(Hypohalite) 계열, 크롬 화합물(Chromium Compound) 계열, 과망간산염(Permanganate) 계열, 금속의 고산화수 화합물, 황산염(sulfate), 과염소산(perchloric acid, HClO4), 질산철(Fe(NO)3), 과붕산나트륨(Sodium perborate), 아산화질소(Nitrous Oxide) 및 2,2'-디피리디설파이드(2,2'-Dipyridisulfide)을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 산화제들 중에서 아염소산염(Chlorite) 이나 염소산염(Chlorate) 계열이 가장 바람직하다.
상기 연마조절제는 유기막 내의 탄소 체인을 끊어내는 역할을 할 수 있다. 상기 연마조절제는 유기산(Organic Acid)이나 무기산(Inorganic acid)이 적합하다. 구체적으로 상기 연마조절제는 질산염(Nitrate) 계열, 설폰산(Sulfonic) 계열, 카르복실산(Carboxylic acid) 계열, 할로겐 옥소산(Halogen oxoacid) 계열, 비닐족 카르복실산(Vinylogous carboxylic acid) 계열, 아미노산 계열 및 무기산을 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 연마조절제로 카르복실산 계열이 가장 바람직할 수 있다.
상기 계면활성제는 상기 화학적기계적연마 슬러리 조성물의 상기 유기막의 표면에서의 젖음성(wettability)을 개선하여 연마율을 높이는 역할을 할 수 있다. 상기 계면활성제는 음이온계 또는 비이온계일 수 있다. 구체적으로, 상기 계면활성제는 라우릴 미리스틸 알코올(lauryl myristyl alcohol) 계열, HLB(hydrophile lipophile balance) 값이 12 이상인 메틸-옥시란 고분자(Methyl-oxirane polymer) 계열, 에틸렌디아민(Ethylenediamine), C1-16 에톡실화되고 프로폭실화된 알코올(ethoxylated and propoxylated　Alcohol) 계열, 2-메틸옥시란(2-methyloxirane), 옥시란(oxirane) 계열, 폴리에틸렌 글리콜(Polyethylene glycol), 또는 폴리소르베이트(polysorbate) 계열에서 선택되는 적어도 하나일 수 있다.
상기 pH 조절제는 상기 화학적기계적연마 슬러리 조성물의 pH를 조절하는 기능을 한다. 상기 연마조절제도 산을 포함하므로 일종의 pH 조절제의 역할을 할 수 있다. 상기 pH 조절제는 산성 또는 염기성일 수 있다. 구체적으로, 상기 pH 조절제는 폴리아크릴산(poly Acrylic acid), 카르복실산, 질산, 황산 및 슬폰산과 같은 산(acid) 이거나 또는 수산화칼륨, 수산화나트륨, 암모니아수, 테트라메틸암모니움 히드록사이드(Tetramethylammonium hydroxide), 테트라에틸암모니움 히드록사이드(Tetraethylammonium hydroxide) 및 테트라부틸암모니움 히드록사이드(Tetrabuthylammonium hydroxide)과 같은 염기일 수 있다.
상기 조성물은 바람직하게는 약 2.0~5.0의 pH를 가질 수 있다. pH가 2.0보다 낮거나 5.0을 초과할 경우에는 연마입자 안정성이 나빠질 수 있다. 연마 입자 안정성이 좋지 못할 경우 연마 공정에서 균일한 표면 연마 특성을 나타내지 못할 수 있다.
이와 같은 화학적기계적연마 슬러리 조성물을 이용하여 유기막을 효과적으로 연마할 수 있다.
상기 화학적기계적연마 공정을 통하여 셀 영역과 주변 영역의 단차를 제거하여 상기 희생막(160)은 제1 그루브(G1)를 메우고 희생막(160)의 상면과 비트 라인 구조체(140)의 상면의 레벨을 동일 레벨로 형성한다. 이로써, 셀 영역과 주변 영역의 단차로 인하여 발생하는 후속 공정에서의 패터닝 불량 및 리프팅과 같은 패턴 불량을 방지할 수 있다.
또한, 종래 반도체 소자 제조 방법에서와 다르게 희생막(160)을 탄소를 함유하는 유기 화합물로 구성함으로써, 스페이서의 최외곽 막을 질화막이 아닌 산화막으로 형성할 수 있고, 질화막과 대비하여 산화막의 유전 상수가 낮으므로 기생 커패시터의 유전율을 낮춰 더욱 향상된 소자 특성을 가질 수 있다.
그리고 스페이서를 산화막으로 구성되는 단일막으로도 형성할 수 있다. 이 경우 다중막 스페이서를 형성하는 종래 공정에 비하여 공정 단순화가 가능하고, 제조 원가가 절감되며, 단위 시간당 생산량이 증가할 수 있다.
도 6a 내지 6e를 참조하면, 희생막(160)을 패터닝하여 제2 그루브(G2)를 형성한다. 제2 그루브(G2)는 제1 방향(y 방향) 및 제2 방향(x 방향)으로 서로 떨어져 위치할 수 있다.
보다 상세하게, 희생막(160)이 형성된 결과물 상에 소정 형상의 마스크 패턴(도 6e의 M)을 형성한 후, 상기 마스크 패턴(M) 및 다중막 스페이서(150)를 식각 마스크로 이용하여 희생막(160)의 일부를 제거하여, 매몰 절연막(126) 상면을 노출시키는 복수의 제2 그루브(G2)를 형성한다. 상기 마스크 패턴(M)은 워드 라인(124)에 대응하는 부분의 희생막(160)의 상면을 오픈 하는 라인 형태를 가질 수 있다. 그에 따라, 제2 그루브(G2)는 도 6c에 도시된 바와 같이, 워드 라인(124)에 대응하는 부분의 매몰 절연막(126)의 상면을 노출시킬 수 있다.
특히, 마스크 패턴(M)의 피치(P1)는 후에 형성되는 제3 그루브(G3)의 피치(도 9e의 P2)의 약 2배일 수 있다. 후술하는 제3 그루브(G3)의 피치(P2)는 매몰 콘택(도 10a 및 10c의 180)의 피치에 해당될 수 있다. 마스크 패턴(M)의 피치(P1)를 제3 그루브(G3)의 피치(P2)보다 크게 할 수 있으므로 보다 용이하게 사진 공정을 수행할 수 있다.
한편, 제2 그루브(G2)를 형성하는 공정에서 비트 라인 구조체(140)와 다중막 스페이서(150)는 상기 마스크 패턴(M)과 함께 식각 마스크로 작용할 수 있다. 그에 따라, 도 6b에서 볼 수 있듯이, 제2 그루브(G2)는 내면, 즉 내부로 비트 라인 구조체(140) 측벽의 다중막 스페이서(150)의 최외곽 스페이서, 즉 제2 스페이서(154)를 노출시킬 수 있다.
전술한 바와 같이 비트 라인 구조체(140)와 다중막 스페이서(150)는 워드 라인(124)에 수직하므로, 상기 마스크 패턴(M)에도 수직하게 된다. 따라서, 비트 라인 구조체(140)와 다중막 스페이서(150), 그리고 상기 마스크 패턴(M)을 식각 마스크로 하여 형성된 제2 그루브(G2)는 비트 라인 구조체(140)와 다중막 스페이서(150), 그리고 희생막(160)에 의해 사방이 둘러싸인 직사각형 구조를 가질 수 있다. 제2 그루브(G2) 형성 후, 상기 마스크 패턴(M)을 제거한다.
본 실시예의 반도체 소자 제조방법에서, 본 단계에 형성되는 제2 그루브(G2)는 차후 형성되는 매몰 콘택(BC)을 둘러싸는 펜스(fence) 영역에 대응될 수 있다.
도 7a 내지 7e를 참조하면, 제2 그루브(G2) 내부에 노출되어 있는 다중막 스페이서(150)의 최외곽 스페이서인 제2 스페이서(154)를 식각한다. 제2 그루브(G2)는 내면, 즉 내부로 비트 라인 구조체(140) 측벽에 노출된 다중막 스페이서(150)의 제2 스페이서(154)를 식각하여 제2 그루브(G2)를 확장시킨다.
제2 그루브(G2)는 전체적으로 희생막(160) 및 절연 라이너(152)에 의하여 둘러싸여 있기 때문에 제2 그루브(G2) 내의 제2 스페이서(154)를 식각할 수 있다. 이와 같이 제2 그루브(G2) 내의 제2 스페이서(154)를 식각하는 이유는 후속 공정에서 제2 그루브(G2) 내에 제1 펜스 절연막(154a)을 균일하게 형성하기 위함이다. 비트 라인 구조체(140) 측벽에 노출된 다중막 스페이서(150)의 제2 스페이서(154)의 식각 공정은 필요에 따라 수행하지 않을 수 있다.
도 8a 내지 8e를 참조하면, 제2 그루브(G2) 내부에 제1 펜스 절연막(154a)을 형성한다. 제1 펜스 절연막(154a)은 제2 방향(x 방향)으로는 희생막(160)의 양 측벽 상에 형성하고, 제1 방향(y 방향)으로는 비트 라인 구조체(140)의 양 측벽의 식각된 다중막 스페이서(150)의 상부에 형성할 수 있다. 제1 펜스 절연막(154a)도 절연 라이너(152) 및 제2 스페이서(154)와 함께 다중막 스페이서(150)를 형성할 수 있다. 제1 펜스 절연막(154a)은 제2 그루브(G2) 내부에 균일하게 형성될 수 있다.
제1 펜스 절연막(154a)은 제2 스페이서(154)와 동일한 물질, 예컨대 산화막으로 형성될 수 있다.
비트 라인 구조체(140) 측벽에 노출된 다중막 스페이서(150)의 제2 스페이서(154)를 식각하지 않을 경우, 제1 펜스 절연막(154a)은 제2 방향(x 방향)으로 희생막(160)의 양 측벽 상에 형성될 수 있다.
도 9a 내지 9e를 참조하면, 희생막(160)을 제거하여 활성 영역(116)의 상면을 오픈시키는 복수의 제3 그루브(G3)를 형성한다. 제3 그루브(G3)는 제1 펜스 절연막(154a)의 양측에 상기 제1 방향(y 방향) 및 상기 제2 방향(x 방향)으로 서로 떨어져 위치할 수 있다.
일 실시예에서, 희생막(160) 및 절연막(170)은 애싱 및 스트립 공정으로 제거할 수 있다. 희생막(160) 및 절연막(170)의 제거에 의해 희생막(160) 형성 전에, 도 4a 내지 도 4d에서와 같이 오픈 되었던 활성 영역(116) 상면이 제3 그루브(G3)를 통해 그대로 다시 오픈 될 수 있다.
일 실시예에서, 다중막 스페이서(150)에 대한 선택비가 높은 SOH 재질의 희생막(160)을 이용할 경우, 다중막 스페이서(150)의 손상 없이 활성 영역(116)을 용이하고 안정적으로 오픈시킬 수 있다. SOH 재질의 희생막(160)을 애싱 및 스트립으로 제거할 경우, 활성 영역(116) 오픈 시에 다중막 스페이서(150)의 제2 스페이서(154) 손실 문제와 제3 그루브(G3)의 하부면으로 노출된 소자 분리막(114)에 리세스가 발생하는 문제를 해결할 수 있다.
제3 그루브(G3)는 제1 펜스 절연막(154a), 다중막 스페이서(150) 등을 식각 마스크로 희생막(160) 및 절연막(170)을 제거하여 형성하기 때문에 셀프 얼라인(self-aligned) 방식으로 형성될 수 있다. 이와 같이 본 발명은 먼저 피치가 큰 마스크 패턴(도 6e의 M)을 이용하여 매몰 콘택용 제2 그루브(G2)를 형성하고, 그 다음 셀프 얼라인 방식으로 매몰 콘택(BC)용 제3 그루브(G3)를 완성함으로써 공정 단순화를 이룰 수 있다.
계속하여, 제3 그루브(G3)의 내부에 제2 펜스 절연막(156)을 형성한다. 제2 펜스 절연막(156)은 절연 라이너(152, 제1 스페이서), 제2 스페이서(154), 제1 펜스 절연막(154a)과 함께 다중막 스페이서(150)를 형성할 수 있다. 제2 펜스 절연막(156)은 제1 펜스 절연막(154a)과 함께 차후 매몰 콘택(BC)의 양 측면을 둘러싸는 펜스 영역이나 펜스 절연막이 될 수 있다. 제2 펜스 절연막(156)은 질화물로 형성할 수 있다. 제2 펜스 절연막(156)은 필요에 따라 형성하지 않을 수 있다.
도 10a 내지 10c를 참조하면, 제3 그루브(G3)를 채우고, 비트 라인 구조체(140), 다중막 스페이서(150) 및 펜스 절연막들(154a, 156)의 상면을 덮는 도전 물질막을 형성한다. 이후, 화학적기계적연마를 통해 비트 라인 구조체(140), 다중막 스페이서(150) 및 펜스 절연막들(154a, 156)의 상면을 노출하도록 도전 물질막의 상부 부분을 제거하여 복수의 매몰 콘택(BC, 180)을 형성한다.
본 실시예의 반도체 소자 제조방법에서, 매몰 콘택(BC, 180)은 폴리실리콘으로 형성될 수 있다. 여기서, 폴리실리콘은 불순물로 도핑된 도전성 폴리실리콘일 수 있다. 경우에 따라, 매몰 콘택(BC, 180)은 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 형성될 수 있다.
한편, 매몰 콘택(BC, 180)이 금속 물질로 형성되는 경우에, 매몰 콘택(BC, 180)과 활성 영역(116) 사이에 금속 실리사이드막이 형성될 수 있다. 예컨대, 상기 금속 실리사이드막은 코발트(Co) 실리사이드막일 수 있다. 그러나 상기 금속 실리사이드막이 코발트 실리사이드막에 한정되는 것은 아니다. 즉, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 금속 실리사이드막이 형성될 수 있다.
일부 실시예들에서, 상기 매몰 콘택(180)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 제3 그루브(G3)가 형성된 결과물을 세정한 후, 상기 결과물 전면에 제3 그루브(G3)의 내벽을 덮는 상기 배리어막을 형성할 수 있다. 그 후, 상기 배리어막 위에 제3 그루브(G3)의 내부를 채우기에 충분한 두께의 도전막을 형성한 후, 상기 배리어막이 노출될 때까지 화학적기계적연마를 통해 도전막을 연마하여 제3 그루브(G3) 내에 매몰 콘택(BC, 180)을 형성할 수 있다.
도 11a 내지 11c를 참조하면, 에치백을 통해, 매몰 콘택(BC, 180)의 상부 일부를 제거하여 그루브를 형성한다. 에치백을 통해 형성된 상기 그루브를 채우고 비트 라인 구조체(140), 다중막 스페이서(150), 펜스 절연막들(154a, 156)의 상면을 덮는 금속막(190)을 형성한다. 금속막(190)은 매몰 콘택(BC, 180)과의 접촉 부분에 금속 실리사이드막을 포함할 수 있다.
일부 실시예들에서, 상기 금속 실리사이드막을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 에치백을 통해 형성된 상기 그루브 하면에서 노출되는 폴리실리콘 재질의 매몰 콘택(BC, 180)의 표면에 금속 물질막을 형성한 후, 제1 RTS(Rapid Thermal Silicidation) 공정을 행한다. 상기 제1 RTS 공정은 약 450∼550℃의 온도 하에서 행할 수 있다. 이후, 상기 제1 RTS 공정에서 Si 원자와 반응하지 않은 금속 물질막을 제거하고, 상기 제1 RTS 공정 시보다 더 높은 온도, 예를 들면 약 800∼950℃의 온도하에서 제2 RTS 공정을 행하여, 상기 금속 실리사이드막을 형성한다. 상기 금속 물질막으로서 코발트막을 형성한 경우, 전술한 코발트 실리사이드막이 형성될 수 있다.
금속막(190)은 또한 상기 그루브의 내벽과 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮는 배리어막과 상기 배리어막 상으로 상기 그루브의 내부를 채우는 내부 금속막, 그리고 상기 배리어막 상으로 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮는 상부 금속막을 포함할 수 있다. 일부 실시예에서 상기 배리어막은 앞서 언급한 바와 같이 Ti/TiN 적층 구조로 형성될 수 있다. 또한, 일부 실시예에서 상기 내부 금속막 및 상부 금속막 중 적어도 하나는 텅스텐을 포함할 수 있다.
일부 실시예들에서, 금속막(190)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 에치백을 통해 상기 그루브가 형성된 결과물을 세정한 후, 상기 결과물 전면에 상기 그루브의 내벽을 덮는 상기 배리어막을 형성할 수 있다. 그 후, 상기 배리어막 상에 상기 그루브 내부를 채우고 비트 라인 구조체(140) 및 다중막 스페이서(150)의 상면을 덮는 금속 물질막을 형성하고 평탄화하여 상기 내부 금속막 및 상부 금속막을 형성할 수 있다. 한편, 경우에 따라 상기 내부 금속막과 상부 금속막은 별도로 형성할 수 있다. 예컨대, 금속 물질막을 형성 후, 상기 배리어막이 노출될 때까지 상기 금속 물질막을 에치백 또는 연마하여 상기 그루브 내에 상기 내부 금속막을 형성할 수 있다. 그 후, 상기 배리어막과 내부 금속막 상에 다시 금속 물질막을 형성한 후 상기 금속 물질막을 평탄화하여 상기 상부 금속막을 형성할 수 있다.
도 12a 내지 12c를 참조하면, 금속막(190) 위에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 금속막(190)과 하부의 비트 라인 구조체(140), 다중막 스페이서(150) 및 펜스 절연막들(154a, 156)의 일부를 식각하여, 매몰 콘택(BC, 180)에 각각 연결되는 복수의 랜딩 패드(190a)를 형성한다.
상기 마스크 패턴은, 도 1에 도시된 랜딩 패드(LP)와 유사하게 각각 분리되어 있는 아일랜드 형상을 가질 수 있다. 그에 따라, 상기 마스크 패턴을 식각 마스크로 이용한 랜딩 패드(190a) 형성 공정 중에, 도시된 바와 같이 랜딩 패드용 그루브(Glp)가 형성되고, 이러한 랜딩 패드용 그루브(Glp)를 통해 각각의 랜딩 패드(190a)가 서로 분리될 수 있고 또한 전기적으로 절연될 수 있다. 또한, 랜딩 패드용 그루브(Glp)를 통해 비트 라인 구조체(140)의 측면 및 다중막 스페이서(150)의 상면이 노출될 수 있다.
구체적으로, 랜딩 패드(190a)의 형성 공정, 즉 랜딩 패드용 그루브(Glp) 형성 공정 중에 비트 라인 구조체(140)의 절연 캡핑 라인(148)의 상부 부분 및 절연 캡핑 라인(148)의 측벽에 형성된 다중막 스페이서(150)의 상부 부분이 제거되고, 그에 따라, 절연 캡핑 라인(148)의 측면과 다중막 스페이서(150)의 상면이 랜딩 패드용 그루브(Glp)를 통해 노출될 수 있다.
한편, 도시된 바와 같이 랜딩 패드용 그루브(Glp) 형성 공정에서, 절연 캡핑 라인(148)은 오른쪽 측면이 제거되고, 또한 절연 캡핑 라인(148)의 오른쪽 측벽의 다중막 스페이서(150) 상부 부분만이 제거될 수 있다. 그에 따라, 랜딩 패드(190a)는 절연 캡핑 라인(148)의 왼쪽 부분과 절연 캡핑 라인(148)의 왼쪽 측벽의 다중막 스페이서(150)를 덮는 구조를 가질 수 있다.
결국, 도 1의 랜딩 패드(LP)와 유사하게, 랜딩 패드(190a)는 제1 방향(y 방향)을 따라서, 비트 라인 구조체(140)의 좌 측벽의 다중막 스페이서(150)와 우 측벽의 다중막 스페이서(150)를 번갈아 덮는 지그재그 구조(도 1의 L1 라인 참조)로 배치되며, 또한, 랜딩 패드(190a)는 제2 방향(x 방향)을 따라서, 비트 라인 구조체(140) 각각의 동일 방향 측벽에 형성된 다중막 스페이서(150)를 덮는 구조를 가질 수 있다. 랜딩 패드(190a) 형성 후, 상기 마스크 패턴을 제거한다.
도 13a 내지 13c를 참조하면, 상기 마스크 패턴 제거 후, 랜딩 패드용 그루브(Glp)를 채우고, 랜딩 패드(190a) 상면을 덮는 캡핑 절연막(178)을 형성한다. 캡핑 절연막(178)은 산화막 또는 질화물 재질의 절연 물질로 형성될 수 있다.
캡핑 절연막(178) 형성 후, 캡핑 절연막(178)을 관통하여 랜딩 패드(190a)에 전기적으로 연결되는 복수의 커패시터(216), 즉 하부 전극(210, 스토리지 노드), 유전체(212) 및 상부 전극(214)을 형성할 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자를 포함하는 카드(800)를 보여주는 개략도이다.
구체적으로, 카드(800)는 컨트롤러(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(810)에서 명령을 내리면, 메모리(820)는 데이터를 전송할 수 있다. 메모리(820) 또는 컨트롤러(810)에는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 이러한 카드(800)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)일 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자를 포함하는 전자 시스템(1000)을 보여주는 개략도이다.
구체적으로, 전자 시스템(1000)은 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)를 포함할 수 있다. 전자 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(1010)는 프로그램을 실행하고, 시스템(1100)을 제어하는 역할을 할 수 있다. 컨트롤러(1010)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 컨트롤러(1010)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1020)는 전자 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1030)는 컨트롤러(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1110)에서 처리된 데이터를 저장할 수 있다. 메모리(1030)는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 인터페이스(1040)는 전자 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)는 버스(1050)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(1000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 16은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 제조 방법에 의해 제작된 반도체 소자가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
구체적으로, 도 15의 전자 시스템(1000)이 모바일 폰(1300)에 적용되는 구체적인 예를 보여주고 있다. 모바일 폰(1300)은 시스템 온 칩(1310)을 포함할 수 있다. 시스템 온 칩(1310)은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자를 포함할 수 있다. 모바일 폰(1300)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1310)이 포함될 수 있는바, 상대적으로 고성능을 가질 수 있다.
또한, 시스템 온 칩(1310)이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있기 때문에, 모바일 폰(1300)의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다. 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 소자,
110: 기판, 114: 소자 분리막, 116: 활성 영역,
122: 게이트 유전막, 124: 워드 라인, 126: 매몰 절연막,
140: 비트 라인 구조체, 145: 비트 라인
160: 희생막

Claims (12)

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  7. 셀 영역 및 주변 영역을 가지는 기판을 준비하는 단계;
    상기 셀 영역에 제1 방향으로 배치된 제1 그루브에 의해 서로 이격되고 상기 제1 방향으로 연장되며 제1 방향과 수직한 제2 방향으로 서로 떨어져 있는 복수개의 비트 라인 구조체를 형성하고, 상기 주변 영역에 상기 비트 라인 구조체와 동일한 물질로 이루어진 복수개의 게이트 구조체를 형성하는 단계;
    상기 비트 라인 구조체 및 게이트 구조체의 양쪽 측벽에 다중막 스페이서를 형성하는 단계;
    상기 제1 그루브를 매립하고 상기 게이트 구조체 상면을 덮는 유기막을 형성하는 단계; 및
    상기 유기막을 화학적기계적연마하여 상기 셀 영역과 주변 영역 간의 단차를 제거하여 평탄화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 화학적기계적연마는
    슬러리 조성물의 총 중량을 기준으로
    산화물 연마입자를 0.001~5 중량%;
    산화제를 0.1~5 중량%;
    연마조절제를 0~5 중량%;
    계면활성제를 0~3 중량%;
    pH 조절제를 0~3 중량%; 및
    탈이온수를 79~99.889 중량% 포함하고, 2.0 내지 5.0의 pH를 가지는 유기막을 연마하는데 사용되는 슬러리 조성물을 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제7항에 있어서,
    상기 다중막 스페이서의 최외곽 막을 산화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
  10. 셀 영역 및 주변 영역을 가지는 기판을 준비하는 단계;
    상기 셀 영역에 제1 방향으로 배치된 제1 그루브에 의해 서로 이격되고 상기 제1 방향으로 연장되며 제1 방향과 수직한 제2 방향으로 서로 떨어져 있는 복수개의 비트 라인 구조체를 형성하고, 상기 주변 영역에 상기 비트 라인 구조체와 동일한 물질로 이루어진 복수개의 게이트 구조체를 형성하는 단계;
    상기 비트 라인 구조체 및 게이트 구조체의 양쪽 측벽에 스페이서를 형성하는 단계;
    상기 제1 그루브를 매립하고 상기 게이트 구조체 상면을 덮는 탄소를 함유하는 희생막을 형성하는 단계; 및
    상기 비트 라인 구조체 및 상기 게이트 구조체의 상면이 노출되도록 상기 희생막을 평탄화하는 단계;
    상기 희생막을 패터닝하여 상기 제1 방향으로 서로 떨어져 위치하는 복수개의 제2 그루브를 형성하는 단계;
    상기 제2 그루브 내에 상기 스페이서의 최외곽 막과 동일한 물질로 펜스 절연막을 형성하는 단계;
    상기 희생막을 제거하여 상기 펜스 절연막의 양측에 상기 제1 방향 및 상기 제2 방향으로 서로 떨어져 위치하는 복수개의 제3 그루브를 형성하는 단계;
    상기 제3 그루브를 매립하고 상기 기판에 전기적으로 연결되는 도전성 폴리실리콘을 형성하는 단계; 및
    에치백을 통해 상기 폴리실리콘의 상부 부분을 제거하고, 상기 비트 라인 구조체, 스페이서 및 펜스 절연막을 덮는 금속막을 형성하는 단계;
    상기 금속막, 비트 라인 구조체, 스페이서 및 펜스 절연막을 노출시키는 제4 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  11. 제7항에 있어서,
    상기 유기막은 방향족 환을 포함하는 탄화수소 화합물 또는 그 유도체로 이루어지는 유기 화합물인 것을 특징으로 하는 반도체 소자 제조 방법.
  12. 제7항에 있어서,
    상기 유기막을 형성하는 단계는
    SOH(Spin on hardmask)를 스핀 코팅하여 막을 형성하는 단계와,
    상기 막을 베이크(bake)하여 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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