JP3934827B2 - 固体撮像装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、固体撮像装置に関するもので、特に、光信号を受光して光電変換し、それによって得た電荷を蓄積するフォトダイオードと、そのフォトダイオードの電荷を読み出すための読み出しゲートとを有する、CCD(Charge Coupled Device)やCMOS(Complementary Metal Oxide Semiconductor)イメージセンサに関するものである。
【0002】
【従来の技術】
従来、固体撮像装置においては、白傷・暗時むらの原因の一つとして、フォトダイオードにおける表面再結合があげられる。
【0003】
図7は、従来の固体撮像装置として、光信号を受光して光電変換し、電荷を蓄積するフォトダイオードと、そのフォトダイオードの電荷を読み出すための読み出しゲートとを有する、CMOSイメージセンサの概略構成を示すものである。
【0004】
このCMOSイメージセンサの場合、たとえば、P型半導体基板101上にP−well領域102が設けられている。このP−well領域102の表面部には素子分離用絶縁膜103が選択的に設けられている。この素子分離用絶縁膜103によって画定される素子領域内の、上記P−well領域102の表面にはゲート酸化膜104が設けられている。そして、このゲート酸化膜104を介して、上記P−well領域102の表面上には、上記素子領域内のほぼ中央部分に対応して読み出しゲート105が設けられている。
【0005】
また、上記素子領域に対応する、上記P−well領域102の表面部には、読み出しゲート105のしきい値を制御するためのしきい値制御用イオン注入領域(チャネルインプラ層)106が設けられている。
【0006】
上記P−well領域102内の、上記素子分離用絶縁膜103および上記読み出しゲート105の相互間に対応する部分には、上記P−well領域102内にN型不純物を導入することによって形成されるフォトダイオード層107が設けられている。このフォトダイオード層107は、上記読み出しゲート105に対して自己整合的に形成されている。
【0007】
フォトダイオード層107の形成部に対応する、上記P−well領域102の表面部には、上記フォトダイオード層107の表面での空乏化を避けるための、P型不純物を高濃度にイオン注入してなるサーフェスシールド(P+ )層108が設けられている。このサーフェスシールド層108は、上記読み出しゲート105に対して自己整合的に形成されている。
【0008】
一方、上記読み出しゲート105を間にして、上記サーフェスシールド層108に対向する、上記P−well領域102の表面部には、上記読み出しゲート105によって、上記フォトダイオード層107より読み出された電荷が転送されるドレイン領域109が設けられている。このドレイン領域109は、上記読み出しゲート105に対して自己整合的に形成されている。
【0009】
このドレイン領域109の上部には、ドレイン電極110が選択的に設けられている。このドレイン電極110は、上記ドレイン領域109内に転送された電荷を検出部(図示していない)側へ出力させるためのもので、上記ゲート酸化膜104を介すことなく、上記ドレイン領域109に接して設けられている。
【0010】
このように、フォトダイオード層107と読み出しゲート105とを有する従来のCMOSイメージセンサにおいては、フォトダイオード層107の表面にサーフェスシールド層108を形成することによって、フォトダイオード層107における表面再結合(暗電流の発生)を抑制するという手法が用いられていた。
【0011】
しかしながら、このような構成のCMOSイメージセンサにおいては、フォトダイオード層107の全面を覆うように、サーフェスシールド層108を読み出しゲート105に隣接して形成するようにしている。このため、電荷の読み出しの際にポテンシャル障壁となる領域111が生じ、これがフォトダイオード層107の電荷を読み出しゲート105下のチャネル領域まで到達し難くする結果、電荷の読み出しには高い電圧が必要になるという問題があった。
【0012】
【発明が解決しようとする課題】
上記したように、従来においては、フォトダイオード層107の表面にサーフェスシールド層108を形成することによって、フォトダイオード層107における表面再結合を抑制することができるものの、フォトダイオード層107の全面を覆うように、サーフェスシールド層108を読み出しゲート105に隣接して形成するようにした場合には、電荷の読み出しに高い電圧が必要になるという問題があった。
【0013】
そこで、この発明は、暗電流の発生を抑制しつつも、電荷蓄積領域内の電荷を低電圧により十分に転送でき、より高性能化することが可能な固体撮像装置を提供することを目的としている。
【0014】
【課題を解決するための手段】
本願発明の一態様によれば、第1導電型の半導体層と、この半導体層の表面から深さ方向に離間した部分に設けられ、光電変換して得た電荷を蓄積するための第2導電型の電荷蓄積領域と、この電荷蓄積領域の一部の上方に対応する、前記半導体層上に絶縁膜を介して設けられた、前記電荷蓄積領域内の電荷を読み出すための読み出しゲート電極と、この読み出しゲート電極の一端側の、前記半導体層の表面部に設けられ、前記読み出しゲート電極によって前記電荷蓄積領域内より読み出された電荷が転送される第2導電型のドレイン領域と、前記読み出しゲート電極の一端側の、前記ドレイン領域の直下に設けられた第1導電型のパンチスルーストッパ領域と、前記読み出しゲート電極の他端側の、前記半導体層の表面部に設けられた第1導電型のシールド層とを具備し、前記電荷蓄積領域は、前記読み出しゲート電極の下部における、その端部の位置が、前記パンチスルーストッパ領域によって規定されることを特徴とする固体撮像装置が提供される。
【0015】
この発明の固体撮像装置によれば、ポテンシャル障壁によって電荷が読み出し難くなるのを解消するために、電荷蓄積領域を読み出しゲート電極の下部にまで延在させて設けるようにした場合においても、マスクの合わせずれによって、電荷蓄積領域とドレイン領域とが重なって形成されるのを防止できるようになる。これにより、電荷蓄積領域の仕上がりのバラツキによる、電荷蓄積領域からドレイン領域への電荷のリークを回避することが可能となるものである。
【0017】
さらに、本願発明の一態様によれば、第1導電型の半導体層と、この半導体層の表面から深さ方向に離間した部分に設けられ、光電変換して得た電荷を蓄積するための第2導電型の電荷蓄積領域と、この電荷蓄積領域に隣接する、前記半導体層上に絶縁膜を介して設けられた、前記電荷蓄積領域内の電荷を読み出すための、側壁絶縁膜を有する読み出しゲート電極と、この読み出しゲート電極の一端側の、前記半導体層の表面部に設けられ、前記読み出しゲート電極によって前記電荷蓄積領域内より読み出された電荷が転送される第2導電型のドレイン領域と、前記読み出しゲート電極の他端側の、前記半導体層の表面部に、前記側壁絶縁膜に対して自己整合的に設けられた第1導電型のシールド層と、前記側壁絶縁膜の直下の前記半導体層の表面部に設けられ、その不純物濃度が、前記読み出しゲート電極の直下に形成されるチャネル領域における第1導電型の不純物の濃度と、前記電荷蓄積領域における第2導電型の不純物の濃度とによって実質的に決定される、低不純物濃度の第1導電型のオフセット領域とを具備し、前記電荷蓄積領域は、前記読み出しゲート電極に対して自己整合的に形成されることを特徴とする固体撮像装置が提供される。
【0018】
この発明の固体撮像装置によれば、ポテンシャル障壁によって電荷が読み出し難くなるのを解消するために、電荷蓄積領域の濃度プロファイルを制御または電荷蓄積領域に対してシールド層をオフセットさせることで、電荷蓄積領域内の電荷を、その表面近傍に移動できるようになる。これにより、さほどの高い電圧を用いることなしに、電荷蓄積領域内の電荷を十分に読み出して、ドレイン領域に転送することが可能となるものである。
【0019】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【0020】
(第一の実施形態)
図1は、この発明の第一の実施形態にかかる固体撮像装置を、CMOSイメージセンサに適用した場合を例に示すものである。なお、ここでは、信号検出部の下部にフォトダイオード層よりも高濃度のパンチスルーストッパ領域を打ち返して形成することによって、読み出しゲートの下部にまで形成されたフォトダイオード層の端部の位置を規定するようにした場合を例に説明する。
【0021】
このCMOSイメージセンサの場合、たとえば、その濃度が1×1015/cm3 〜1×1016/cm3 程度に設定された、第1導電型の半導体層としてのP型半導体基板(または、ウェル領域)11の表面部に、素子分離用絶縁膜(LOCOS)12が選択的に設けられている。
【0022】
この素子分離用絶縁膜12によって画定される素子領域内の、上記半導体基板11の表面上にはゲート酸化膜(絶縁膜)13が設けられている。そして、このゲート酸化膜13を介して、上記半導体基板11上の一部には読み出しゲート14が設けられている。読み出しゲート14の側壁部には、必要に応じて、サイドウォール(側壁絶縁膜)を形成することが可能である。
【0023】
また、上記読み出しゲート14の直下に対応する、上記半導体基板11の表面部(チャネル部)には、上記読み出しゲート14のしきい値を制御するための、P型チャネルインプラ層(第1導電型のチャネル領域)16が設けられている。このチャネルインプラ層16は、その濃度が1×1017/cm3 オーダ程度に設定される。
【0024】
上記半導体基板11内の所定の部位には、上記半導体基板11内にN型不純物を導入することによって形成されるフォトダイオード層(第2導電型の電荷蓄積領域)17が設けられている。このフォトダイオード層17は、光電変換して得た信号電荷を蓄積するためのもので、ポテンシャルが1.0V程度に設定されることによって完全に空乏化されて信号電荷の読み出しが行われるとともに、その一端が、上記読み出しゲート14の一端の下部にまで延在して設けられている。
【0025】
フォトダイオード層17の一部の上方に対応する、上記半導体基板11の表面部には、上記フォトダイオード層17の表面での空乏化(表面再結合)を避けるための、P型不純物を高濃度にイオン注入してなる、第1導電型のシールド層としてのサーフェスシールド(P+ )層18が設けられている。このサーフェスシールド層18は、その濃度が1×1018/cm3 〜1×1019/cm3 程度に設定されるとともに、上記読み出しゲート14の一方側に隣接するように、上記読み出しゲート14に対して自己整合的に形成されている。
【0026】
一方、上記読み出しゲート14を間にして、上記サーフェスシールド層18に対向する、上記半導体基板11の表面部には、上記読み出しゲート14によって、上記フォトダイオード層17内より読み出された信号電荷が転送される信号検出部(第2導電型のドレイン領域)19が設けられている。この信号検出部19は、上記読み出しゲート14の他方側に隣接するように、上記読み出しゲート14に対して自己整合的に形成されている。
【0027】
また、上記信号検出部19の下方に対応する、上記半導体基板11内には、上記フォトダイオード層17に隣接して、上記フォトダイオード層17と上記信号検出部19との間でのパンチスルーを生じさせない(フォトダイオード層17内に蓄積された信号電荷が読み出しゲート14の制御なしに信号検出部19によって読み込まれる、いわゆるリークを防ぐ)ための、P+ 型(第1導電型)のパンチスルーストッパ領域20が設けられている。このパンチスルーストッパ領域20は、上記フォトダイオード層17よりも高濃度な1×1017/cm3 〜1×1018/cm3 程度の濃度に設定されるとともに、上記読み出しゲート14に対して自己整合的に形成されている。
【0028】
この場合、パンチスルーストッパ領域20が読み出しゲート14に対して自己整合的に形成されることにより、フォトダイオード層17の端部の導電型が変化されて、フォトダイオード層17の、読み出しゲート14の下部における、その端部の位置が規定されるようになっている。
【0029】
また、上記パンチスルーストッパ領域20の最大不純物濃度深さは、上記フォトダイオード層17のそれとほぼ同程度とされている。
【0030】
このような、表面再結合を抑制する目的で、読み出しゲート14に隣接させてサーフェスシールド層18が形成されてなる構成のCMOSイメージセンサにおいては、読み出しゲート14の下部を経て、信号検出部19に近接するようにフォトダイオード層17を設けることにより、読み出しゲート14に印加される電圧により、難なくフォトダイオード層17内の信号電荷を読み出して信号検出部19に転送できるようになる。
【0031】
その場合、たとえ信号電荷の読み出しに高い電圧を用いなくとも、フォトダイオード層17内の雑音のない信号電荷を、信号検出部19に完全に転送することが可能となる。
【0032】
次に、図2を参照して、上記した構成のCMOSイメージセンサの製造方法について簡単に説明する。ここでは、サーフェスシールド層18およびパンチスルーストッパ領域20を、それぞれ、読み出しゲート14に対して自己整合的に形成するようにした場合について説明する。
【0033】
まず、P型半導体基板11の主表面部に素子分離用絶縁膜12を形成した後、その素子領域の表面上にゲート酸化膜13を形成する。次いで、フォトレジスト膜21をマスクに、上記ゲート酸化膜14を介して、リン(P)などのN型不純物を所定の深さとなるようにイオン注入し、その一部が読み出しゲート14の下部にまで延在するようなパターンでフォトダイオード層17を形成する。また、全面にボロン(B)などのP型不純物をイオン注入し、上記半導体基板11の表面部に、読み出しゲート14のしきい値を制御するためのチャネルインプラ層16を形成する(同図(a)参照)。
【0034】
続いて、上記フォトレジスト21を除去した後、たとえば、CVD(Chemical Vapour Deposition)法によって全面に多結晶シリコン膜を堆積させ、その多結晶シリコン膜を、図示していないフォトレジスト膜をマスクにエッチングして、上記フォトダイオード層17の一部の上方に対応する、上記ゲート絶縁膜13上に読み出しゲート14を形成する。
【0035】
次いで、フォトレジスト膜22を形成した後、ボロンなどのP型不純物を所定の深さとなるようにイオン注入し、上記フォトダイオード層17に隣接するパンチスルー防止用のパンチスルーストッパ領域20を、上記読み出しゲート14に対して自己整合的に形成する(同図(b)参照)。
【0036】
この際、上記フォトダイオード層17の一端が、上記パンチスルーストッパ領域20によって規定されて、上記フォトダイオード層17の仕上がり(読み出しゲート14の下部への入り込み量)が、マスクによらず、常に一定となるように制御される。
【0037】
続いて、上記フォトレジスト膜22を除去した後、信号検出部19の形成位置を覆うようにフォトレジスト膜23を形成する。そして、このフォトレジスト膜23をマスクに、ボロンなどのP型不純物を高濃度にイオン注入して、上記読み出しゲート14に対して自己整合的にサーフェスシールド層18を形成する(同図(c)参照)。
【0038】
また、このサーフェスシールド層18の形成に前後して、たとえば、上記サーフェスシールド層18の形成位置を覆うようにフォトレジスト膜24を形成する。そして、このフォトレジスト膜24をマスクに、リンなどのN型不純物をイオン注入して、上記読み出しゲート14に対して自己整合的に信号検出部19を形成する(同図(d)参照)。
【0039】
なお、上記読み出しゲート14を形成した後の工程において、必要に応じ、CVD法によって全面に多結晶シリコン膜を堆積させ、その多結晶シリコン膜を側壁残しによりエッチングして、上記読み出しゲート14の側壁部にサイドウォールを形成することができる。そして、このサイドウォールに対して自己整合的に、パンチスルーストッパ領域20、サーフェスシールド層18および信号検出部19を形成するようにしても良い。
【0040】
最後に、上記フォトレジスト膜24を除去することにより、上記図1に示した構成のCMOSイメージセンサが得られる。
【0041】
このような構成のCMOSイメージセンサによれば、フォトダイオード層の仕上がり時に、フォトダイオード層が信号検出部と重なるのを防止できるようになる。
【0042】
すなわち、フォトダイオード層の表面での暗電流の発生を抑制するためのサーフェスシールド層を設けたとき、ポテンシャル障壁によって信号電荷が読み出し難くなるのを解消するために、フォトダイオード層を読み出しゲートの下部にまで延在させて設けるようにした場合においても、製造パラメータ(マスク)に依存することなく、フォトダイオード層と信号検出部とが重なって形成されるのを防止できるようになる。したがって、フォトダイオード層の仕上がりのバラツキによる、フォトダイオード層から信号検出部への信号電荷のリークを回避することが可能となる。
【0043】
しかも、読み出し時にはフォトダイオード層内に蓄積された信号電荷を信号検出部へ完全に転送できるようになるため、残像が残ることもない。
【0044】
特に、フォトダイオード層は、完全に空乏化して信号電荷を読み出す(信号電荷を蓄積する前には完全に空乏化される)ので、リセット動作が不要であり、リセット雑音がなくなると同時に、信号電荷の読み出しに要する時間の削減が可能である。
【0045】
また、特にフォトダイオード層およびパンチスルーストッパ領域を読み出しゲートの近傍にのみ形成すれば、そこでのPNジャンクション容量を減らすことが可能となって、感度が低下するのを抑えることができる。
【0046】
したがって、雑音電荷(ノイズ)を含まない、信号電荷を低電圧により完全に転送できるようになる結果、画質の向上が期待できるものである。
【0047】
なお、上記した第一の実施形態においては、フォトダイオード層を素子領域(SDG)に対して自己整合的に形成することも可能である。さらには、信号検出部とパンチスルーストッパ領域とを同一マスクにより形成することで、製造工程の短縮を図っても良い。
【0048】
(第二の実施形態)
図3は、この発明の第二の実施形態にかかる固体撮像装置を、CMOSイメージセンサに適用した場合を例に示すものである。なお、ここでは、オフセット領域の形成およびフォトダイオード層の濃度プロファイルの適正化によって、信号電荷を容易にフォトダイオード層の表面近傍に移動させることができるように形成した場合を例に説明する。
【0049】
このCMOSイメージセンサの場合、たとえば、その濃度が1×1015/cm3 〜1×1016/cm3 程度に設定された、第1導電型の半導体層としてのP型半導体基板(または、ウェル領域)31の表面部に、素子分離用絶縁膜(LOCOS)32が選択的に設けられている。
【0050】
この素子分離用絶縁膜32によって画定される素子領域内の、上記半導体基板31の表面上にはゲート酸化膜(絶縁膜)33が設けられている。そして、このゲート酸化膜33を介して、上記半導体基板31上の一部には読み出しゲート34が設けられている。読み出しゲート34の側壁部には、それぞれ、サイドウォール(側壁絶縁膜)35が形成されている。
【0051】
また、上記読み出しゲート34の直下に対応する、上記半導体基板31の表面部(チャネル部)には、上記読み出しゲート34のしきい値を制御するための、P型チャネルインプラ層(第1導電型のチャネル領域)36が設けられている。このチャネルインプラ層36は、フォトダイオード層から信号検出部へのリークの程度に応じて、その濃度が、たとえば1×1017/cm3 オーダに設定される。
【0052】
上記素子領域内における、上記チャネルインプラ層36の一部と重なる、上記素子分離用絶縁膜32および上記読み出しゲート34の相互間に対応する部位には、上記半導体基板31内にN型不純物を導入することによって、上記読み出しゲート34に対して自己整合的に形成されるフォトダイオード層(第2導電型の電荷蓄積領域)37が設けられている。このフォトダイオード層37は、光電変換して得た信号電荷を蓄積するためのもので、ポテンシャルが1.0V程度に設定されることによって完全に空乏化されて信号電荷の読み出しが行われるとともに、その一部が、上記読み出しゲート34の下部にまで延在して設けられている。
【0053】
また、このフォトダイオード層37は、たとえば、その濃度が上記チャネルインプラ層36のそれよりも薄く、しかも、上記半導体基板31の表面に向かって徐々に不純物濃度が濃くなる濃度プロファイルを有して形成されるようになっている。なお、フォトダイオード層37の形成方法の詳細については後述する。
【0054】
フォトダイオード層37の形成部にほぼ対応する、上記半導体基板31の表面部には、上記フォトダイオード層37の表面での空乏化を避けるための、P型不純物を高濃度にイオン注入してなる、第1導電型のシールド層としてのサーフェスシールド(P+ )層38が設けられている。このサーフェスシールド層38は、その濃度が1×1018/cm3 〜1×1019/cm3 程度に設定されるようになっている。
【0055】
また、このサーフェスシールド層38は、上記サイドウォール35に対して自己整合的に形成されることにより、上記フォトダイオード層37の表面に対して、若干のオフセットを有して設けられるようになっている。
【0056】
上記フォトダイオード層37のうち、上記サーフェスシールド層38とのオフセット部分、つまり、上記チャネルインプラ層36と重なる、上記サーフェスシールド層38に隣接する側の、上記サイドウォール35の直下に対応する部分には、結果的に、上記チャネルインプラ層36および上記サーフェスシールド層38よりも低濃度な低濃度領域(P- )36aが形成されている。
【0057】
一方、上記読み出しゲート34を間にして、上記サーフェスシールド層38に対向する、上記半導体基板31の表面部には、上記読み出しゲート34によって、上記フォトダイオード層37内より読み出された信号電荷が転送される信号検出部(第2導電型のドレイン領域)39が設けられている。この信号検出部39は、上記読み出しゲート34に対して自己整合的に形成されている。
【0058】
図4は、上記した構成のCMOSイメージセンサにおける、各部の濃度プロファイルを示すものである。なお、同図(a)は上記チャネルインプラ層36の濃度プロファイル、同図(b)は上記フォトダイオード層37の濃度プロファイル、同図(c)は上記低濃度領域36aの濃度プロファイル、同図(d)は上記サーフェスシールド層38の濃度プロファイルを、それぞれ示している。
【0059】
各図からも明らかなように、上記フォトダイオード層37は、その深さ方向に沿って不純物濃度が減少するプロファイルを有するとともに、上記低濃度領域36aの濃度は、上記チャネルインプラ層36および上記サーフェスシールド層38よりも低濃度となっている。
【0060】
この場合、上記チャネルインプラ層36に重ねて上記フォトダイオード層37を形成したことにより、上記低濃度領域36aの不純物濃度は、上記チャネルインプラ層36の不純物の濃度と、上記フォトダイオード層37の不純物の濃度とによって実質的に決定される。
【0061】
このような、表面再結合を抑制する目的で、読み出しゲート34に隣接させてサーフェスシールド層38が形成されてなる構成のCMOSイメージセンサにおいては、フォトダイオード層37とサーフェスシールド層38との間にオフセットを設けることにより、このオフセット部分で従来構造のような大きなポテンシャル障壁は存在しない。これにより、読み出しゲート34の制御によって、フォトダイオード層37内の信号電荷は、簡単に、フォトダイオード層37の表面の低濃度領域36aへと移動する。
【0062】
一方、上記チャネルインプラ層36および上記低濃度領域36aの存在により、フォトダイオード層37の空乏層は基板表面までは延びない。
【0063】
その結果、フォトダイオード層37内に蓄積された信号電荷が読み出しゲート34の制御なしに信号検出部39によって読み込まれる、いわゆるリークの発生を抑えながら、たとえ信号電荷の読み出しに高い電圧を用いなくとも、フォトダイオード層37内の雑音のない信号電荷を完全に読み出して、信号検出部39に転送することが可能となる。
【0064】
特に、上記フォトダイオード層37は、図4(b)に示した如く、その深さ方向に沿って不純物濃度が減少されるような濃度プロファイルを有して形成されている。そのため、フォトダイオード層37内の信号電荷を、容易に、基板表面の低濃度領域36aの方向に移動させることが可能である。
【0065】
なお、同図中における図示破線部分は、上記チャネルインプラ層36あるいは上記サーフェスシールド層38によって打ち返された領域である。
【0066】
次に、図5を参照して、上記した構成のCMOSイメージセンサの製造方法について簡単に説明する。
【0067】
まず、P型半導体基板31の主表面部に素子分離用絶縁膜32を形成した後、その素子領域の表面上にゲート酸化膜33を形成する。次いで、そのゲート酸化膜33を介して、全面にボロン(B)などのP型不純物をイオン注入し、上記読み出しゲート34のしきい値を制御するためのチャネルインプラ層36を形成する。
【0068】
次いで、たとえばCVD法によって全面に多結晶シリコン膜を堆積させ、その多結晶シリコン膜を、図示していないフォトレジストをマスクにエッチングして、上記ゲート酸化膜33上に読み出しゲート34を形成する。
【0069】
次いで、フォトレジスト膜41をマスクに、リン(P)などのN型不純物をイオン注入し、信号検出部39を形成する(以上、同図(a)参照)。
【0070】
続いて、上記フォトレジスト膜41を除去した後、たとえば、上記信号検出部39の形成部を覆うようにフォトレジスト膜42を形成する。そして、このフォトレジスト膜42をマスクに、リン(P)などのN型不純物を所定の深さとなるようにイオン注入して、上記読み出しゲート34に対して自己整合的にフォトダイオード層37を形成する(同図(b)参照)。
【0071】
この場合、上記フォトダイオード層37は、その一部が上記読み出しゲート34の下部にまで延在するように、所定の角度をつけてN型不純物をイオン注入するようにする。また、基板表面での不純物濃度が濃くなるような濃度プロファイルをもたせるために、たとえば、注入エネルギを弱めながら、複数回に分けてイオン注入を行うことにより、上記フォトダイオード層37を形成するようにする。
【0072】
続いて、その一部が読み出しゲート34の下部にまで延在するように、上記フォトダイオード層37を形成した後、上記フォトレジスト膜42を除去する。そして、たとえば、CVD法によって全面に多結晶シリコン膜を堆積させ、その多結晶シリコン膜を側壁残しによりエッチングして、上記読み出しゲート34の側壁部にサイドウォール35を形成する。
【0073】
次いで、フォトレジスト膜43をマスクに、ボロン(B)などのP型不純物を高濃度にイオン注入して、上記サイドウォール35に対して自己整合的にサーフェスシールド層38を形成する。その際、上記フォトダイオード層37とのオフセット部分に、上記チャネルインプラ層36よりも低濃度な低濃度領域37aが形成される(以上、同図(c)参照)。
【0074】
次いで、フォトレジスト膜43を除去することにより、上記図3に示した構成のCMOSイメージセンサが得られる。
【0075】
なお、上記サイドウォール35を形成した後に、上記信号検出部39の形成を行うようにしても良い。
【0076】
このような構成のCMOSイメージセンサによれば、フォトダイオード層の濃度プロファイルの適正化および低濃度領域の形成により、フォトダイオード層内の信号電荷を、その表面近傍に移動させることができるようになる。
【0077】
すなわち、表面に向かうにしたがって不純物濃度が徐々に濃くなるような濃度プロファイルを持たせてフォトダイオード層を形成するとともに、サーフェスシールド層との間にオフセットを持たせるようにしている。これにより、フォトダイオード層の表面での暗電流の発生を抑制するためのサーフェスシールド層を設けた場合においても、さほどの高い電圧を用いることなしに、フォトダイオード層内の信号電荷を十分に読み出して、信号検出部に転送することが可能となるものである。
【0078】
しかも、読み出し時にはフォトダイオード層内に蓄積された信号電荷を信号検出部へ完全に転送できるようになるため、残像が残ることもない。
【0079】
特に、フォトダイオード層は、完全に空乏化して信号電荷を読み出す(信号電荷を蓄積する前には完全に空乏化される)ので、リセット動作が不要であり、リセット雑音がなくなると同時に、信号電荷の読み出しに要する時間の削減が可能である。
【0080】
なお、ここでのフォトダイオード層の濃度プロファイルは、この実施形態の構造に限らず、ポテンシャルに沿って信号電荷を基板表面へ移動させることが可能となるため、フォトダイオード層の信号電荷の読み出し効率を向上させる上で、有効である。
【0081】
また、上記した第二の実施形態におけるCMOSイメージセンサにおいては、たとえば図6に示すように、フォトダイオード層37と信号検出部39との間でのパンチスルーを抑制する目的で、上述した第一の実施形態におけるCMOSイメージセンサの場合と同様に、読み出しゲート34に対して自己整合的にP+ 型のパンチスルーストッパ領域20を設けることも可能である。
【0082】
さらに、上記した第一,第二の実施形態においては、いずれも、CMOSイメージセンサに適用した場合を例に説明したが、これに限らず、たとえばCCDイメージセンサやリニアセンサにも同様に適用可能である。
【0083】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【0084】
【発明の効果】
以上、詳述したようにこの発明によれば、暗電流の発生を抑制しつつも、電荷蓄積領域内の電荷を低電圧により十分に転送でき、より高性能化することが可能な固体撮像装置を提供できる。
【図面の簡単な説明】
【図1】この発明の第一の実施形態にかかる、CMOSイメージセンサの構成を概略的に示す断面図。
【図2】同じく、かかるCMOSイメージセンサの製造方法を説明するために示す概略断面図。
【図3】この発明の第二の実施形態にかかる、CMOSイメージセンサの構成を概略的に示す断面図。
【図4】同じく、CMOSイメージセンサの濃度プロファイルをそれぞれ示す特性図。
【図5】同じく、かかるCMOSイメージセンサの製造方法を説明するために示す概略断面図。
【図6】同じく、CMOSイメージセンサの他の構成を概略的に示す断面図。
【図7】従来技術とその問題点を説明するために、CMOSイメージセンサの構成を示す概略断面図。
【符号の説明】
11…P型半導体基板
12…素子分離用絶縁膜
13…ゲート酸化膜
14…読み出しゲート
16…チャネルインプラ層
17…フォトダイオード層
18…サーフェスシールド層
19…信号検出部
20…パンチスルーストッパ領域
21,22,23,24…フォトレジスト膜
31…P型半導体基板
32…素子分離用絶縁膜
33…ゲート酸化膜
34…読み出しゲート
35…サイドウォール
36…チャネルインプラ層
36a…低濃度領域
37…フォトダイオード層
38…サーフェスシールド層
39…信号検出部
41,42,43…フォトレジスト膜
Claims (8)
- 第1導電型の半導体層と、
この半導体層の表面から深さ方向に離間した部分に設けられ、光電変換して得た電荷を蓄積するための第2導電型の電荷蓄積領域と、
この電荷蓄積領域の一部の上方に対応する、前記半導体層上に絶縁膜を介して設けられた、前記電荷蓄積領域内の電荷を読み出すための読み出しゲート電極と、
この読み出しゲート電極の一端側の、前記半導体層の表面部に設けられ、前記読み出しゲート電極によって前記電荷蓄積領域内より読み出された電荷が転送される第2導電型のドレイン領域と、
前記読み出しゲート電極の一端側の、前記ドレイン領域の直下に設けられた第1導電型のパンチスルーストッパ領域と、
前記読み出しゲート電極の他端側の、前記半導体層の表面部に設けられた第1導電型のシールド層と
を具備し、
前記電荷蓄積領域は、前記読み出しゲート電極の下部における、その端部の位置が、前記パンチスルーストッパ領域によって規定されることを特徴とする固体撮像装置。 - 前記パンチスルーストッパ領域は、前記読み出しゲート電極に対して自己整合的に形成されることを特徴とする請求項1に記載の固体撮像装置。
- 前記シールド層は、前記読み出しゲート電極に対して自己整合的に形成されることを特徴とする請求項1に記載の固体撮像装置。
- 前記電荷蓄積領域の最大不純物濃度深さと前記パンチスルーストッパ領域の最大不純物濃度深さとが同程度とされることを特徴とする請求項1に記載の固体撮像装置。
- 前記半導体層の、前記読み出しゲート電極の直下には、第1導電型のチャネル領域が形成されていることを特徴とする請求項1に記載の固体撮像装置。
- 第1導電型の半導体層と、
この半導体層の表面から深さ方向に離間した部分に設けられ、光電変換して得た電荷を蓄積するための第2導電型の電荷蓄積領域と、
この電荷蓄積領域に隣接する、前記半導体層上に絶縁膜を介して設けられた、前記電荷蓄積領域内の電荷を読み出すための、側壁絶縁膜を有する読み出しゲート電極と、
この読み出しゲート電極の一端側の、前記半導体層の表面部に設けられ、前記読み出しゲート電極によって前記電荷蓄積領域内より読み出された電荷が転送される第2導電型のドレイン領域と、
前記読み出しゲート電極の他端側の、前記半導体層の表面部に、前記側壁絶縁膜に対して自己整合的に設けられた第1導電型のシールド層と、
前記側壁絶縁膜の直下の前記半導体層の表面部に設けられ、その不純物濃度が、前記読み出しゲート電極の直下に形成されるチャネル領域における第1導電型の不純物の濃度と、前記電荷蓄積領域における第2導電型の不純物の濃度とによって実質的に決定される、低不純物濃度の第1導電型のオフセット領域と
を具備し、
前記電荷蓄積領域は、前記読み出しゲート電極に対して自己整合的に形成されることを特徴とする固体撮像装置。 - 前記電荷蓄積領域は、その深さ方向に沿って不純物濃度が減少するプロファイルを有することを特徴とする請求項6に記載の固体撮像装置。
- 前記電荷蓄積領域は、角度を付けて不純物をイオン注入することによって、その一部が前記読み出しゲート電極の下部にまで延在するようにして形成されることを特徴とする請求項6に記載の固体撮像装置。
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