JP4313789B2 - 半導体撮像装置およびその製造方法 - Google Patents

半導体撮像装置およびその製造方法 Download PDF

Info

Publication number
JP4313789B2
JP4313789B2 JP2005220131A JP2005220131A JP4313789B2 JP 4313789 B2 JP4313789 B2 JP 4313789B2 JP 2005220131 A JP2005220131 A JP 2005220131A JP 2005220131 A JP2005220131 A JP 2005220131A JP 4313789 B2 JP4313789 B2 JP 4313789B2
Authority
JP
Japan
Prior art keywords
region
conductivity type
gate electrode
diffusion region
light receiving
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005220131A
Other languages
English (en)
Other versions
JP2007036083A (ja
Inventor
成実 大川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2005220131A priority Critical patent/JP4313789B2/ja
Priority to US11/250,345 priority patent/US20070023800A1/en
Priority to TW094136295A priority patent/TWI276223B/zh
Priority to EP05256468A priority patent/EP1748489B1/en
Priority to KR1020050105215A priority patent/KR100803616B1/ko
Priority to CN200510124713A priority patent/CN100592527C/zh
Publication of JP2007036083A publication Critical patent/JP2007036083A/ja
Priority to US12/292,234 priority patent/US7846758B2/en
Application granted granted Critical
Publication of JP4313789B2 publication Critical patent/JP4313789B2/ja
Priority to US12/917,554 priority patent/US8008106B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1462—Coatings
    • H01L27/14623—Optical shielding

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本発明は一般に半導体装置に係り、特にＣＭＯＳ撮像素子を構成する半導体受光装置に関する。
今日、ＣＭＯＳ撮像素子はカメラ付携帯電話機やデジタルスチルカメラなどにおいて広く使われている。ＣＭＯＳ撮像素子はＣＣＤ撮像素子に比べて構成が簡単で、安価に構成できる好ましい特徴を有する。
図１は、このようなＣＭＯＳ撮像素子１００の構成を示す。
図１を参照するに、ＣＭＯＳ撮像素子１００は多数のＣＭＯＳ画素素子１０が行列状に配列された受光領域１０１Ａを有し、前記受光領域１０１Ａ中の各々のＣＭＯＳ画素素子１０に対して行選択回路１０１Ｂと信号読出し回路１０１Ｃとが協働する。ここで前記行選択回路１０１Ｂは、所望のＣＭＯＳ画素素子１０の転送制御線ＴＧとリセット制御線ＲＳＴ、および選択制御線ＳＥＬを選択し、一方前記信号読出し回路１０１Ｃはリセット電圧線ＶRにリセット電圧を供給するとともに、信号読出し線ＳＩＧに出力されるピクセルからの信号電圧を読み出す。
図２は、図１のＣＭＯＳ撮像素子１００中において使われる一画素分ＣＭＯＳ素子１０の構成を示す。
図２を参照するに、前記リセット電圧線ＶRに接続され所定のリセット電圧が供給される電源端子１０Ａには、フォトダイオード１０Ｄが、前記リセット制御線ＲＳＴ上のリセット信号により制御されるリセットトランジスタ１０Ｂ、および前記転送制御線ＴＧ上の転送制御信号により制御される転送ゲートトランジスタ１０Ｃを介して、逆バイアスされるように接続されており、前記フォトダイオード１０Ｄにおいて光照射により形成された光電子は前記転送ゲートランジスタ１０Ｃを介して前記リセットトランジスタ１０Ｂと転送ゲートトランジスタ１０Ｃとの中間ノードに形成された浮遊拡散領域ＦＤに蓄積され、電圧に変換される。
そこで図２の構成では、前記浮遊拡散領域ＦＤに生じた電圧信号が前記電源端子１０Ａからの電源電圧により駆動されソースフォロワ回路を形成する読出しトランジスタ１０Ｆにより読み出され、前記読出しトランジスタ１０Ｆの出力が、前記読出しトランジスタに直列に接続され、前記選択制御線ＳＥＬ上の選択制御信号により制御される選択トランジスタ１０Ｓにより、前記信号線ＳＩＧ上に出力される。
図３は、図２のＣＭＯＳ画素素子１０の動作を説明する図である。
図３を参照するに、最初に前記選択制御線ＳＥＬ上の選択制御信号が立ち上がり、前記選択トランジスタ１０Ｓが導通することにより、所望のＣＭＯＳ画素素子を含む列が選択される。
次に前記リセット制御線ＲＳＴ上のリセット信号が立ち上がり、前記リセットトランジスタ１０Ｂが導通することにより、前記浮遊拡散領域ＦＤが充電され、リセットされる。この段階では、前記転送トランジスタ１０Ｃはオフになっている。前記リセット信号の立ち上がりに対応して前記浮遊拡散領域ＦＤの電位も立ち上がり、その効果が前記読出しトランジスタ１０Ｆおよび導通状態にある選択トランジスタ１０Ｓを介して信号線ＳＩＧ上にも現れるが、この信号線ＳＩＧの立ち上がりは信号の読出しには使われない。
次に前記リセット信号が立ち下がった後、前記転送ゲートトランジスタ１０Ｃをオフに維持したまま、前記浮遊拡散領域ＦＤの電位が前記読出しトランジスタ１０Ｆにより前記信号線ＳＩＧ上に読み出され、ノイズレベルの読出しが行われる。
さらに前記ノイズレベル読出しの後、前記転送制御線ＴＧ上の転送制御信号が立ち上がり、前記フォトダイオード１０Ｄ中に形成された電荷が前記転送ゲートトランジスタ１０Ｃを介して前記浮遊拡散領域１０Ｆに転送される。前記浮遊拡散領域１０Ｆの電位は、転送された電荷量Ｑにより、ΔＶ＝Ｑ／Ｃ、ただしＣは前記浮遊拡散領域１０Ｆの容量、だけ変化する。そこで、前記転送制御信号が立ち下がった後、前記浮遊拡散領域１０Ｆの電位が前記読出しトランジスタ１０Ｆにより読み出され、前記選択トランジスタ１０Ｓを介して前記信号線ＳＩＧ上に出力される。
特開平１１−２７４４５０号公報 特開２００１−１５７２７号公報 特開平１１−２８４１６６号公報
図４（Ａ），（Ｂ）は、前記図２の回路におけるトランジスタ１０Ｃおよびフォトダイオード１０Ｄの、それぞれ断面および平面構成を示す図である。
図４（Ａ），（Ｂ）は、前記特許文献１に記載の構成に対応しており、前記トランジスタ１０Ｃは、シリコン基板２１上にＳＴＩ型素子分離領域２１Ｉにより画成されたｐ型領域活性２１上に形成されており、ｐ型チャネル領域２１Ｐに対応して、ポリシリコンゲート電極２３が、典型的には熱酸化膜などの高品質絶縁膜よりなるゲート絶縁膜２２を介して形成されている。
さらに前記シリコン基板２１中には、前記ゲート電極２３の一方の側に、前記フォトダイオード１０Ｄを構成するｎ型拡散領域２１Ｄが形成されており、他方の側に、前記浮遊拡散領域ＦＤを構成するｎ+型の拡散領域２１Ｎが形成されている。
動作時には、前記拡散領域２１Ｄは空乏化し、入射光に対応して光電子が形成される。形成された光電子は、電荷転送時には前記ゲート電極２３直下のチャネル領域２１Ｐを通って拡散領域２１Ｎへと、図４（Ａ）中、矢印で示すように流れ、その電位を変化させる。
図４（Ａ），（Ｂ）の構成では、シリコン基板表面の界面準位によるリーク電流を回避するため、前記ｎ型拡散領域２１Ｄの表面にはｐ+型の高濃度拡散領域よりなるシールド層２１Ｐ＋が形成されており、これにより、前記ｎ型拡散領域２１Ｄは埋め込み型拡散領域を構成する。このようにｎ型拡散領域２１Ｄの表面にｐ＋型シールド層２１Ｐ＋を形成しておくことにより、図中に×印で示す界面準位が、前記ｐ＋型シールド層２１Ｐ＋が形成するポテンシャルバリアにより、前記ｎ型拡散領域２１Ｄから分離される。
一方、このようにｎ型拡散領域２１Ｄの表面にｐ+型シールド層２１Ｐ＋を形成すると、図４（Ａ）中に矢印で示した光電子の経路中、円で囲んだ部分のポテンシャルが増大してしまい、浮遊拡散領域２１Ｎへの効率的な光電子の転送ができなくなる。
このため、前記特許文献１は、図５に示すように、前記ｐ＋型シールド層２１Ｐ＋のうち、ゲート電極２３に隣接した部分にｐ−型拡散領２１Ｐ−を形成し、この部分のポテンシャル障壁を低減する技術を開示している。図５中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
しかし、このようにシリコン基板２１の表面に、しかも不純物を含む可能性が高いＣＶＤ酸化膜２４に接して、バリア高さの低いｐ−型の領域２１Ｐ−を形成した場合、シリコン基板２１の表面とＣＶＤ酸化膜２４との界面に存在する界面準位の影響を充分に排除できず、その結果、前記ｎ型拡散領域２１Dのリーク電流が増大してしまう問題が生じる。
このため、前記特許文献２，３では、図６に示すように前記ｎ型拡散領域２１Ｄを前記ゲート電極２３の直下まで延長し、光電子が図中に矢印で示したように、ゲート電極２３の直下においてチャネル領域２１Ｐに流入するように構成することで、前記光電子の前記浮遊拡散領域２１Ｎへの転送効率を向上させると同時に、シリコン基板２１表面の界面準位の光電子への影響を遮断する構成が提案されている。
ところが、この構成では、前記ｐ型チャネル領域２１Ｐに隣接して、ポテンシャルの低いｎ型拡散領域２１Ｄと、ポテンシャルバリアとなるｐ＋型拡散領域２１Ｐ＋が存在しているため、前記光電子の経路に沿ったポテンシャルは、これらの拡散領域の影響を受け、図７に示すように、中央部にディップを有する複雑な形状になる。
このようにチャネル領域２１Ｐ中に形成され頂部にディップを有するポテンシャルバリアは、シリコン基板２１とゲート酸化膜２２との界面において熱的励起により発生する電子を蓄積するように作用するが、前記ディップに蓄積された電子は、さらに前記ポテンシャルバリアを下って、フォトダイオードのｎ型拡散領域２１Ｄへ、あるいは前記浮遊拡散領域２１Ｎへと流れる。
このうち、前記浮遊拡散領域２１Ｎに流入した電子は、図３のリセット工程により消滅し、あるいはノイズ読出し工程において補正されるため、問題にならない。これに対し、フォトダイオードのｎ型拡散領域２１Ｄに流入した電子は、図３の電荷転送工程で、光電子とともに浮遊拡散領域２１Ｎに転送され、暗電流を形成する。
一の側面によれば本発明は、活性領域を画成されたシリコン基板と、前記シリコン基板上に、前記活性領域中のチャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記活性領域中、前記ゲート電極の第１の側に、上端部が前記シリコン基板表面から離間して、かつ内側端部が前記ゲート電極直下のチャネル領域の下部に侵入するように形成され、受光領域を形成する第1導電型拡散領域と、前記活性領域中、前記ゲート電極の前記第１の側において、前記シリコン基板表面に、内側端部が前記ゲート電極の前記第1の側の側壁面に整合するように形成され、少なくとも前記受光領域のうち、前記ゲート電極の前記第1の側に位置する部分を覆うように形成された、シールド層を形成する第２導電型拡散領域と、前記活性領域中、前記ゲート電極の第２の側に形成され、浮遊拡散領域を形成する第１導電型拡散領域と、前記活性領域中、前記ゲート電極直下においてチャネル領域を形成する第２導電型拡散領域とよりなる半導体撮像装置であって、前記チャネル領域は、前記第２の導電型を有し一端が前記シールド層に接して形成され、他端が前記ゲート電極直下の領域に侵入し、前記受光領域のうち、前記チャネル領域の下部に侵入する部分を覆う第１のチャネル領域部分と、前記第２の導電型を有し前記浮遊拡散領域に接して形成される第２のチャネル領域部分とよりなり、前記第１のチャネル領域部分は、前記第２の導電型の不純物元素を、前記シールド層よりも低い不純物濃度で含み、前記第２のチャネル領域部分は、前記不純物元素を、前記第１のチャネル領域部分よりも低い不純物濃度で含み、前記第１のチャネル領域部分の下には、前記受光領域との間に、前記第２のチャネル領域部分の不純物濃度に実質的に等しい不純物濃度の中間領域が形成されることを特徴とする半導体撮像装置を提供する。
他の観点によれば本発明は、活性領域を画成されたシリコン基板と、前記シリコン基板上に、前記活性領域中のチャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記活性領域中、前記ゲート電極の第１の側に、上端部が前記シリコン基板表面から離間して、かつ内側端部が前記ゲート電極直下のチャネル領域の下部に侵入するように形成され、受光領域を形成する第1導電型拡散領域と、前記活性領域中、前記ゲート電極の前記第１の側において、前記シリコン基板表面に、内側端部が前記ゲート電極の前記第1の側の側壁面に整合するように形成され、少なくとも前記受光領域のうち、前記ゲート電極の前記第1の側に位置する部分を覆うように形成された、シールド層を形成する第２導電型拡散領域と、前記活性領域中、前記ゲート電極の第２の側に形成され、浮遊拡散領域を形成する第１導電型拡散領域と、前記活性領域中、前記ゲート電極直下においてチャネル領域を形成する第２導電型拡散領域とよりなる半導体撮像装置であって、前記チャネル領域は、前記第２の導電型を有し一端が前記シールド層に接して形成され、他端が前記ゲート電極直下の領域に侵入し、前記受光領域のうち、前記チャネル領域の下部に侵入する部分を覆う第１のチャネル領域部分と、前記第２の導電型を有し前記浮遊拡散領域に接して形成される第２のチャネル領域部分とよりなり、前記第１のチャネル領域部分と前記第２のチャネル領域部分とは、前記第１導電型の不純物元素と前記第２の導電型の不純物元素を、前記第1のチャネル領域において、前記第２のチャネル領域におけるよりも、前記第２導電型のキャリア濃度が高くなるような不純物濃度で含むことを特徴とする半導体撮像装置を提供する。
さらに別の観点によれば、本発明は、半導体撮像装置の製造方法であって、シリコン基板上に画成された活性領域中に第１の導電型の不純物元素を導入し、前記シリコン基板の表面に第１の導電型の第１の拡散領域を、前記活性領域の全面にわたり、第１の深さでおよび第１の不純物濃度で形成する工程と、前記活性領域中、前記第１の拡散領域の第１の部分を第１のマスクパターンにより覆い、前記第１の部分に隣接する第２の部分に、前記第１の拡散領域に重畳して、第２の導電型の不純物元素を、前記第１のマスクパターンをマスクに使って、前記第１の深さよりも深い第２の深さに導入し、第２の導電型の受光領域を、前記第１の拡散領域の下に形成する工程と、前記活性層中、前記受光領域に重畳して、第１の導電型の不純物元素を、前記第１のマスクパターンを使って、前記第１の深さあるいはそれよりも浅い深さに導入し、前記受光領域上に、前記第１の導電型の第２の拡散領域を、前記第２の拡散領域が、前記第１の導電型の不純物元素を、前記第１の拡散領域よりも高い第２の不純物濃度で含むように形成する工程と、前記シリコン基板上に、前記第１の拡散領域と前記第２の拡散領域の境界を覆うように、ゲート電極を、ゲート絶縁膜を介して形成する工程と、前記活性領域中に、前記ゲート電極、および前記活性領域のうち前記ゲート電極に対して前記受光領域と反対側の部分を覆う第２のマスクパターンをマスクに、第１の導電型の不純物元素を導入し、前記第２の拡散領域の表面に、前記第１の導電型の拡散領域よりなるシールド層を、前記シールド層が、前記第１の導電型の不純物元素を、前記第２の不純物濃度よりも高い第３の不純物濃度で含むように形成する工程と、前記活性領域中に、前記ゲート電極、および前記活性領域のうち前記ゲート電極に対して前記受光領域の側の部分を覆う第３のマスクパターンをマスクに、第２の導電型の不純物元素を導入し、第２の導電型の浮遊拡散領域を形成する工程を含むことを特徴とする半導体撮像装置の製造方法を提供する。
さらに他の観点によれば、本発明は半導体撮像装置の製造方法であって、シリコン基板上に素子分離領域で画成された活性領域中に、第１の導電型の不純物元素を、前記素子分離領域の下端よりも深い第１の深さに導入し、第１の導電型の第１の拡散領域を形成する工程と、前記活性領域中に、第２の導電型の不純物元素を、前記第１の深さよりも浅い第２の深さに形成し、前記第１の拡散領域の表面に、第２の導電型の第２の拡散領域を形成する工程と、前記活性領域上に、前記半導体撮像装置の受光領域に対応して、前記受光領域の形成部分に対応する前記第２の拡散領域の第１の領域を覆う第１のマスクパターンを形成し、前記第１のマスクパターンをマスクに使い、前記活性領域中、前記素子分離領域の下端よりも深い、しかし前記第１の拡散領域の下端を超えない深さに、第２の導電型の不純物元素を導入し、前記第１の拡散領域中に、前記第２の導電型を有し前記受光領域を画成するウェルを形成する工程と、前記第１のマスクパターンをマスクに使い、前記活性領域中、前記第２の深さに第１の導電型の不純物元素を導入し、前記第２の拡散領域のうち、前記第１のマスクパターンで覆われていない部分に、前記第２の導電型を有するが前記第１の領域よりもキャリア濃度の低い第２の領域を形成する工程と、前記シリコン基板上に、前記第１および第２の領域の境界の一部を覆うように、ゲート電極を、ゲート絶縁膜を介して形成する工程と、前記活性領域中、前記ゲート電極に対し前記受光領域と反対側の部分を第３のマスクパターンで覆い、前記ゲート電極および前記第３のマスクパターンをマスクに使い、第２の導電型の不純物元素を、前記第２の拡散領域に重畳して前記第２の深さに導入し、前記第２の導電型を有し前記第１の領域よりもキャリア濃度が高いシールド層を形成する工程と、前記活性領域中、前記受光領域と反対側の領域に、前記第１の導電型の不純物元素を導入し、前記第１の導電型の浮遊拡散領域を形成する工程を含むことを特徴とする半導体撮像装置の製造方法を提供する。
本発明によれば、シリコン基板上にフォトダイオードと転送ゲートトランジスタとを集積化したＣＭＯＳ撮像素子の一部を構成する半導体撮像装置において、フォトダイオードを構成する拡散領域を、その先端部が前記転送ゲートトランジスタのゲート電極直下のチャネル領域の下に侵入するように形成し、さらに前記チャネル領域を、かかるチャネル領域のうち、前記フォトダイオードが形成される受光領域に近い部分が、前記転送ゲートトランジスタのドレイン領域となる浮遊拡散領域に近い部分よりも不純物濃度が高く、あるいはキャリア濃度が高くなるように形成することにより、かかるチャネル領域に、前記浮遊拡散領域に向かって傾斜するポテンシャル勾配を形成できる。そこで、フォトダイオードの受光動作時に、チャネル領域において例えばシリコン基板とゲート絶縁膜の界面で熱的に電子が励起されても、励起された電子は大部分、浮遊拡散領域へ流れ、前記フォトダイオードの拡散領域への熱電子の流入を最小化することができる。これにより、受光動作時に引き続く読出し動作時に、前記転送ゲートトランジスタがオンして前記フォトダイオードの拡散領域に生じた光電子が前記浮遊拡散領域に転送される場合でも、熱電子によるノイズが抑制され、半導体撮像装置のＳ／Ｎ比が向上する。なお、このように浮遊拡散領域に流入した熱電子は、読出しに先立つリセット動作時に除去されるため、光信号の検出に影響することはない。
また、かかる半導体撮像装置では、前記フォトダイオードを構成する拡散領域の先端部が前記トランジスタのチャネル領域直下に侵入しているため、前記フォトダイオードで形成された光電子は前記転送ゲートトランジスタがオンした場合、シリコン基板表面の界面準位の影響を受けることなく、浮遊拡散領域へと流れ、読出し時におけるリーク電流の発生を抑制することができる。
またこのようなチャネル領域の傾斜したポテンシャルを有する転送ゲートトランジスタでは、トランジスタがオフとなっているフォトダイオードの受光動作時に、前記トランジスタのゲート電極にわずかな正電圧を印加することにより、ポテンシャル勾配を増大させ、熱電子の浮遊拡散領域への排出をさらに促進することができる。
さらに、このようなチャネル領域に傾斜したポテンシャルを有する、あるいは有さない転送ゲートトランジスタにおいて、前記受光動作時にゲート電極にわずかな負電圧を印加することにより、チャネル領域における熱電子の励起が抑制され、暗電流を抑制し、Ｓ／Ｎ比の大きな半導体撮像装置を実現することができる。
［第１の実施形態］
図８は、本発明の第１の実施形態による半導体撮像装置４０の断面構造を示す。ただし前記半導体撮像装置４０は、前記図２のＣＭＯＳ撮像素子におけるトランジスタ１０Ｃとフォトダイオード１０Ｄに対応している。
図８を参照するに、前記半導体撮像装置４０は、シリコン基板４１中にＳＴＩ型の素子分離構造４１Ｉにより画成されたｐ型素子領域４１Ａ中に形成されており、前記素子領域４１Ａ中のチャネル領域に対応してポリシリコンゲート電極４３が、典型的には熱酸化膜よりなるゲート絶縁膜４２を介して形成されている。
前記活性領域４１Ａ中、前記ゲート電極４３の第1の側にはｎ−型の拡散領域４１Ｄが、前記フォトダイオード１０Ｄの受光領域として形成されており、さらに前記拡散領域４１Ｄの表面部分には、ｐ＋型拡散領域４１Ｐ＋が、シールド層として形成されている。さらに、前記活性層４１Ａ中、前記ゲート電極４３に対し前記拡散領域４１Ｄと反対側には、ｎ＋型拡散領域４１Ｎが、前記浮遊拡散領域ＦＤとして形成されている。
さらに前記シリコン基板４１上には、前記素子領域４１Ａを、前記ゲート電極４３も含めて覆うように、ＣＶＤ酸化膜４４が形成されている。
本実施例においては、前記ｎ型拡散領域４１Ｄは、内側端部を構成する先端部が前記素子領域中、前記ゲート電極４３直下に形成されるチャネル領域の下部にまで侵入しており、このため、前記拡散領域４１Ｄにおいて形成された光電子は、前記トランジスタがオンした場合、高いポテンシャル障壁を形成するシールド層４１Ｐ＋を通ることなく、チャネル領域を通って、前記浮遊拡散領域４１Ｎへと流れることができる。
その際、本実施例では、前記チャネル領域を、前記浮遊拡散領域４１Ｎに隣接した第１のｐ型領域４１Ｐ１と前記シールド層に隣接した第２のｐ型領域４１Ｐ２より形成し、前記領域４１Ｐ２中のｐ型不純物元素の濃度（Ｐ２）を、前記領域４１Ｐ１中のｐ型不純物元素の濃度（Ｐ１）よりも高く（Ｐ２＞Ｐ１）、ただし前記シールド層４１Ｐ＋中のｐ型不純物元素の濃度（Ｐ３）よりも低く設定する（Ｐ３＞Ｐ２＞Ｐ１）。ここで、前記ｐ型領域４１Ｐ２は、前記ｎ型拡散領域のうち、前記チャネル領域の下に侵入した部分を覆うように形成されている。
このような、チャネル領域に不純物濃度の勾配を形成した構成においては、ｐ型領域が電子に対して障壁を形成することから、前記光電子の経路のうち、特に前記ゲート電極４３直下のチャネル領域に、図９のような、浮遊拡散領域４１Nに向かって傾斜するポテンシャル勾配が形成される。
このため、前記トランジスタ１０Ｃをオフにして実行され前記拡散領域４１Dに光電子を蓄積する前記撮像素子の受光動作時に、前記チャネル領域においてシリコン基板４１とゲート絶縁膜２２の界面においてチャネル領域を形成するＳｉ結晶の伝導帯に熱電子が励起されても、かかる熱電子は、前記ポテンシャル勾配に沿って、直ちに浮遊拡散領域４１Nへと排出され、前記チャネル領域に熱電子が滞留することがない。また、前記チャネル領域と前記拡散領域４１Dとの間には前記領域４１Ｐ２よりなるポテンシャルバリアが形成されているため、前記チャネル領域において発生した熱電子は、前記拡散領域４１Ｄに流れることがなく、受光動作時に拡散領域４１Ｄに、光電子以外の電子が流入してノイズが生じる問題が解消される。特に、図９において前記領域４１Ｐ２中に形成されるポテンシャルピークＡと、前記領域４１Ｐ１中の平坦なポテンシャルＢとの間に０．１５Ｖ以上のポテンシャル差を形成することにより、前記チャネル領域で発生した熱電子のうち、９９％以上を前記浮遊拡散領域４１Ｎへと流すことが可能で、受光動作時に拾うノイズを効果的に抑制することができる。かかるポテンシャル差を０．１Ｖ増大させることで、前記拡散領域４１Ｄへと流入する電荷量は、１／４０〜１／５０に減少させることができる。
また、かかる構成では、前記トランジスタをオンして前記拡散領域４１Ｄから光電子を浮遊拡散領域４１Ｎに転送する転送動作時において、光電子の経路が前記ゲート電極４３の端部に整合して形成されたｐ＋型のシールド層４１Ｐ＋により、シリコン基板表面から遮断される。このため、シリコン基板４１とＣＶＤ酸化膜４４との界面に存在する界面準位が、転送中の光電子に及ぼす影響は、効果的に遮蔽される。
その際、前記光電子の転送経路には前記領域４１Ｐ２によるポテンシャルバリアが形成されているため、この部分においては光電子の転送は妨げられるが、前記領域４１Ｐ２，４１Ｐ１の不純物濃度を前記シールド層４１Ｐ＋に比較して充分に低く設定しておけば、これらのポテンシャルの、転送効率への影響は、最小限にとどめることができる。また、前記領域４１Ｐ２の背後の領域４１Ｐ１に、先に説明した浮遊拡散領域４１Ｎに向かって傾斜するポテンシャル勾配が形成されているため、光電子は全体として、効率よくチャネル領域を通過し、本発明の撮像素子は、先の特許文献２，３の撮像素子に比べて遜色のない転送効率を実現できる。
以下、前記半導体撮像装置４０の製造工程を説明する。
図１０（Ａ）を参照するに、シリコン基板４１上には素子分離構造４１Ｉによりｐ型の素子領域４１Ａが形成されているが、図１０（Ａ）の工程では、前記シリコン基板４１上に前記素子領域４１Ａを露出するように形成したレジストパターンＲ１をマスクに、Ｂ＋が１０〜３０ｋｅＶの加速電圧下、０．５〜２．０×１０12ｃｍ-2のドーズ量および７度の角度でイオン注入され、前記素子領域４１Ａ全体にわたり、前記領域４１Ｐ１を構成するｐ型拡散領域が形成される。
次に図１０（Ｂ）の工程において、前記シリコン基板４１上に、前記フォトダイオード１０Ｄの拡散領域４１Ｄの形成予定領域を露出するレジストパターンＲ２を形成し、前記レジストパターンＲ２をマスクに、Ｐ＋が前記シリコン基板４１中に、最初１１０〜１５０ｋｅＶの加速電圧下、１〜３×１０12ｃｍ-2のドーズ量および７度の傾斜角で、次に１８０〜２２０ｋｅＶの加速電圧下、１〜３×１０12ｃｍ-2のドーズ量および７度の傾斜角でイオン注入され、前記ｎ型拡散領域４１Ｄが形成される。
さらに図１０（Ｂ）の工程では、同じレジストパターンＲ２をマスクに、Ｂ＋が前記シリコン基板４１中に、１０〜３０ｋｅＶの加速電圧下、１〜３×１０12ｃｍ-2のドーズ量および７度の傾斜角でイオン注入され、前記拡散領域４１Ｄの表面部分に、前記領域４１Ｐ２となるｐ型拡散領域を、前記拡散領域４１Ｐ１よりも高い不純物濃度で形成する。
次に図１０（Ｃ）の工程において、前記シリコン基板４１上に８００℃の熱酸化により、厚さが４〜１０ｎｍの熱酸化膜を、前記ゲート絶縁膜４２として形成し、さらにその上にＣＶＤ法により、ポリシリコン膜を約１８０ｎｍの厚さに形成する。さらに前記ポリシリコン膜およびその下の熱酸化膜をパターニングすることにより、前記拡散領域４１Ｄと拡散領域４１Ｐ１に跨って、前記ポリシリコンゲート電極４３およびゲート絶縁膜４２が、０．４〜０．８μmのゲート長に形成される。またその際、前記ゲート電極４３とｎ型拡散領域４１Ｄのオーバーラップ長Ｌは、例えば０．１５〜０．４０μmに設定される。
さらに図１１（Ｄ）の工程において、図１０（Ｃ）の構造上に前記ゲート電極４３の一部および前記シールド層４１Ｐ＋の形成領域を露出するレジストパターンＲ３を形成し、前記レジストパターンＲ３をマスクにＢ＋を、５〜１５ｋｅＶの加速電圧下、１〜５×１０13ｃｍ-2のドーズ量および７度の傾斜角で前記シリコン基板４１中にイオン注入し、前記ゲート電極４３の側壁面に整合して、前記シールド層４１Ｐ＋を形成する。このようにして形成されたシールド層４１Ｐ＋は、前記ゲート電極４３の側壁面からこれに対向する素子分離構造４１Ｉまで延在するが、導入されたＢを面内方向で実質的に一様な濃度で含んでいる。
さらに図１１（Ｅ）の工程において、素子領域４１Ａのうち、前記ゲート電極４３に対して前記シールド層４１Ｐ＋と反対側の領域を露出するレジストパターンＲ４を形成し、前記レジストパターンＲ４をマスクに、前記シリコン基板４１中にＰ＋を、１０〜３０ｋｅＶの加速電圧下、２〜１０×１０13ｃｍ-2のドーズ量および０度の傾斜角でイオン注入し、前記ゲート電極４３に整合して、前記浮遊拡散領域ＦＤとなるｎ＋型拡散領域４１Ｎを形成する。
さらに図１１（Ｅ）の構造上にＣＶＤ酸化膜４４を形成することにより、前記図８の半導体撮像装置４０が得られる。
図１２（Ａ）は、前記図１０（Ｂ）の状態における、前記シリコン基板４１の平面図を示す。
図１２（Ａ）を参照するに、ＳＴＩ型の素子分離構造４１Ｉ中に素子領域４１Ａが画成されており、前記素子領域４１Ａ中には前記ｎ型拡散領域４１Ｄが、前記素子分離領域４１Ｉから、少なくとも０．２μm離間して形成されている。また前記ｎ型拡散領域４１Ｄに一致して、ｐ型拡散領域４１Ｐ２が形成されているのがわかる。
一方、図１２（Ｂ）は、前記１１（Ｅ）の状態における、前記シリコン基板４１の平面図を示す。
図１２（Ｂ）を参照するに、前記活性領域４１Ａ中、前記ゲート電極４３の、前記ｎ型拡散領域４１Ｄの側には、シールド層４１Ｐ＋が、前記ゲート電極４３に整合して形成されており、また前記ｎ型拡散領域４１Ｄの内側端部が、前記ゲート電極４３直下の領域に侵入しているのがわかる。
また、前記活性領域４１Ａ中、前記ゲート電極４３の、前記シールド層４１Ｐ＋と反対の側には、やはり前記ゲート電極４３に製造して、ｎ型拡散領域４１Ｎが形成されている。
図１３は、図８の半導体撮像装置の受光動作時に前記チャネル領域に形成されるポテンシャルを示す。
一般に、ＣＭＯＳ撮像素子においては、フォトダイオード１０Ｄによる受光動作の間、前記転送ゲートトランジスタ１０Ｃのゲート電圧は０Ｖに設定されるが、先にも図９で説明したように、本実施例ではトランジスタ１０Ｃのチャネル領域にポテンシャル勾配が誘起され、チャネル領域において励起された熱電子のフォトダイオード１０Ｄへの流入が阻止されると同時に、浮遊拡散領域４１Ｎへの流入が促進される。この状態を図１３中、破線で示す。
これに対し、図１３中、実線は、前記受光動作時に、前記ゲート電極４３に印加されるゲート電圧を＋０．３〜０．７Ｖの範囲に設定した場合を示す。
このように、ＣＭＯＳ撮像素子の受光動作時に転送ゲートトランジスタ１０Ｃのゲート電極４３にわずかな正電圧を印加することにより、図８中に矢印で示す経路を辿って流れる電子のポテンシャルは、電子が基板表面の浅い部分、すなわちゲート電極４３の直近を通過するチャネル領域４１Ｐ１においては、上記わずかなゲート電圧によっても大きく影響を受け、図１３中、矢印Ａで示すように大きく減少する。これに対し、電子がシリコン基板４１中、より深い位置を通過するチャネル領域４１Ｐ２においては、前記ゲート電圧の影響はわずかで、前記電子のポテンシャルは、図１３中、矢印Ｂで示すようにわずかしか変化しない。
そこで、前記受光動作時に、前記転送ゲートトランジスタ１０Ｃのゲート電極４３に、上記わずかな正電圧を印加しておくことにより、前記チャネル領域に形成されるポテンシャル勾配をさらに増大させることができ、ノイズの発生をさらに効果的に抑制することができる。

［第２の実施形態］
図１４（Ａ），（Ｂ）は、前記図１０（Ｂ）のイオン注入工程を変形した、本発明の第２の実施形態による半導体撮像装置の製造工程を、また図１５は、図１４（Ａ），（Ｂ）の工程により製造された半導体撮像装置４０Ａの構成を示す。
図１４（Ａ），（Ｂ）を参照するに、本実施例では前記図１０（Ｂ）の工程においてｐ型拡散領域４１Ｐ２を形成する際に、前記シリコン基板４１上に形成されるレジストパターンＲ２の膜厚を約１μmに設定し、前記ｎ型拡散領域４１Ｄの表面にＢ＋を、７°の角度で、少なくとも２方向からイオン注入する。
この場合、図１４（Ｂ）に示すように、前記レジストパターンＲ２の影になった部分ではイオン注入のドーズ量が減少し、前記ｐ型領域４１Ｐ２とｐ型領域４１Ｐ１の間に、中間の不純物濃度の領域４１Ｐｍが、約０．１５μmの幅で形成される。
従って、このような構造上に前記図１０（Ｃ）以降のプロセスを行った場合、図１６に示すように、Ｂ濃度がＰ１のｐ型拡散領域とＢ濃度がＰ２のｐ型拡散領域４２Ｐ２の間に、Ｂ濃度がＰｍ（Ｐ２＞Ｐｍ＞Ｐ１）のｐ型拡散領域４１Ｐｍが形成される。
このような中間領域４１Ｐｍが０．１５μmの幅で形成された場合、例えば前記ゲート電極４３下への前記ｎ型拡散領域４１Ｄのオーバーラップが０．３μｍである場合、前記中間領域４１Ｐｍに隣接する領域４１Ｐ２の幅も、約０．１５μmとなる。
このように、領域４１Ｐ２と４１Ｐ１の間に中間領域４１Ｐｍを形成することにより、前記チャネル領域に形成される図９のような形状のポテンシャルは、平坦部分が減少し、前記チャネル領域から前記浮遊拡散領域４１Ｎへの熱電子の排出がさらに促進される。
なお、図１５の例では、前記シールド層４１Ｐ＋は、拡散領域４１Ｐ１，４１Ｐ２の表面部分にのみ形成されているが、かかる構成においても、シールド層４１Ｐは、拡散領域４１Ｄ中において励起された光電子に対するシリコン基板表面の界面準位の影響を効果的に遮断することができる。

［第３の実施形態］
図１６（Ａ），（Ｂ）は、本発明の第３の実施形態による半導体撮像装置４０Ｂの製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１６（Ａ）は、前記図１０（Ｂ）の工程に対応しているが、本実施例では前記ｐ型領域４１Ｐ２が、前記ｐ型領域４１Ｐ１よりも浅く形成されている。例えば、図１６（Ａ）の工程においてはＢ＋のイオン注入が、８〜１５ｋｅＶの加速電圧下、０．５〜３．０×１０12ｃｍ-2のドーズ量と７°の傾斜角で、前記レジストマスクＲ２を使って、ｎ型拡散領域４１Ｄに重畳するように実行される。
かかるイオン注入工程の結果、前記図１０（Ｃ）以降の工程の後に得られる構造において、図１６（Ｂ）に示すように、前記ゲート電極４３の直下においてチャネル領域中にポテンシャルバリアを形成するｐ型領域４１Ｐ２が、チャネル領域の表面部分にのみ形成され、従って、前記ポテンシャルバリアを、前記ゲート電極４３に印加されるゲート電圧により容易に制御でき、前記拡散領域４１Ｄから光電子を、前記転送ゲートトランジスタ１０Ｃを介して浮遊拡散領域４１Ｎに転送する転送動作時において、転送効率を向上させることができる。さらに、図１６（Ｂ）の構成では、前記ｐ型拡散領域４１Ｐ１を、前記ｐ型拡散領域４１Ｐ２よりも深く形成することができ、ｎ型拡散領域４１Ｄとｎ型拡散領域４１Ｎとの間のパンチスルーを抑制することができる。

［第４の実施形態］
図１７（Ａ）〜図１８（Ｄ）は、本発明の第４の実施形態による半導体撮像装置４０Ｃの製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１７（Ａ）を参照するに、シリコン基板４１中の活性領域４１Ａの一部には、レジストパターンＲＡをマスクに、最初にＰ＋が、１１０〜１５０ｋｅＶの加速電圧下、１〜３×１０12ｃｍ-2のドーズ量と約７°の傾斜角で、次に１８０〜２２０ｋｅＶの加速電圧下、０．５〜１．５×１０12ｃｍ-2のドーズ量と約７°の傾斜角で、さらに３００〜６００ｋｅＶの加速電圧下、０．５〜１．５×１０12ｃｍ-2のドーズ量でイオン注入され、深さが３５０〜４００ｎｍの前記素子分離構造４１Ｉの下端よりもさらに深い位置に、前記ｎ型拡散領域４１Ｄが形成される。
さらに図１７（Ａ）の工程では、前記レジストパターンＲＡをマスクに、Ｂ＋が１０〜３０ｋｅＶの加速電圧下、２〜３×１０12ｃｍ-2のドーズ量および約７°の傾斜角でイオン注入され、前記ｎ型拡散領域４１Ｄの表面に、ｐ型の拡散領域４１Ｐ２が形成される。
次に図１７（Ｂ）の工程において、前記活性領域４１Ａのうち、素子分離構造４１Ｉの近傍、および前記トランジスタ１０Ｃのチャネル領域の一部、さらに前記浮遊拡散領域ＦＮの形成領域を露出し、一方前記ｎ型拡散領域４１Ｄの主要部を覆うようにレジストパターンＲＢを形成し、前記レジストパターンＲＢをマスクに、Ｂ＋を、最初に６５ｋｅＶの加速電圧下、２〜４×１０12ｃｍ-2のドーズ量および約7度の傾斜角で、次に１００ｋｅＶの加速電圧下、１．５〜３×１０12ｃｍ-2のドーズ量および約7度の傾斜角で、さらに１４０ｋｅＶの加速電圧下、１．５〜３×１０12ｃｍ-2のドーズ量で、さらに１８０ｋｅＶの加速電圧下、１〜２×１０12ｃｍ-2のドーズ量および約7度の傾斜角でイオン注入し、前記ｎ型拡散領域４１Ｄと前記素子分離構造４１Ｉの間の領域において、先に形成されていた拡散領域４１Ｄのｎ型の導電型を打ち消すことにより、ｐ型ウェル４１ＰＷを、前記ｎ型拡散領域４１Ｄの下端を超えない、前記素子分離構造４１Ｉの下端から０．１μm程度の深さに形成する。
さらに図１７（Ｂ）の工程では、同じレジストパターンＲＢをマスクに、Ａｓ＋を５０〜８０ｋｅＶの加速電圧下、１〜２×１０12ｃｍ-2のドーズ量でイオン注入し、前記シリコン基板表面に前記ウェル４１ＰＷおよび前記拡散領域４１Ｐ２の形成に対応して導入されていたＢによるｐ型の導電型を部分的に相殺し、よりホール濃度の低いｐ型拡散領域４１Ｐ１，４１Ｐ１´を形成する。
さらに図１８（Ｃ）の工程において、前記シリコン基板４１上には、前記素子領域４１Ａ中の所定のチャネル領域に対応して、ポリシリコンゲート電極４３が、ゲート絶縁膜４２を介して、前記拡散領域４１Ｐ２と４１Ｐ１の境界を跨ぐように形成される。
さらに図１８（Ｃ）の工程では、前記ポリシリコンゲート電極４３の一部および前記シリコン基板４１のうち、浮遊拡散領域ＦＮが形成される側の表面を覆うようにレジストパターンＲＣを形成し、さらに前記シリコン基板４１中に、前記レジストパターンＲＣをマスクに、Ｂ＋を５〜１５ｋｅＶの加速電圧下、１〜５×１０13ｃｍ-2のドーズ量でイオン注入することにより、前記ｎ型拡散領域４１Ｄの表面にｐ＋型のシールド層４１Ｐ＋を形成する。
さらに、図１８（Ｄ）の工程において、前記素子領域４１Ａのうち前記ポリシリコンゲート電極４３の一部および前記シリコン基板４１のうち、前記シールド層４１Ｐ＋が形成された側の表面を覆うようにレジストパターンＲＤを形成し、さらに前記レジストパターンＲＤをマスクに、前記シリコン基板４１中にＰ＋を、１０〜３０ｋｅＶの加速電圧下、２〜１０13ｃｍ-2のドーズ量および０°の傾斜角でイオン注入することにより、前記浮遊拡散領域ＦＮを構成するｎ型拡散領域４１Ｎを形成する。
かかる構成の半導体撮像装置４０Ｃでは、図１７（Ａ）の工程で使われるレジストパターンＲＡの開口面積が大きく、このため、前記イオン注入マスクＲＡとして、厚いレジストパターンを使うことができ、その結果、フォトダイオード１０Ｄを構成するｎ型拡散領域４１Ｄを、高いイオン注入エネルギで、素子分離構造４１Ｉの下端を越えた深い位置まで形成できる。その結果、受光動作時に空乏層が深く延伸し、より大きな体積で受光を行うことが可能になる。これにより、撮像素子のＳ／Ｎ比がさらに向上する。
本実施例においても、ゲート電極４３の直下のチャネル領域には、ｐ型拡散領域４１Ｐ２および４１Ｐ１によりポテンシャル勾配が形成され、受光動作時にチャネル領域に発生した熱電子は、確実に浮遊拡散領域ＦＮに排出され、信号検出への影響を排除することができる。
なお、本実施例においては、ｐ型拡散領域４１Ｐ１および４１Ｐ２は、ＢおよびＡｓを同時に含んでおり、ポテンシャル勾配をもたらすキャリア濃度の差は、それぞれにおけるＢとＡｓの濃度差により生じている。

［第５の実施形態］
図１９（Ａ）は、本発明の第５の実施形態を示す。
図１９（Ａ）を参照するに、本実施例では前記図８の半導体撮像装置４０を使うが、受光動作時に、図中に示すように、前記ゲート電極４３に、−０．５〜−２Ｖの範囲の負電圧を印加する。
前記半導体撮像装置４０では、転送ゲートトランジスタ１０ＣｎチャネルＭＯＳトランジスタであり、チャネル領域はｐ型の導電型を有しているが、このようなトランジスタにおいてゲート電極４３に上記のように負電圧を印加した場合、チャネル領域にはホールの蓄積状態が発生する。チャネル領域にこのようにホールの蓄積状態が発生すると、チャネル領域における、暗電流を形成する電子の熱的な励起は抑制される。
すなわち、本実施例によれば、ＣＭＯＳ撮像素子において、受光動作時に転送ゲートトランジスタ１０Ｃにわずかな負電圧を印加しておくことで、暗電流を抑制することが可能になる。
同様な原理による暗電流の抑制は、図１９（Ｂ）に示す従来の半導体撮像装置においても有効である。
すなわち、図１９（Ｂ）の半導体撮像装置は、先に図６で説明したものと同じであるが、受光動作時に、前記ゲート電極２３に、同じく−０．５〜−２Ｖのゲート電圧を印加することで、チャネル領域において励起される熱電子に起因する暗電流を、かかる熱電子の励起事態を抑制することにより、抑制することができる。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
（付記１）
活性領域を画成されたシリコン基板と、
前記シリコン基板上に、前記活性領域中のチャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
前記活性領域中、前記ゲート電極の第１の側に、上端部が前記シリコン基板表面から離間して、かつ内側端部が前記ゲート電極直下のチャネル領域の下部に侵入するように形成され、受光領域を形成する第1導電型拡散領域と、
前記活性領域中、前記ゲート電極の前記第１の側において、前記シリコン基板表面に、内側端部が前記ゲート電極の前記第1の側の側壁面に整合するように形成され、少なくとも前記受光領域のうち、前記ゲート電極の前記第1の側に位置する部分を覆うように形成された、シールド層を形成する第２導電型拡散領域と、
前記活性領域中、前記ゲート電極の第２の側に形成され、浮遊拡散領域を形成する第１導電型拡散領域と、
前記活性領域中、前記ゲート電極直下においてチャネル領域を形成する第２導電型拡散領域とよりなる半導体撮像装置であって、
前記チャネル領域は、
前記第２の導電型を有し一端が前記シールド層に接して形成され、他端が前記ゲート電極直下の領域に侵入し、前記受光領域のうち、前記チャネル領域の下部に侵入する部分を覆う第１のチャネル領域部分と、
前記第２の導電型を有し前記浮遊拡散領域に接して形成される第２のチャネル領域部分とよりなり、
前記第１のチャネル領域部分は、前記第２の導電型の不純物元素を、前記シールド層よりも低い不純物濃度で含み、前記第２のチャネル領域部分は、前記不純物元素を、前記第１のチャネル領域部分よりも低い不純物濃度で含むことを特徴とする半導体撮像装置。
（付記２）
前記シールド層は、前記不純物元素を、前記ゲート電極の前記第１の側で少なくとも前記受光領域を覆う部分において、実質的に一様な不純物濃度で含むことを特徴とする付記１記載の半導体撮像装置。
（付記３）
前記第１のチャネル領域部分の下には、前記受光領域との間に、前記第２のチャネル領域部分の不純物濃度に実質的に等しい不純物濃度の中間領域が形成されることを特徴とする付記１記載の半導体撮像装置。
（付記４）
前記第１のチャネル領域部分と前記第２のチャネル領域部分の間には、前記第１および第２の領域の不純物濃度の中間の不純物濃度を有する第３のチャネル領域部分が形成されることを特徴とする付記１記載の半導体撮像装置。
（付記５）
前記第１および第２のチャネル領域部分は、前記チャネル領域中に、全体として前記浮遊拡散領域に向かって傾斜するポテンシャル勾配を形成することを特徴とする請求項１〜３のうち、いずれか一項記載の半導体撮像装置。
（付記６）
活性領域を画成されたシリコン基板と、
前記シリコン基板上に、前記活性領域中のチャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
前記活性領域中、前記ゲート電極の第１の側に、上端部が前記シリコン基板表面から離間して、かつ内側端部が前記ゲート電極直下のチャネル領域の下部に侵入するように形成され、受光領域を形成する第1導電型拡散領域と、
前記活性領域中、前記ゲート電極の前記第１の側において、前記シリコン基板表面に、内側端部が前記ゲート電極の前記第1の側の側壁面に整合するように形成され、少なくとも前記受光領域のうち、前記ゲート電極の前記第1の側に位置する部分を覆うように形成された、シールド層を形成する第２導電型拡散領域と、
前記活性領域中、前記ゲート電極の第２の側に形成され、浮遊拡散領域を形成する第１導電型拡散領域と、
前記活性領域中、前記ゲート電極直下においてチャネル領域を形成する第２導電型拡散領域とよりなる半導体撮像装置であって、
前記チャネル領域は、
前記第２の導電型を有し一端が前記シールド層に接して形成され、他端が前記ゲート電極直下の領域に侵入し、前記受光領域のうち、前記チャネル領域の下部に侵入する部分を覆う第１のチャネル領域部分と、
前記第２の導電型を有し前記浮遊拡散領域に接して形成される第２のチャネル領域部分とよりなり、
前記第１のチャネル領域部分と前記第２のチャネル領域部分とは、前記第１導電型の不純物元素と前記第２の導電型の不純物元素を、前記第1のチャネル領域において、前記第２のチャネル領域におけるよりも、前記第２導電型のキャリア濃度が高くなるような不純物濃度で含むことを特徴とする半導体撮像装置。
（付記７）
前記受光領域の下端は、前記活性領域を画成する素子分離構造の下端を超えた深さに形成されていることを特徴とする付記６記載の半導体撮像装置。
（付記８）
前記受光領域に周囲には、前記受光領域を画成するように前記第２導電型のウェルが、前記素子分離構造の下端を超え、前記受光領域の下端を超えない深さに形成されていることを特徴とする付記７記載の半導体撮像装置。
（付記９）
活性領域を画成されたシリコン基板と、前記シリコン基板上に、前記活性領域中のチャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記活性領域中、前記ゲート電極の第１の側に、上端部が前記シリコン基板表面から離間して、かつ内側端部が前記ゲート電極直下のチャネル領域の下部に侵入するように形成され、受光領域を形成するｎ型拡散領域と、前記活性領域中、前記ゲート電極の前記第１の側において、前記シリコン基板表面に、内側端部が前記ゲート電極の前記第1の側の側壁面に整合するように形成され、少なくとも前記受光領域のうち、前記ゲート電極の前記第1の側に位置する部分を覆うように形成された、シールド層を形成するｐ型拡散領域と、前記活性領域中、前記ゲート電極の第２の側に形成され、浮遊拡散領域を形成するｎ型拡散領域と、前記活性領域中、前記ゲート電極直下においてチャネル領域を形成するｐ型拡散領域とよりなり、前記チャネル領域は、ｐ型の導電型を有し一端が前記シールド層に接して形成され、他端が前記ゲート電極直下の領域に侵入し、前記受光領域のうち、前記チャネル領域の下部に侵入する部分を覆う第１のチャネル領域部分と、ｐ型の導電型を有し前記浮遊拡散領域に接して形成される第２のチャネル領域部分とよりなり、前記第１のチャネル領域部分は、ｐ型の不純物元素を、前記シールド層よりも低い濃度で含み、前記第２のチャネル領域部分は、前記ｐ型不純物元素を、前記第１のチャネル領域部分よりも低い濃度で含む半導体撮像装置を使った受光方法であって、
受光時に前記ゲート電極に＋０．３〜０．７Ｖの電圧を印加することを特徴とする受光方法。
（付記１０）
素子分離構造により活性領域を画成されたシリコン基板と、前記活性領域中のチャネル領域に対応して、前記シリコン基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記活性領域中、前記ゲート電極の第１の側に、上端部が前記シリコン基板表面から離間して、かつ内側端部が前記ゲート電極直下のチャネル領域の下部に侵入するように形成された、受光領域を形成するｎ型拡散領域と、前記活性領域中、前記ゲート電極の前記第１の側において、前記シリコン基板表面に、内側端部が前記ゲート電極の前記第1の側の側壁面に整合するように形成され、少なくとも前記受光領域のうち、前記ゲート電極の第1の側に位置する部分を覆うように形成された、シールド層を形成するｐ型拡散領域と、前記活性領域中、前記ゲート電極の第２の側に形成された、浮遊拡散領域を形成するｎ型拡散領域と、前記活性領域中、前記ゲート電極直下においてチャネル領域を形成するｐ型拡散領域とよりなる半導体撮像装置を使った受光方法であって、
受光時に前記ゲート電極に−０．５〜−２Ｖの電圧を印加することを特徴とする受光方法。
（付記１１）
半導体撮像装置の製造方法であって、
シリコン基板上に画成された活性領域中に第１の導電型の不純物元素を導入し、前記シリコン基板の表面に第１の導電型の第１の拡散領域を、前記活性領域の全面にわたり、第１の深さでおよび第１の不純物濃度で形成する工程と、
前記活性領域中、前記第１の拡散領域の第１の部分を第１のマスクパターンにより覆い、前記第１の部分に隣接する第２の部分に、前記第１の拡散領域に重畳して、第２の導電型の不純物元素を、前記第１のマスクパターンをマスクに使って、前記第１の深さよりも深い第２の深さに導入し、第２の導電型の受光領域を、前記第１の拡散領域の下に形成する工程と、
前記活性層中、前記受光領域に重畳して、第１の導電型の不純物元素を、前記第１のマスクパターンを使って、前記第１の深さあるいはそれよりも浅い深さに導入し、前記受光領域上に、前記第１の導電型の第２の拡散領域を、前記第２の拡散領域が、前記第１の導電型の不純物元素を、前記第１の拡散領域よりも高い第２の不純物濃度で含むように形成する工程と、
前記シリコン基板上に、前記第１の拡散領域と前記第２の拡散領域の境界の一部を覆うように、ゲート電極を、ゲート絶縁膜を介して形成する工程と、
前記活性領域中に、前記ゲート電極、および前記活性領域のうち前記ゲート電極に対して前記受光領域と反対側の部分を覆う第２のマスクパターンをマスクに、第１の導電型の不純物元素を導入し、前記第２の拡散領域の表面に、前記第１の導電型の拡散領域よりなるシールド層を、前記シールド層が、前記第１の導電型の不純物元素を、前記第２の不純物濃度よりも高い第３の不純物濃度で含むように形成する工程と、
前記活性領域中に、前記ゲート電極、および前記活性領域のうち前記ゲート電極に対して前記受光領域の側の部分を覆う第３のマスクパターンをマスクに、第２の導電型の不純物元素を導入し、第２の導電型の浮遊拡散領域を形成する工程を含むことを特徴とする半導体撮像装置の製造方法。
（付記１２）
前記第２の拡散領域を形成する工程は、前記第１の導電型の不純物元素を、イオン注入により、前記シリコン基板の表面に対し、斜めに、方向を変えて複数回注入する工程を含むことを特徴とする付記１１記載の半導体撮像装置の製造方法。
（付記１３）
半導体撮像装置の製造方法であって、
シリコン基板上に素子分離領域で画成された活性領域中に、第１の導電型の不純物元素を、前記素子分離領域の下端よりも深い第１の深さに導入し、第１の導電型の第１の拡散領域を形成する工程と、
前記活性領域中に第２の導電型の不純物元素を、第２の、より浅い深さに形成し、前記第１の拡散領域の表面に、第２の導電型の第２の拡散領域を形成する工程と、
前記活性領域上に、前記撮像素子の受光領域に対応して、前記受光領域の形成部分に対応する第１の領域を覆う第１のマスクパターンを形成し、前記第１のマスクパターンをマスクに使い、前記活性領域中、前記素子分離領域の下端よりも深い、しかし前記第１の拡散領域に下端を超えない深さに、第２の導電型の不純物元素を導入し、前記第１の拡散領域中に、前記第２の導電型を有し前記受光領域を画成するウェルを形成する工程と、
前記第１のマスクパターンをマスクに使い、前記活性領域中、前記第２の深さに第１の導電型の不純物元素を導入し、前記第１の拡散領域のうち、前記第１のマスクパターンで覆われていない部分に、前記第２の導電型を有するが前記第１の領域よりもキャリア濃度の低い第２の領域を形成する工程と、
前記シリコン基板上に、前記第１および第２の部分の境界の一部を覆うように、ゲート電極を、ゲート絶縁膜を介して形成する工程と、
前記活性領域中、前記ゲート電極に対し前記受光領域と反対側の部分を第３のマスクパターンで覆い、前記ゲート電極をおよび前記第３のマスクパターンをマスクに使い、第２の不純物元素を、前記第２の拡散領域に重畳して前記第１の深さに導入し、前記第２の導電型を有し、前記第１の部分よりもキャリア濃度が高いシールド層を形成する工程と、
前記活性領域中、前記受光領域と反対側の領域に、前記第１の導電型の不純物元素を導入し、前記第１の導電型の浮遊拡散領域を形成する工程を含むことを特徴とする半導体撮像装置の製造方法。
半導体撮像装置の全体的な構成を示す図である。 図１の半導体撮像装置で使われるＣＭＯＳ撮像素子の構成を示す図である。 図２のＣＭＯＳ撮像素子の動作を説明する図である。 （Ａ），（Ｂ）は、従来のＣＭＯＳ撮像素子の構成を示す図である。 別の従来のCMOS撮像素子の構成を示す図である。 さらに別の従来のＣＭＯＳ撮像撮像素子の構成を示す図である。 図５、図６のＣＭＯＳ撮像素子の課題を説明する図である。 本発明の第１の実施形態による撮像半導体装置の構成を示す図である。 図８の撮像半導体装置において、転送ゲートトランジスタのチャネル領域に形成されるポテンシャル分布を示す図である。 （Ａ）〜（Ｃ）は、図８の撮像半導体装置の製造工程を示す図（その１）である。 （Ｄ）〜（Ｅ）は、図８の撮像半導体装置の製造工程を示す図（その２）である。 （Ａ），（Ｂ）は、図８の撮像半導体装置の構成を示す平面図である。 図８の撮像半導体装置の受光動作時における転送ゲートトランジスタの駆動例を示す図である。 （Ａ），（Ｂ）は、本発明の第２の実施形態による撮像半導体装置の製造工程を示す図である。 本発明の第２の実施形態による撮像半導体装置の構成を示す図である。 （Ａ），（Ｂ）は、本発明の第３の実施形態による撮像半導体装置の製造工程を示す図である。 （Ａ），（Ｂ）は、本発明の第４の実施形態による撮像半導体装置の製造工程を示す図（その１）である。 （Ｃ），（Ｄ）は、本発明の第４の実施形態による撮像半導体装置の製造工程を示す図（その２）である。 （Ａ），（Ｂ）は、本発明の第５の実施形態による撮像半導体装置の受光動作時における転送ゲートトランジスタの駆動を示す図である。
符号の説明
１０Ｂ リセットトランジスタ
１０Ｃ 転送ゲートトランジスタ
１０Ｄ フォトダイオード
１０Ｆ 読み出しトランジスタ
１０Ｓ 選択トランジスタ
２１，４１ シリコン基板
４１Ａ 素子領域
２１Ｄ，４１Ｄ ｎ型拡散領域（フォトダイオード）
２１Ｎ，４１Ｎ ｎ型浮遊拡散領域
２１Ｐ，４１Ｐ１，４１Ｐ２ ｐ型チャネル領域
２１Ｐ＋，４１Ｐ＋ ｐ＋型シールド層
２１Ｉ，４１Ｉ 素子分離構造
２２，４２ ゲート酸化膜
２３，４３ ゲート電極
２４，４４ ＣＶＤ酸化膜
ＦＤ 浮遊拡散領域

Claims (9)

  1. 活性領域を画成されたシリコン基板と、
    前記シリコン基板上に、前記活性領域中のチャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
    前記活性領域中、前記ゲート電極の第１の側に、上端部が前記シリコン基板表面から離間して、かつ内側端部が前記ゲート電極直下のチャネル領域の下部に侵入するように形成され、受光領域を形成する第1導電型拡散領域と、
    前記活性領域中、前記ゲート電極の前記第１の側において、前記シリコン基板表面に、内側端部が前記ゲート電極の前記第1の側の側壁面に整合するように形成され、少なくとも前記受光領域のうち、前記ゲート電極の前記第1の側に位置する部分を覆うように形成された、シールド層を形成する第２導電型拡散領域と、
    前記活性領域中、前記ゲート電極の第２の側に形成され、浮遊拡散領域を形成する第１導電型拡散領域と、
    前記活性領域中、前記ゲート電極直下においてチャネル領域を形成する第２導電型拡散領域とよりなる半導体撮像装置であって、
    前記チャネル領域は、
    前記第２の導電型を有し一端が前記シールド層に接して形成され、他端が前記ゲート電極直下の領域に侵入し、前記受光領域のうち、前記チャネル領域の下部に侵入する部分を覆う第１のチャネル領域部分と、
    前記第２の導電型を有し前記浮遊拡散領域に接して形成される第２のチャネル領域部分とよりなり、
    前記第１のチャネル領域部分は、前記第２の導電型の不純物元素を、前記シールド層よりも低い不純物濃度で含み、前記第２のチャネル領域部分は、前記不純物元素を、前記第１のチャネル領域部分よりも低い不純物濃度で含み、
    前記第１のチャネル領域部分の下には、前記受光領域との間に、前記第２のチャネル領域部分の不純物濃度に実質的に等しい不純物濃度の中間領域が形成されることを特徴とする半導体撮像装置。
  2. 前記シールド層は、前記不純物元素を、前記ゲート電極の前記第１の側で少なくとも前記受光領域を覆う部分において、実質的に一様な不純物濃度で含むことを特徴とする請求項１記載の半導体撮像装置。
  3. 前記第１のチャネル領域部分と前記第２のチャネル領域部分の間には、前記第１および第２の領域の不純物濃度の中間の不純物濃度を有する第３のチャネル領域部分が形成されることを特徴とする請求項１記載の半導体撮像装置。
  4. 前記第１および第２のチャネル領域部分は、前記チャネル領域中に、全体として前記浮遊拡散領域に向かって傾斜するポテンシャル勾配を形成することを特徴とする請求項１または２記載の半導体撮像装置。
  5. 活性領域を画成されたシリコン基板と、
    前記シリコン基板上に、前記活性領域中のチャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
    前記活性領域中、前記ゲート電極の第１の側に、上端部が前記シリコン基板表面から離間して、かつ内側端部が前記ゲート電極直下のチャネル領域の下部に侵入するように形成され、受光領域を形成する第1導電型拡散領域と、
    前記活性領域中、前記ゲート電極の前記第１の側において、前記シリコン基板表面に、内側端部が前記ゲート電極の前記第1の側の側壁面に整合するように形成され、少なくとも前記受光領域のうち、前記ゲート電極の前記第1の側に位置する部分を覆うように形成された、シールド層を形成する第２導電型拡散領域と、
    前記活性領域中、前記ゲート電極の第２の側に形成され、浮遊拡散領域を形成する第１導電型拡散領域と、
    前記活性領域中、前記ゲート電極直下においてチャネル領域を形成する第２導電型拡散領域とよりなる半導体撮像装置であって、
    前記チャネル領域は、
    前記第２の導電型を有し一端が前記シールド層に接して形成され、他端が前記ゲート電極直下の領域に侵入し、前記受光領域のうち、前記チャネル領域の下部に侵入する部分を覆う第１のチャネル領域部分と、
    前記第２の導電型を有し前記浮遊拡散領域に接して形成される第２のチャネル領域部分とよりなり、
    前記第１のチャネル領域部分と前記第２のチャネル領域部分とは、前記第１導電型の不純物元素と前記第２の導電型の不純物元素を、前記第1のチャネル領域において、前記第２のチャネル領域におけるよりも、前記第２導電型のキャリア濃度が高くなるような不純物濃度で含むことを特徴とする半導体撮像装置。
  6. 前記受光領域の下端は、前記活性領域を画成する素子分離構造の下端を超えた深さに形成されていることを特徴とする請求項４記載の半導体撮像装置。
  7. 半導体撮像装置の製造方法であって、
    シリコン基板上に画成された活性領域中に第１の導電型の不純物元素を導入し、前記シリコン基板の表面に第１の導電型の第１の拡散領域を、前記活性領域の全面にわたり、第１の深さでおよび第１の不純物濃度で形成する工程と、
    前記活性領域中、前記第１の拡散領域の第１の部分を第１のマスクパターンにより覆い、前記第１の部分に隣接する第２の部分に、前記第１の拡散領域に重畳して、第２の導電型の不純物元素を、前記第１のマスクパターンをマスクに使って、前記第１の深さよりも深い第２の深さに導入し、第２の導電型の受光領域を、前記第１の拡散領域の下に形成する工程と、
    前記活性領域中、前記受光領域に重畳して、第１の導電型の不純物元素を、前記第１のマスクパターンを使って、前記第１の深さあるいはそれよりも浅い深さに導入し、前記受光領域上に、前記第１の導電型の第２の拡散領域を、前記第２の拡散領域が、前記第１の導電型の不純物元素を、前記第１の拡散領域よりも高い第２の不純物濃度で含むように形成する工程と、
    前記シリコン基板上に、前記第１の拡散領域と前記第２の拡散領域の境界を覆うように、ゲート電極を、ゲート絶縁膜を介して形成する工程と、
    前記活性領域中に、前記ゲート電極、および前記活性領域のうち前記ゲート電極に対して前記受光領域と反対側の部分を覆う第２のマスクパターンをマスクに、第１の導電型の不純物元素を導入し、前記第２の拡散領域の表面に、前記第１の導電型の拡散領域よりなるシールド層を、前記シールド層が、前記第１の導電型の不純物元素を、前記第２の不純物濃度よりも高い第３の不純物濃度で含むように形成する工程と、
    前記活性領域中に、前記ゲート電極、および前記活性領域のうち前記ゲート電極に対して前記受光領域の側の部分を覆う第３のマスクパターンをマスクに、第２の導電型の不純物元素を導入し、第２の導電型の浮遊拡散領域を形成する工程を含むことを特徴とする半導体撮像装置の製造方法。
  8. 前記第２の拡散領域を形成する工程は、前記第１の導電型の不純物元素を、イオン注入により、前記シリコン基板の表面に対し、斜めに、方向を変えて複数回注入する工程を含むことを特徴とする請求項７記載の半導体撮像装置の製造方法。
  9. 半導体撮像装置の製造方法であって、
    シリコン基板上に素子分離領域で画成された活性領域中に、第１の導電型の不純物元素を、前記素子分離領域の下端よりも深い第１の深さに導入し、第１の導電型の第１の拡散領域を形成する工程と、
    前記活性領域中に、第２の導電型の不純物元素を、前記第１の深さよりも浅い第２の深さに形成し、前記第１の拡散領域の表面に、第２の導電型の第２の拡散領域を形成する工程と、
    前記活性領域上に、前記半導体撮像装置の受光領域に対応して、前記受光領域の形成部分に対応する前記第２の拡散領域の第１の領域を覆う第１のマスクパターンを形成し、前記第１のマスクパターンをマスクに使い、前記活性領域中、前記素子分離領域の下端よりも深い、しかし前記第１の拡散領域の下端を超えない深さに、第２の導電型の不純物元素を導入し、前記第１の拡散領域中に、前記第２の導電型を有し前記受光領域を画成するウェルを形成する工程と、
    前記第１のマスクパターンをマスクに使い、前記活性領域中、前記第２の深さに第１の導電型の不純物元素を導入し、前記第２の拡散領域のうち、前記第１のマスクパターンで覆われていない部分に、前記第２の導電型を有するが前記第１の領域よりもキャリア濃度の低い第２の領域を形成する工程と、
    前記シリコン基板上に、前記第１および第２の領域の境界の一部を覆うように、ゲート電極を、ゲート絶縁膜を介して形成する工程と、
    前記活性領域中、前記ゲート電極に対し前記受光領域と反対側の部分を第３のマスクパターンで覆い、前記ゲート電極および前記第３のマスクパターンをマスクに使い、第２の導電型の不純物元素を、前記第２の拡散領域に重畳して前記第２の深さに導入し、前記第２の導電型を有し前記第１の領域よりもキャリア濃度が高いシールド層を形成する工程と、
    前記活性領域中、前記受光領域と反対側の領域に、前記第１の導電型の不純物元素を導入し、前記第１の導電型の浮遊拡散領域を形成する工程を含むことを特徴とする半導体撮像装置の製造方法。
JP2005220131A 2005-07-29 2005-07-29 半導体撮像装置およびその製造方法 Expired - Fee Related JP4313789B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2005220131A JP4313789B2 (ja) 2005-07-29 2005-07-29 半導体撮像装置およびその製造方法
US11/250,345 US20070023800A1 (en) 2005-07-29 2005-10-17 Semiconductor imaging device and fabrication process thereof
TW094136295A TWI276223B (en) 2005-07-29 2005-10-18 Semiconductor imaging device and fabrication process thereof
EP05256468A EP1748489B1 (en) 2005-07-29 2005-10-19 Semiconductor imaging device, fabrication process thereof and its method of use
KR1020050105215A KR100803616B1 (ko) 2005-07-29 2005-11-04 반도체 촬상 장치 및 그 제조 방법
CN200510124713A CN100592527C (zh) 2005-07-29 2005-11-11 半导体成像器件及其制造方法
US12/292,234 US7846758B2 (en) 2005-07-29 2008-11-14 Semiconductor imaging device and fabrication process thereof
US12/917,554 US8008106B2 (en) 2005-07-29 2010-11-02 Semiconductor imaging device and fabrication process thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005220131A JP4313789B2 (ja) 2005-07-29 2005-07-29 半導体撮像装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2007036083A JP2007036083A (ja) 2007-02-08
JP4313789B2 true JP4313789B2 (ja) 2009-08-12

Family

ID=36406055

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005220131A Expired - Fee Related JP4313789B2 (ja) 2005-07-29 2005-07-29 半導体撮像装置およびその製造方法

Country Status (6)

Country Link
US (3) US20070023800A1 (ja)
EP (1) EP1748489B1 (ja)
JP (1) JP4313789B2 (ja)
KR (1) KR100803616B1 (ja)
CN (1) CN100592527C (ja)
TW (1) TWI276223B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853072B2 (en) 2012-03-28 2017-12-26 Sharp Kabushiki Kaisha Solid-state imaging element and manufacturing method for solid-state imaging element

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070001100A1 (en) * 2005-06-30 2007-01-04 Taiwan Semiconductor Manufacturing Company, Ltd. Light reflection for backside illuminated sensor
JP4764682B2 (ja) * 2005-09-07 2011-09-07 パナソニック株式会社 固体撮像装置の製造方法
KR100871714B1 (ko) * 2005-12-05 2008-12-05 한국전자통신연구원 트랜스퍼 트랜지스터 및 이를 구비한 저잡음 이미지 센서
US7638852B2 (en) * 2006-05-09 2009-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making wafer structure for backside illuminated color image sensor
US8704277B2 (en) * 2006-05-09 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Spectrally efficient photodiode for backside illuminated sensor
US7791170B2 (en) 2006-07-10 2010-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a deep junction for electrical crosstalk reduction of an image sensor
US7795655B2 (en) * 2006-10-04 2010-09-14 Sony Corporation Solid-state imaging device and electronic device
JP5584982B2 (ja) 2009-02-09 2014-09-10 ソニー株式会社 固体撮像素子およびカメラシステム
US7999342B2 (en) * 2007-09-24 2011-08-16 Taiwan Semiconductor Manufacturing Company, Ltd Image sensor element for backside-illuminated sensor
FR2924532B1 (fr) * 2007-11-30 2009-12-18 E2V Semiconductors Capteur d'image a pixel a quatre ou cinq transistors avec reduction de bruit de reinitialisation
KR100959435B1 (ko) * 2007-12-26 2010-05-25 주식회사 동부하이텍 이미지 센서 및 그 제조방법
KR100997326B1 (ko) * 2007-12-27 2010-11-29 주식회사 동부하이텍 이미지 센서 및 그 제조방법
JP5215963B2 (ja) * 2009-04-10 2013-06-19 シャープ株式会社 固体撮像素子およびその駆動方法、固体撮像素子の製造方法、電子情報機器
US8530947B2 (en) * 2009-07-10 2013-09-10 Shimadzu Corporation Solid-state image sensor
JP5531580B2 (ja) * 2009-11-25 2014-06-25 ソニー株式会社 固体撮像装置、および、その製造方法、電子機器
US8237207B2 (en) * 2010-01-12 2012-08-07 Himax Imaging, Inc. Back side illumination image sensor and a process thereof
US9153621B2 (en) 2010-01-12 2015-10-06 Himax Imaging, Inc. Process of forming a back side illumination image sensor
JP5651982B2 (ja) * 2010-03-31 2015-01-14 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、及び電子機器
JP5489855B2 (ja) * 2010-05-14 2014-05-14 キヤノン株式会社 固体撮像装置の製造方法
US8487350B2 (en) * 2010-08-20 2013-07-16 Omnivision Technologies, Inc. Entrenched transfer gate
CN102387316B (zh) * 2010-08-31 2014-11-05 比亚迪股份有限公司 一种高动态范围的像素单元及图像传感器
JP5818452B2 (ja) 2011-02-09 2015-11-18 キヤノン株式会社 固体撮像装置
JP2013016675A (ja) * 2011-07-05 2013-01-24 Sony Corp 固体撮像装置、電子機器、及び、固体撮像装置の製造方法
US8853783B2 (en) * 2012-01-19 2014-10-07 Globalfoundries Singapore Pte. Ltd. ESD protection circuit
FR2986906B1 (fr) * 2012-02-15 2015-06-19 New Imaging Technologies Sas Structure de pixel actif a transfert de charge ameliore
US8872301B2 (en) * 2012-04-24 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Dual profile shallow trench isolation apparatus and system
US9287319B2 (en) * 2012-11-16 2016-03-15 Sri International CMOS multi-pinned (MP) pixel
GB2516971A (en) * 2013-08-09 2015-02-11 St Microelectronics Res & Dev A Pixel
US9748290B2 (en) * 2014-02-03 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming image sensor with lateral doping gradient
CN104505394B (zh) * 2014-12-10 2019-02-01 中国科学院半导体研究所 兼容测距的cmos图像传感器像素单元及其制作方法
JP6609948B2 (ja) * 2015-03-19 2019-11-27 セイコーエプソン株式会社 固体撮像素子及びその製造方法
JP6668600B2 (ja) * 2015-03-19 2020-03-18 セイコーエプソン株式会社 固体撮像素子及びその製造方法
JP2016178145A (ja) * 2015-03-19 2016-10-06 セイコーエプソン株式会社 固体撮像素子及びその製造方法
JP6623594B2 (ja) * 2015-07-22 2019-12-25 セイコーエプソン株式会社 固体撮像素子及びその製造方法
CN108419031B (zh) * 2018-03-08 2020-12-29 京东方科技集团股份有限公司 像素电路及其驱动方法和图像传感器
CN110544701A (zh) * 2019-08-30 2019-12-06 德淮半导体有限公司 半导体结构及其形成方法
KR20220108477A (ko) * 2021-01-27 2022-08-03 삼성전자주식회사 반도체 장치 및 이를 포함하는 이미지 센서
KR20220152457A (ko) 2021-05-07 2022-11-16 삼성전자주식회사 이미지 센서 및 그 동작 방법
CN115911072B (zh) * 2023-01-04 2023-05-26 湖北江城芯片中试服务有限公司 半导体器件及其制作方法以及cmos图像传感器

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5268587A (en) * 1989-03-20 1993-12-07 Hitachi, Ltd. Semiconductor integrated circuit device including a dielectric breakdown prevention circuit
JP3125303B2 (ja) * 1990-11-26 2001-01-15 日本電気株式会社 固体撮像素子
KR100192954B1 (ko) * 1996-07-18 1999-06-15 김광호 수직형 전달게이트를 가지는 전하결합형 고체촬상소자 및 그 제조방법
JP3176300B2 (ja) * 1997-01-09 2001-06-11 山形日本電気株式会社 固体撮像装置及びその製造方法
US6023081A (en) * 1997-11-14 2000-02-08 Motorola, Inc. Semiconductor image sensor
US6690423B1 (en) * 1998-03-19 2004-02-10 Kabushiki Kaisha Toshiba Solid-state image pickup apparatus
JPH11274450A (ja) * 1998-03-19 1999-10-08 Toshiba Corp 固体撮像装置
JP3403061B2 (ja) 1998-03-31 2003-05-06 株式会社東芝 固体撮像装置
JP2000091551A (ja) 1998-09-11 2000-03-31 Toshiba Corp 固体撮像装置およびその製造方法
JP4284752B2 (ja) * 1999-05-31 2009-06-24 ソニー株式会社 固体撮像素子
JP3934827B2 (ja) * 1999-06-30 2007-06-20 株式会社東芝 固体撮像装置
KR100436060B1 (ko) * 2001-12-07 2004-06-12 주식회사 하이닉스반도체 전하운송효율을 높인 시모스 이미지센서
JP3635279B2 (ja) * 2003-02-21 2005-04-06 松下電器産業株式会社 固体撮像装置およびその製造方法およびインターライン転送型ｃｃｄイメージセンサ
US6921934B2 (en) * 2003-03-28 2005-07-26 Micron Technology, Inc. Double pinned photodiode for CMOS APS and method of formation
US7148528B2 (en) * 2003-07-02 2006-12-12 Micron Technology, Inc. Pinned photodiode structure and method of formation
JP4758061B2 (ja) * 2003-10-16 2011-08-24 パナソニック株式会社 固体撮像装置およびその製造方法
US7271430B2 (en) * 2004-06-04 2007-09-18 Samsung Electronics Co., Ltd. Image sensors for reducing dark current and methods of fabricating the same
US7666703B2 (en) * 2005-01-14 2010-02-23 Omnivision Technologies, Inc. Image sensor pixel having a lateral doping profile formed with indium doping

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853072B2 (en) 2012-03-28 2017-12-26 Sharp Kabushiki Kaisha Solid-state imaging element and manufacturing method for solid-state imaging element

Also Published As

Publication number Publication date
EP1748489A3 (en) 2007-09-05
JP2007036083A (ja) 2007-02-08
US20070023800A1 (en) 2007-02-01
EP1748489A2 (en) 2007-01-31
US20090075416A1 (en) 2009-03-19
KR20070014925A (ko) 2007-02-01
TWI276223B (en) 2007-03-11
US7846758B2 (en) 2010-12-07
TW200705652A (en) 2007-02-01
EP1748489B1 (en) 2011-12-14
KR100803616B1 (ko) 2008-02-19
CN1905201A (zh) 2007-01-31
US20110045629A1 (en) 2011-02-24
CN100592527C (zh) 2010-02-24
US8008106B2 (en) 2011-08-30

Similar Documents

Publication Publication Date Title
JP4313789B2 (ja) 半導体撮像装置およびその製造方法
US9620545B2 (en) Solid-state image pickup device and method for producing the same
US6339248B1 (en) Optimized floating P+ region photodiode for a CMOS image sensor
US8754458B2 (en) Semiconductor device, manufacturing method thereof, solid-state imaging device, manufacturing method thereof, and electronic unit
US20100314667A1 (en) Cmos pixel with dual-element transfer gate
JP2006339658A (ja) トランスファーゲートチャネルのドーピングが非対称に形成されている画素
JP2005072236A (ja) 半導体装置および半導体装置の製造方法
JP2011044548A (ja) 固体撮像装置、電子機器および固体撮像装置の製造方法
JP3988023B2 (ja) 固体撮像素子の製造方法
WO2013146037A1 (ja) 固体撮像素子及び固体撮像素子の製造方法
KR100853793B1 (ko) 씨모스 이미지 센서 및 그 제조방법
JP4561328B2 (ja) 固体撮像装置およびその製造方法
JP4561327B2 (ja) 固体撮像装置およびその製造方法
JP2007281344A (ja) 固体撮像装置とその製造方法
JP2006120750A (ja) 固体撮像素子及び固体撮像素子の製造方法
JP2005136279A (ja) 固体撮像装置の製造方法
JP2000077645A (ja) 固体撮像装置およびその製造方法
JP2006319085A (ja) 固体撮像装置の製造方法
JP2007227704A (ja) 固体撮像装置及びその製造方法
JP2012124353A (ja) 固体撮像装置及びその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080729

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090310

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090401

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090512

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090515

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4313789

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120522

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130522

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140522

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees