JPH03185830A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH03185830A JPH03185830A JP1325627A JP32562789A JPH03185830A JP H03185830 A JPH03185830 A JP H03185830A JP 1325627 A JP1325627 A JP 1325627A JP 32562789 A JP32562789 A JP 32562789A JP H03185830 A JPH03185830 A JP H03185830A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体基板に堆積したエピタキシャル（Ｅｐ
ｉｔａｘｉａｌ）層即ち気相成長層に能動素子、受動素
子更に抵抗などの回路素子から一種または複数種を形成
する半導体素子にＥ、 Ｇ、（ＥｘｔｒｉｎｓｉｃＧｅ
ｔｔｅｒ）工程を施すのに好適する。
ｉｔａｘｉａｌ）層即ち気相成長層に能動素子、受動素
子更に抵抗などの回路素子から一種または複数種を形成
する半導体素子にＥ、 Ｇ、（ＥｘｔｒｉｎｓｉｃＧｅ
ｔｔｅｒ）工程を施すのに好適する。
（従来の技術）
半導体素子の製造技術として１． （Ｉｎｔｒｉｎｓｉ
ｃ）Ｇ、工程及びＥ、 Ｇ、工程が利用されているのは
、良く知られているところである。しかし、８０ｍΩ−
α以下の比抵抗を保持する高濃度シリコンウェーハ（Ｗ
ａｆｅｒ）即ち半導体基板では、その単結晶引上げ工程
中に含有される酸素濃度が低いために酸素析出核の形成
が不充分となり、更に堆積した気相成長層に能動または
受動素子を形成する機種の半導体素子用の１． Ｇ、工
程だけでは、十分な効果をあげることができない。この
ために、製造プロセスで発生する重金属や不純物に起因
する結晶欠陥を防止し難い難点がある。
ｃ）Ｇ、工程及びＥ、 Ｇ、工程が利用されているのは
、良く知られているところである。しかし、８０ｍΩ−
α以下の比抵抗を保持する高濃度シリコンウェーハ（Ｗ
ａｆｅｒ）即ち半導体基板では、その単結晶引上げ工程
中に含有される酸素濃度が低いために酸素析出核の形成
が不充分となり、更に堆積した気相成長層に能動または
受動素子を形成する機種の半導体素子用の１． Ｇ、工
程だけでは、十分な効果をあげることができない。この
ために、製造プロセスで発生する重金属や不純物に起因
する結晶欠陥を防止し難い難点がある。
これに対して従来から利用されているＥ、 Ｇ、工程は
、能動または受動素子を形成する高濃度シリコン半導体
基板の表面に対応する裏面に施されるのが一般的であり
、具体的には、酸化珪素例えば二酸化珪素やアルミナ（
ＡＱｚｏ３）などの微粉末を。
、能動または受動素子を形成する高濃度シリコン半導体
基板の表面に対応する裏面に施されるのが一般的であり
、具体的には、酸化珪素例えば二酸化珪素やアルミナ（
ＡＱｚｏ３）などの微粉末を。
ホーニング（Ｉｌｏｒｎｉｎｇ）法やサンドブラスト（
ＳａｎｄＢｆｆｉａｓｔ）法により吹付けて圧痕もしく
は歪層（Ｂａｃｋ５ｉｄｅ Ｄａｍａｇｅ以後ＢＳＤと
記載する）即ちＢＳＤ処理を施す手法であり、気相成長
層を必要とする基板に施す時期は、気相成長層堆積前で
ある。
ＳａｎｄＢｆｆｉａｓｔ）法により吹付けて圧痕もしく
は歪層（Ｂａｃｋ５ｉｄｅ Ｄａｍａｇｅ以後ＢＳＤと
記載する）即ちＢＳＤ処理を施す手法であり、気相成長
層を必要とする基板に施す時期は、気相成長層堆積前で
ある。
（発明が解決しようとする課題）
上記Ｅ、 Ｇ、工程としてのＢＳＤ処理は、その強さに
よりランク（Ｒａｎｋ）別に分類されるが、その最上位
のものを使用するとＢＳＤ処理面に対応するシリコン半
導体基板の深いところまで酸化珪素例えば二酸化珪素や
アルミナなどの微粉末が食込む。更に、このＢＳＤ処理
を行ったシリコン半導体基板には、その後の半導体プロ
セスに不可避の酸化工程やエツチング工程を繰返して施
すことによりこの微粉末からダスト（Ｄｕｓｔ）が発生
して汚染の原因となるので、現在使用されているＢＳＤ
処理の強度レベルは、この現象により制限されているの
が一般的である。
よりランク（Ｒａｎｋ）別に分類されるが、その最上位
のものを使用するとＢＳＤ処理面に対応するシリコン半
導体基板の深いところまで酸化珪素例えば二酸化珪素や
アルミナなどの微粉末が食込む。更に、このＢＳＤ処理
を行ったシリコン半導体基板には、その後の半導体プロ
セスに不可避の酸化工程やエツチング工程を繰返して施
すことによりこの微粉末からダスト（Ｄｕｓｔ）が発生
して汚染の原因となるので、現在使用されているＢＳＤ
処理の強度レベルは、この現象により制限されているの
が一般的である。
また、半導体素子では、構造上気相成長層を必要とする
汎用素子も市販・実用化されているのが現状であり、こ
の種の機種では、ダスト問題を無視した強烈なりＳＤ処
理を施してから気相成長層の堆積工程が行われるのが通
例であるために熱負荷を受けることになる。更にまた、
一般に行われている気相成長法は、 １０５０℃以上の
高温でシランＳｉｎ、と還元剤による化学反応によりシ
リコン半導体基板に気相成長層を堆積するものである。
汎用素子も市販・実用化されているのが現状であり、こ
の種の機種では、ダスト問題を無視した強烈なりＳＤ処
理を施してから気相成長層の堆積工程が行われるのが通
例であるために熱負荷を受けることになる。更にまた、
一般に行われている気相成長法は、 １０５０℃以上の
高温でシランＳｉｎ、と還元剤による化学反応によりシ
リコン半導体基板に気相成長層を堆積するものである。
しかし、稀塩酸によるライトエツチング（Ｌｉｇｈｔ
Ｅｔｃ−ｈｉｎｇ）を行って被処理シリコン半導体基板
面を清浄にしている。しかし、ＢＳＤ処理面もこのライ
トエッチング工程ＢＳＤ破砕層の減滅や、高温長時間の
熱処理による破砕層のアニール効果などの影響を受け、
Ｅ、 Ｇ、としての効果が急激に減少すると考えられる
が、これまで実施されて使用された例がない。
Ｅｔｃ−ｈｉｎｇ）を行って被処理シリコン半導体基板
面を清浄にしている。しかし、ＢＳＤ処理面もこのライ
トエッチング工程ＢＳＤ破砕層の減滅や、高温長時間の
熱処理による破砕層のアニール効果などの影響を受け、
Ｅ、 Ｇ、としての効果が急激に減少すると考えられる
が、これまで実施されて使用された例がない。
本発明は、このような事情により威されたもので、特に
、高濃度半導体基板に厚く堆積した気相成長層に最適な
Ｅ、 Ｇ、工程を施す手法を提供することを目的とする
ものである。
、高濃度半導体基板に厚く堆積した気相成長層に最適な
Ｅ、 Ｇ、工程を施す手法を提供することを目的とする
ものである。
（課題を解決するための手段）
ある導電型を示す高濃度半導体基板表面に不純物濃度が
低い同一導電型の気相成長層を堆積後、酸化珪素、アル
ミナ、珪素、酸化ベリリウム、酸化マグネシウム、酸化
ゲルマニウム、酸化ジルコニウム及び酸化チタニウムか
らなる群から選定する一種または複数種の微粉末により
露出した半導体基板裏面に圧痕もしくは歪層を形成する
工程を含むことに本発明に係わる半導体素子の製造方法
の特徴がある。
低い同一導電型の気相成長層を堆積後、酸化珪素、アル
ミナ、珪素、酸化ベリリウム、酸化マグネシウム、酸化
ゲルマニウム、酸化ジルコニウム及び酸化チタニウムか
らなる群から選定する一種または複数種の微粉末により
露出した半導体基板裏面に圧痕もしくは歪層を形成する
工程を含むことに本発明に係わる半導体素子の製造方法
の特徴がある。
（作 用）
本発明方法を利用する半導体素子は、８０ｍΩ−■以下
の比抵抗即ち高濃度を保持する半導体基板を利用しかつ
、堆積した気相成長層に能動素子または受動素子を設置
し、更に、Ｅ、 Ｇ、工程は、気相成長層を堆積後に実
施する。
の比抵抗即ち高濃度を保持する半導体基板を利用しかつ
、堆積した気相成長層に能動素子または受動素子を設置
し、更に、Ｅ、 Ｇ、工程は、気相成長層を堆積後に実
施する。
ＢＳＤ処理を行う微粉末は、上記のように酸化珪素、ア
ルミナ、珪素、酸化ベリリウム、例えばベリリヤ（Ｂｅ
ｄ）、酸化マグネシウム例えばマグネシャ（ＭｇＯ）、
酸化ゲルマニウム（Ｇｅｍ２）、酸化ジルコニウム例え
ばジルコニヤ（ｚｒｚｏｚ）及び酸化チタニウム例えば
チタニャ（Ｔｉｅ Ｏｉ ）の一種または複数種が適用
可能である。
ルミナ、珪素、酸化ベリリウム、例えばベリリヤ（Ｂｅ
ｄ）、酸化マグネシウム例えばマグネシャ（ＭｇＯ）、
酸化ゲルマニウム（Ｇｅｍ２）、酸化ジルコニウム例え
ばジルコニヤ（ｚｒｚｏｚ）及び酸化チタニウム例えば
チタニャ（Ｔｉｅ Ｏｉ ）の一種または複数種が適用
可能である。
このようなＥ、 Ｇ、処理を終えた半導体素子では、結
晶欠陥密度が従来より１〜３桁減少してリーク不良を大
幅に低減することができた。しかも、この半導体基板に
気相成長層を堆積後形成されたＭＯ８素子の歩留りを１
５％〜３２％向上することができることからも極めて有
効な手段であることが明らかである。
晶欠陥密度が従来より１〜３桁減少してリーク不良を大
幅に低減することができた。しかも、この半導体基板に
気相成長層を堆積後形成されたＭＯ８素子の歩留りを１
５％〜３２％向上することができることからも極めて有
効な手段であることが明らかである。
（実施例）
本発明に係わる実施例を第１図乃至第４図を参照して説
明する。即ち、アンチモンをドープ（Ｄｏｐｅ） Ｌ／
て比抵抗８０ｍΩ−国の５吋径、厚さ６２５ｐのＮ （
１００）型シリコン半導体基板１には、第１図に示すよ
うに厚さ４２±５．０−の比抵抗が０．１Ω−０〜１０
０Ω−国としたＮ気相成長層２を堆積する。
明する。即ち、アンチモンをドープ（Ｄｏｐｅ） Ｌ／
て比抵抗８０ｍΩ−国の５吋径、厚さ６２５ｐのＮ （
１００）型シリコン半導体基板１には、第１図に示すよ
うに厚さ４２±５．０−の比抵抗が０．１Ω−０〜１０
０Ω−国としたＮ気相成長層２を堆積する。
この後、Ｎ気相成長層２の露出面即ち素子を形成する面
に汚染防止用レジスト層を被覆後高濃度のシリコン半導
体基板１裏面にＢＳＤ処理を施す。
に汚染防止用レジスト層を被覆後高濃度のシリコン半導
体基板１裏面にＢＳＤ処理を施す。
これには、酸化珪素、アルミナ、珪素、酸化ベリリウム
例えばベリリヤ（Ｂｅｄ）、酸化マグネシウム例えばマ
グネシャ（ＭｇＯ）、酸化ゲルマニウム（Ｇｅｍ２）、
酸化ジルコニウム例えばジルコニヤ（ｚｒｚｏ３）及び
酸化チタニウム例えばチタニャ（Ｔ１２０３）からなる
群から選定した一種または複数種の微粉末通常はアルミ
ナまたは酸化珪素例えば二酸化珪素の微粉末をホーニン
グ法かサンドブラスト法により吹付けて圧痕か歪ＲＩ（
図示せず）を形成し、前記レジスト層を除去する。
例えばベリリヤ（Ｂｅｄ）、酸化マグネシウム例えばマ
グネシャ（ＭｇＯ）、酸化ゲルマニウム（Ｇｅｍ２）、
酸化ジルコニウム例えばジルコニヤ（ｚｒｚｏ３）及び
酸化チタニウム例えばチタニャ（Ｔ１２０３）からなる
群から選定した一種または複数種の微粉末通常はアルミ
ナまたは酸化珪素例えば二酸化珪素の微粉末をホーニン
グ法かサンドブラスト法により吹付けて圧痕か歪ＲＩ（
図示せず）を形成し、前記レジスト層を除去する。
このようなりＳＤ処理は、−殻内な強度で行い、上記の
ように高濃度のｓｂを含有したシリコン半導体基板１即
ち、第１図に示したように６０Ｖ系パワ−ＭＯＳトラン
ジスタ用ウェーハにＢＳＤ処理を行う。即ち、Ｎ＋シリ
コン半導体基板１にＮ′″気相成長層２を堆積したエピ
タキシャル層に１層３を所定の位置に設ける。 これに
は、予めＮ−気相成長層２表面にｌ’ｓｔ （Ｆｉｒｓ
ｔのＷＳ＞酸化工程を施して酸化物層（図示せず）を形
成後、フォトリソグラフィ（Ｐｈｏｔｏ Ｌｉｔｈｏｇ
ｒａｐｈｙ）技術を利用して開口を設け、表面濃度が５
ＸＩＯ” 〜４ Ｘｌ０１ｇ／ａＪのＢ（Ｂａｒｏｎ
）含有Ｐ十領域３を形成する。
ように高濃度のｓｂを含有したシリコン半導体基板１即
ち、第１図に示したように６０Ｖ系パワ−ＭＯＳトラン
ジスタ用ウェーハにＢＳＤ処理を行う。即ち、Ｎ＋シリ
コン半導体基板１にＮ′″気相成長層２を堆積したエピ
タキシャル層に１層３を所定の位置に設ける。 これに
は、予めＮ−気相成長層２表面にｌ’ｓｔ （Ｆｉｒｓ
ｔのＷＳ＞酸化工程を施して酸化物層（図示せず）を形
成後、フォトリソグラフィ（Ｐｈｏｔｏ Ｌｉｔｈｏｇ
ｒａｐｈｙ）技術を利用して開口を設け、表面濃度が５
ＸＩＯ” 〜４ Ｘｌ０１ｇ／ａＪのＢ（Ｂａｒｏｎ
）含有Ｐ十領域３を形成する。
次にゲート酸化膜形成工程としてゲート膜形成予定位置
をリソグラフィ技術により ｌ’ｓｔ酸化物層を除去後
、新たに５００人程度の厚さに珪素酸化物層を被覆して
からゲート電極として機能する多結晶珪素層４を例えば
減圧ＣＶ Ｄ （Ｃｈｅ＋ｍ１ｃａＱＶａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法により厚さ３０００〜７０００
人被着してからパターニング（Ｐａｔｔｅｒｎｉｎｇ）
工程を行ってパワーＭＯＳトランジスタのゲート電極５
の基を形成する。
をリソグラフィ技術により ｌ’ｓｔ酸化物層を除去後
、新たに５００人程度の厚さに珪素酸化物層を被覆して
からゲート電極として機能する多結晶珪素層４を例えば
減圧ＣＶ Ｄ （Ｃｈｅ＋ｍ１ｃａＱＶａｐｏｕｒ Ｄ
ｅｐｏｓｉｔｉｏｎ）法により厚さ３０００〜７０００
人被着してからパターニング（Ｐａｔｔｅｒｎｉｎｇ）
工程を行ってパワーＭＯＳトランジスタのゲート電極５
の基を形成する。
次にベース６をＢのイオン注入法により表面濃度７Ｘ１
０１７〜５Ｘ１０”／＊ｆに形成するが、第１図に示す
ようにＰ◆領域３．３に隣接するＮ−気相成長層の２部
分の所定の位置にレジスト層をマスクとするセルファラ
イン（ＳｅＱｆａＱｉｅｎ）により多結晶珪素層が作ら
れる。次にＮ２と０２の混合雰囲気でレジスト層をマス
クとするイオン注入法によりＢを導入後、１１００℃の
熱処理を施してイオン注入したＢを拡散してＰ中領域６
．６を完成する。Ｎ−気相成長層２表面付近にチャンネ
ル（Ｃｈａｎｎｅｆｆｉ）層を形成するために、フォト
リソグラフィ技術を利用して形成する開口からレジスト
層をマスクとする多結晶珪素層のセルファライン法によ
りＰかＡｓをイオン注入法により導入・拡散して表面濃
度が５×１０１０〜４ Ｘ １０１ｇ／ ｃｙｊ程度の
ソース領域８を形成する。次にノンドープ（Ｎｏｎ Ｄ
ｏｐｅ） ＣＶ Ｄ層やＢＰＳ Ｇ （Ｂｏｒｏｎ Ｐ
ｈｏｓｐｈｏｒ ５ｉＱｉｃａｔｅ Ｇｊｌａｓｓ）層
からなるＣＶＤ層７を形成する。
０１７〜５Ｘ１０”／＊ｆに形成するが、第１図に示す
ようにＰ◆領域３．３に隣接するＮ−気相成長層の２部
分の所定の位置にレジスト層をマスクとするセルファラ
イン（ＳｅＱｆａＱｉｅｎ）により多結晶珪素層が作ら
れる。次にＮ２と０２の混合雰囲気でレジスト層をマス
クとするイオン注入法によりＢを導入後、１１００℃の
熱処理を施してイオン注入したＢを拡散してＰ中領域６
．６を完成する。Ｎ−気相成長層２表面付近にチャンネ
ル（Ｃｈａｎｎｅｆｆｉ）層を形成するために、フォト
リソグラフィ技術を利用して形成する開口からレジスト
層をマスクとする多結晶珪素層のセルファライン法によ
りＰかＡｓをイオン注入法により導入・拡散して表面濃
度が５×１０１０〜４ Ｘ １０１ｇ／ ｃｙｊ程度の
ソース領域８を形成する。次にノンドープ（Ｎｏｎ Ｄ
ｏｐｅ） ＣＶ Ｄ層やＢＰＳ Ｇ （Ｂｏｒｏｎ Ｐ
ｈｏｓｐｈｏｒ ５ｉＱｉｃａｔｅ Ｇｊｌａｓｓ）層
からなるＣＶＤ層７を形成する。
なお１Ｍ０５）−ランジスタに不可欠なドレイン電位は
、高濃度シリコン半導体基板１の裏面に被着する導電性
金属層９（ドレイン電極〉を介して取出す。更にまた、
外部機器との接続用端子としては、ソース領域用開口と
、ゲート電極５の基である多結晶珪素層４に対応するＣ
ＶＤ層７に形成した開口に導電性金属層やＡＱ合金（１
−３ｉまたはＡＱ−５Ｌ−Ｃｕなど）をスパッタリング
（Ｓｐａｔｔｅｒｉｎｇ）法または真空蒸着法により堆
積してソース電極１０とゲート電極５を設置する。
、高濃度シリコン半導体基板１の裏面に被着する導電性
金属層９（ドレイン電極〉を介して取出す。更にまた、
外部機器との接続用端子としては、ソース領域用開口と
、ゲート電極５の基である多結晶珪素層４に対応するＣ
ＶＤ層７に形成した開口に導電性金属層やＡＱ合金（１
−３ｉまたはＡＱ−５Ｌ−Ｃｕなど）をスパッタリング
（Ｓｐａｔｔｅｒｉｎｇ）法または真空蒸着法により堆
積してソース電極１０とゲート電極５を設置する。
この実施例と別に、ＢＳＤ処理工程による気相成長層の
汚染防止対策として鏡面仕上げ工程を挙げることができ
る。これまで気相成長面をミラー化する手法は、ｔｖａ
（厚さ）管理という面で問題があり、実用に供せられた
ことがないが、近年高精度鏡面仕上げ技術の進歩により
±１４レベル（Ｌｅｖｅｏでの加工精度が確立されてい
る。この技術を用いて気相成長層の厚さを４２±５．０
μｓから４０±６．５．とじてから前記パワーＭＯＳト
ランジスタの形成工程に移行するが、プロセス（Ｐｒｏ
ｃｅｓｓ）は前記実施例と全く同様なので省略する。
汚染防止対策として鏡面仕上げ工程を挙げることができ
る。これまで気相成長面をミラー化する手法は、ｔｖａ
（厚さ）管理という面で問題があり、実用に供せられた
ことがないが、近年高精度鏡面仕上げ技術の進歩により
±１４レベル（Ｌｅｖｅｏでの加工精度が確立されてい
る。この技術を用いて気相成長層の厚さを４２±５．０
μｓから４０±６．５．とじてから前記パワーＭＯＳト
ランジスタの形成工程に移行するが、プロセス（Ｐｒｏ
ｃｅｓｓ）は前記実施例と全く同様なので省略する。
このように本発明に係わるＥ、 Ｇ、処理を施したＭＯ
Ｓトランジスタにあっては、従来のＥ、 Ｇ。
Ｓトランジスタにあっては、従来のＥ、 Ｇ。
処理による場合と比較したところ、Ｏ８Ｆなどの結晶欠
陥密度は、従来のｌＸｌ０”〜３Ｘ１０３個／ｄに対し
て１本発明では、Ｏ〜１０個／ｄとｌ〜３桁低くなり（
第３図参照）、その結果４５０Ｖ系パワ−ＭＯＳトラン
ジスタの歩留りは、第２図に明らかなように従来の８０
％に対して本発明は、９５％と大幅な効果が得られるこ
とが判明した。これに対して、第４図に示した６０Ｖ系
パワ−ＭＯＳトランジスタのそれでは、更に大幅の３２
％の歩留り改善が得られ、極めて有効なことが判明した
。
陥密度は、従来のｌＸｌ０”〜３Ｘ１０３個／ｄに対し
て１本発明では、Ｏ〜１０個／ｄとｌ〜３桁低くなり（
第３図参照）、その結果４５０Ｖ系パワ−ＭＯＳトラン
ジスタの歩留りは、第２図に明らかなように従来の８０
％に対して本発明は、９５％と大幅な効果が得られるこ
とが判明した。これに対して、第４図に示した６０Ｖ系
パワ−ＭＯＳトランジスタのそれでは、更に大幅の３２
％の歩留り改善が得られ、極めて有効なことが判明した
。
更にまた、従来のＥ、 Ｇ、処理で発生するＯ８Ｆなど
の高密度結晶欠陥によりリーク（Ｌｅａｋ）電流不良が
多発するのに比べて、格段の向上が達成できる。
の高密度結晶欠陥によりリーク（Ｌｅａｋ）電流不良が
多発するのに比べて、格段の向上が達成できる。
このように、本発明は、量産上の効果絶大なものがある
。
。
第１図は、本発明方法を適用するパワーＭＯＳトランジ
スタの要部を示す断面図、第２図乃至第４図は、本発明
方法の効果を明らかにする図である。 １・・・高濃度半導体基板、２・・・Ｎ気相成長層、３
・・・Ｐ領域、 ４・・・多結晶珪素層。 ５・・・ゲート電極、 ６・・・Ｐ領域、７・・・
ＣＶＤ層、 ８・・・ソース領域、９・・・ドレ
イン電極、 ｌＯ・・・ソース電極。
スタの要部を示す断面図、第２図乃至第４図は、本発明
方法の効果を明らかにする図である。 １・・・高濃度半導体基板、２・・・Ｎ気相成長層、３
・・・Ｐ領域、 ４・・・多結晶珪素層。 ５・・・ゲート電極、 ６・・・Ｐ領域、７・・・
ＣＶＤ層、 ８・・・ソース領域、９・・・ドレ
イン電極、 ｌＯ・・・ソース電極。
Claims (1)
- ある導電型を示す高濃度半導体基板表面に不純物濃度
が低い同一導電型の気相成長層を堆積後、酸化珪素、ア
ルミナ、珪素、酸化ベリリウム、酸化マグネシウム、酸
化ゲルマニウム、酸化ジルコニウム及び酸化チタニウム
からなる群から選定する一種または複数種の微粉末によ
り露出した半導体基板裏面に圧痕もしくは歪層を形成す
る工程を含むことを特徴とする半導体素子の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325627A JPH03185830A (ja) | 1989-12-15 | 1989-12-15 | 半導体素子の製造方法 |
| KR1019900020567A KR940008377B1 (ko) | 1989-12-15 | 1990-12-14 | 반도체소자의 제조방법 |
| EP90124191A EP0432789A1 (en) | 1989-12-15 | 1990-12-14 | Method of manufacturing a semiconductor element with the extrinsic gettering process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325627A JPH03185830A (ja) | 1989-12-15 | 1989-12-15 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185830A true JPH03185830A (ja) | 1991-08-13 |
Family
ID=18178970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325627A Pending JPH03185830A (ja) | 1989-12-15 | 1989-12-15 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0432789A1 (ja) |
| JP (1) | JPH03185830A (ja) |
| KR (1) | KR940008377B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1154519A (ja) * | 1997-07-30 | 1999-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107973269A (zh) * | 2017-12-18 | 2018-05-01 | 中国电子科技集团公司第四十六研究所 | 一种mems器件用多层结构硅片的制作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556293A (en) * | 1978-06-23 | 1980-01-17 | Sick Optik Elektronik Erwin | Detector for surface scratches on strip type element |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4525239A (en) * | 1984-04-23 | 1985-06-25 | Hewlett-Packard Company | Extrinsic gettering of GaAs wafers for MESFETS and integrated circuits |
| EP0251280A3 (en) * | 1986-06-30 | 1989-11-23 | Nec Corporation | Method of gettering semiconductor wafers with a laser beam |
-
1989
- 1989-12-15 JP JP1325627A patent/JPH03185830A/ja active Pending
-
1990
- 1990-12-14 KR KR1019900020567A patent/KR940008377B1/ko not_active IP Right Cessation
- 1990-12-14 EP EP90124191A patent/EP0432789A1/en not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS556293A (en) * | 1978-06-23 | 1980-01-17 | Sick Optik Elektronik Erwin | Detector for surface scratches on strip type element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1154519A (ja) * | 1997-07-30 | 1999-02-26 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008377B1 (ko) | 1994-09-12 |
| EP0432789A1 (en) | 1991-06-19 |
| KR910013436A (ko) | 1991-08-08 |
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