JPH10312175A - 液晶表示装置および液晶駆動半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 画像データを格納するメモリの容量を減らし
て消費電力とコスト低減を図った液晶表示装置および液
晶駆動半導体装置を提供する。 【解決手段】 本発明の液晶表示装置は、アクティブマ
トリクス型の表示マトリクス基板１と、駆動回路２ａと
を備え、駆動回路２ａはコントローラ１２ａと複数の信
号線駆動ＩＣ１１ａとを有する。表示マトリクス基板１
と信号線駆動ＩＣ１１ａにはそれぞれ、連動して切換制
御されるスイッチング素子７，３１が設けられる。外部
からのデジタル画素データは、信号線駆動ＩＣ１１ａ内
の高速メモリ１３と低速メモリ１４を介して、スイッチ
ング素子３１で所望の画素データが選択され、Ｄ／Ａコ
ンバータ１５でアナログ電圧に変換される。このアナロ
グ電圧は表示マトリクス基板１内のスイッチング素子７
を介して、対応する画素の信号線４に供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素単位で設けた
スイッチング素子を個別に駆動するアクティブマトリク
ス型の液晶表示装置に関する。

【０００２】

【従来の技術】液晶表示装置に代表されるマトリクス型
表示装置は、薄型、軽量、低消費電力等の特徴を有する
ことから、パーソナルコンピュータやワードプロセッサ
等の表示装置として幅広く利用されている。なかでも、
各画素ごとにスイッチング素子を設けたアクティブマト
リクス型表示装置は、隣接画素間でのクロストークがな
く鮮明な画像が得られるため、さかんに研究・開発が行
われている。

【０００３】図８は従来のアクティブマトリクス型液晶
表示装置の一例を示すブロック構成図である。図８の液
晶表示装置は、表示マトリクス基板１と、表示マトリク
ス基板１上のスイッチング素子を駆動する駆動回路２と
を含んで構成され、駆動回路２と表示マトリクス基板１
とを接続する接続線の数を少なくしたことを特徴とす
る。

【０００４】表示マトリクス基板１は、ガラス基板上に
２次元配列された複数の画素電極３と、画素電極３間の
一方向に配列された信号線４と、これら信号線４に略直
交する方向の画素電極３間に配列されたゲート線５と、
信号線４およびゲート線５の交点部に配置されたスイッ
チング素子６と、各信号線４の一端に接続され複数の信
号線４のいずれか一つを選択するスイッチング素子７と
を備える。スイッチング素子６やスイッチング素子７
は、例えばポリシリコン形のＴＦＴ(Thin Film Transis
tor)で構成されている。

【０００５】一方、駆動回路２は、画素データに応じた
アナログ電圧を出力する複数の信号線駆動ＩＣ１１と、
これら信号線駆動ＩＣ１１の制御を行うコントローラ１
２とを備える。信号線駆動ＩＣ１１はそれぞれ、高速メ
モリ１３と、低速メモリ１４と、複数のＤ／Ａコンバー
タ１５とを有する。

【０００６】高速メモリ１３と低速メモリ１４は１水平
ライン分の画素データの半分を格納可能なメモリ容量を
有する。コントローラ１２は、４種類の高速メモリ１６
〜１９と、高速メモリ１６〜１９へのデータ書き込みを
制御するスイッチ２０ａ，２０ｂと、高速メモリ１６〜
１９からのデータ読み出しを制御するスイッチ２１と、
信号線駆動ＩＣ１１内の低速メモリ１４を制御するロー
ド信号と表示マトリクス基板１内のスイッチング素子７
を制御する選択信号とを生成する制御信号生成回路２２
とを備える。

【０００７】なお、駆動回路２は、表示マトリクス基板
１内のゲート線５の制御も行っているが、図８では省略
している。

【０００８】図９は図８に示した液晶表示装置の動作タ
イミング図であり、この図を用いて図８の動作を説明す
る。駆動回路２には、デジタル画素データが表示画素の
並び順に入力される。これら画素データは、スイッチ２
０ａ，２０ｂにより、奇数(odd)画素位置のデータと偶
数(even)画素位置のデータとに分けて高速メモリ１６〜
１９に格納される。

【０００９】より詳細には、高速メモリ１６，１８には
１水平ラインの奇数(odd)画素位置の画素データが、高
速メモリ１７，１９には１水平ラインの偶数(even)画素
位置の画素データがそれぞれ格納される。また、スイッ
チ２０ａ，２０ｂとスイッチ２１は連動して動作し、高
速メモリ１６，１７に１水平ライン分の画素データを格
納している最中は、高速メモリ１８，１９に格納されて
いる画素データが読み出され、逆に、高速メモリ１８，
１９に１水平ライン分の画素データを格納している最中
は、高速メモリ１６，１７に格納されている画素データ
が読み出される。すなわち、高速メモリ１６，１７と高
速メモリ１８，１９は、１水平ラインごとに交互に書き
込みと読み出しを行う。

【００１０】例えば、図９の時刻Ｔ１〜Ｔ３の間にコン
トローラ１２に入力された１水平ライン分の画素データ
のうち、奇数(odd)画素位置のデータは高速メモリ１６
に、偶数(even)画素位置のデータは高速メモリ１７に入
力される。

【００１１】一方、時刻Ｔ１〜Ｔ２の間は、高速メモリ
１８に格納されている直前ラインの奇数(odd)画素位置
のデータがスイッチ２１を介して出力されて、信号線駆
動ＩＣ１１内の高速メモリ１３に格納される。また、時
刻Ｔ２〜Ｔ３の間は、高速メモリ１９に格納されている
直前ラインの偶数(even)画素位置のデータがスイッチ２
１を介して出力されて、信号線駆動ＩＣ１１内の高速メ
モリ１３に格納される。

【００１２】時刻Ｔ４になると、コントローラ１２から
出力されるロード信号がハイレベルからローレベルに変
化し、高速メモリ１３に格納されているデータは１水平
ライン分まとめて低速メモリ１４に格納される。

【００１３】以降、時刻Ｔ５〜Ｔ６の間は、次の水平ラ
インのデータが奇数(odd)画素位置と偶数(even)画素位
置に分けて高速メモリ１８，１９に格納されるととも
に、高速メモリ１６，１７に格納されているデータがス
イッチ２１を介して信号線駆動ＩＣ１１内の高速メモリ
１３に格納される。

【００１４】図８に示す従来のアクティブマトリクス型
表示装置は、表示マトリクス基板１にスイッチング素子
７を設けて、Ｄ／Ａコンバータ１５から出力されるアナ
ログ画素データを振り分けるため、信号線駆動ＩＣ１１
と表示マトリクス基板１とを接続する接続線の総数を、
表示マトリクス基板１の信号線４の総数の半分にするこ
とができる。これにより、信号線駆動ＩＣ１１の出力端
子数を減らすことができ、必要とされる信号線駆動ＩＣ
１１の数も少なくなる。

【００１５】

【発明が解決しようとする課題】しかしながら、図８の
装置は、コントローラ１２の内部に高速メモリ１６〜１
９を合計で２水平ライン分設ける必要があり、また、信
号線駆動ＩＣ１１の内部にも、合計で、高速メモリ１３
と低速メモリ１４をそれぞれ２分の１水平ライン分設け
る必要がある。駆動回路２内部のメモリ容量が多ければ
多いほど消費電力が増え、実装面積も余計に必要にな
り、コスト高になるとともに、装置の小型化も難しくな
る。

【００１６】本発明は、このような点に鑑みてなされた
ものであり、その目的は、画像データを格納するメモリ
の容量をならべく減らして、消費電力およびコスト低減
と、小型化を図った液晶表示装置および液晶駆動半導体
装置を提供することにある。

【００１７】

【課題を解決するための手段】上述した課題を解決する
ために、請求項１の液晶表示装置は、基板上に配列され
た複数の画素電極と、これら画素電極間にそれぞれ配置
された信号線と、前記画素電極間に、前記信号線とは異
なる方向にそれぞれ配置されたゲート線と、前記画素電
極と前記信号線との間にそれぞれ配置され、前記ゲート
線によりオン・オフ制御される複数のスイッチング素子
と、外部から入力された複数画素分のデジタル画素デー
タを一時的に格納する記憶装置と、前記記憶装置に格納
された複数のデジタル画素データごとに設けられ、これ
らのデータのうちの１つをそれぞれ選択して出力する第
１の切換手段と、前記第１の切換手段から出力された前
記デジタル画素データをアナログ画素データに変換する
Ｄ／Ａコンバータと、前記Ｄ／Ａコンバータごとに設け
られるとともに、複数の前記信号線ごとに設けられ、前
記第１の切換手段に連動して切り換えられて、前記アナ
ログ画素データを対応する前記信号線に供給する第２の
切換手段とを備える。

【００１８】請求項２の発明は、請求項１に記載の液晶
表示装置において、前記第１の切換手段は、隣接して配
置されるｎ個（ｎは自然数）の画素に対応するデジタル
画素データのうち１つを選択し、前記第２の切換手段
は、前記第１の切換手段が切り換える前記ｎ個の画素に
対応する複数の前記信号線の中から、前記第１の切換手
段が選択したデジタル画素データと同一画素に関する前
記信号線を選択する。

【００１９】請求項３の発明は、請求項２に記載の液晶
表示装置において、前記第１の切換手段は、奇数画素位
置およびその隣の偶数画素位置に対応するデジタル画素
データのうち１つを選択し、前記第２の切換手段は、前
記第１の切換手段が選択したデジタル画素データに対応
する前記信号線を選択する。

【００２０】請求項４の発明は、請求項１〜３のいずれ
かに記載の液晶表示装置において、前記記憶装置には、
各画素ごとに、赤色（Ｒ）信号用、緑色（Ｇ）信号用お
よび青色（Ｂ）信号用のデジタル画素データが格納さ
れ、赤色（Ｒ）信号用、緑色（Ｇ）信号用および青色
（Ｂ）信号用の３つの前記信号線が各画素ごとに設けら
れ、前記第１の切換手段は、同一画素に対応する前記デ
ジタル画素データのすべてを連動して切り換え、前記第
２の切換手段は、前記第１の切換手段が選択した画素に
対応する前記信号線のすべてを連動して切り換える。

【００２１】請求項５の発明は、請求項１〜４のいずれ
かに記載の液晶表示装置において、前記デジタル画素デ
ータは、各画素ごとに、階調を表す複数ビットで構成さ
れ、前記第１の切換手段は、同一画素に対応する前記デ
ジタル画素データの各ビットを連動して切り換える。

【００２２】請求項６の発明は、請求項１〜５のいずれ
かに記載の液晶表示装置において、前記記憶装置は、前
記信号線の総数で定まる１水平ライン分の前記デジタル
画素データを格納可能なメモリ容量を有する第１および
第２の記憶部を備え、前記第１の記憶部は、外部から入
力された前記デジタル画素データを画素単位で順次格納
し、前記第２の記憶部は、前記第１の記憶部に格納され
た前記デジタル画像データを、１水平ライン分一括して
格納する。

【００２３】請求項７の発明は、請求項６に記載の液晶
表示装置において、前記第１の記憶部に格納されたデジ
タル画素データを前記第２の記憶部に格納するタイミン
グを制御する第１の制御信号と、前記第１および第２の
切換手段の切り換えタイミングを制御する第２の制御信
号とを生成する制御信号生成回路を備え、外部から入力
される前記デジタル画像信号は、前記第１の記憶部に最
初に格納される。

【００２４】請求項８の発明は、請求項１〜７のいずれ
かに記載の液晶表示装置において、前記記憶装置と、任
意数の前記第１の切換手段および前記Ｄ／Ａコンバータ
とを有する液晶駆動半導体装置と、前記複数の画素電
極、前記信号線、前記ゲート線、前記スイッチング素子
および前記第２の切換手段を有する表示マトリクス基板
とを備え、前記液晶駆動半導体装置は、前記Ｄ／Ａコン
バータの数と前記信号線の総数とに応じた数だけ設けら
れ、前記液晶駆動半導体装置のそれぞれには、外部から
前記デジタル画素データが入力される。

【００２５】請求項９の発明は、請求項８に記載の液晶
表示装置において、前記第２の切換手段のそれぞれが切
り換える前記信号線の数をｎとしたときに、前記液晶駆
動半導体装置のすべてから前記表示マトリクス基板に伝
送される前記アナログ画素データの総数がｎ分の１にな
るように、前記液晶駆動半導体装置それぞれの内部に所
定数の前記Ｄ／Ａコンバータを設ける。

【００２６】請求項１０の発明は、請求項１〜７のいず
れかに記載の液晶表示装置において、前記記憶装置と、
任意数の前記第１の切換手段、前記第２の切換手段およ
び前記Ｄ／Ａコンバータとを有する液晶駆動半導体装置
と、前記複数の画素電極、前記信号線、前記ゲート線お
よび前記スイッチング素子を有する表示マトリクス基板
とを備え、前記液晶駆動半導体装置は、前記Ｄ／Ａコン
バータの数と前記信号線の総数とに応じた数だけ設けら
れ、前記液晶駆動半導体装置のそれぞれには、外部から
の前記デジタル画素データが入力され、前記液晶駆動半
導体装置のすべてから前記表示マトリクス基板に伝送さ
れる前記アナログ画素データの総数が前記信号線の数と
一致するように、前記液晶駆動半導体装置のそれぞれに
所定数の前記Ｄ／Ａコンバータを設ける。

【００２７】請求項１１の発明は、請求項１〜１０のい
ずれかに記載の液晶表示装置において、前記スイッチン
グ素子のそれぞれは、ポリシリコン形のＴＦＴ(Thin Fi
lm Transistor)である。

【００２８】請求項１２の発明は、基板上に配列された
複数の画素電極と、これら画素電極間にそれぞれ配置さ
れた信号線と、前記画素電極間に前記信号線とは異なる
方向にそれぞれ配置されたゲート線と、前記画素電極と
前記信号線との間にそれぞれ配置されて前記ゲート線に
よりオン・オフ制御される複数の第１スイッチング素子
と、複数の前記信号線ごとに設けられ、これら信号線の
いずれか一つをそれぞれ選択する第２スイッチング素子
とを備えた表示マトリクス基板の前記信号線の電圧を制
御する液晶駆動半導体装置であって、外部から入力され
た複数画素分のデジタル画素データを一時的に格納する
記憶装置と、前記記憶装置に格納された複数のデジタル
画素データごとに設けられ、前記第２スイッチング素子
により選択された前記信号線に対応する前記デジタル画
素データをそれぞれ選択して出力する第３スイッチング
素子と、前記第３スイッチング素子から出力された前記
デジタル画素データをアナログ画素データに変換して前
記第２スイッチング素子に供給するＤ／Ａコンバータと
を備える。

【００２９】請求項１３の発明は、基板上に配列された
複数の画素電極と、これら画素電極間にそれぞれ配置さ
れた信号線と、前記画素電極間に前記信号線とは異なる
方向にそれぞれ配置されたゲート線と、前記画素電極と
前記信号線との間にそれぞれ配置されて前記ゲート線に
よりオン・オフ制御される複数の第１スイッチング素子
とを備えた表示マトリクス基板の前記信号線の電圧を制
御する液晶駆動半導体装置であって、外部から入力され
た複数画素分のデジタル画素データを一時的に格納する
記憶装置と、複数の前記信号線ごとに設けられ、これら
信号線のいずれか一つをそれぞれ選択する第２スイッチ
ング素子と、前記記憶装置に格納された複数のデジタル
画素データごとに設けられ、前記第２スイッチング素子
により選択された前記信号線に対応する前記デジタル画
素データをそれぞれ選択して出力する第３スイッチング
素子と、前記第３スイッチング素子から出力された前記
デジタル画素データをアナログ画素データに変換して前
記第２スイッチング素子に供給するＤ／Ａコンバータと
を備える。

【００３０】請求項１の発明を、例えば図１に対応づけ
て説明すると、「スイッチング素子」はスイッチング素子
６に、「記憶装置」は高速メモリ１３および低速メモリ１
４に、「第１の切換手段」はスイッチング素子３１に、
「第２の切換手段」はスイッチング素子７に、それぞれ対
応する。

【００３１】請求項６の発明を、例えば図１に対応づけ
て説明すると、「第１の記憶部」は高速メモリ１３に、
「第２の記憶部」は低速メモリ１４に、それぞれ対応す
る。

【００３２】請求項７の発明を、例えば図１に対応づけ
て説明すると、「制御信号生成回路」はコントローラ１２
ａに対応する。

【００３３】請求項８の発明を、例えば図１に対応づけ
て説明すると、「液晶駆動半導体装置」は信号線駆動ＩＣ
１１ａに対応する。

【００３４】請求項１０の発明を、例えば図７に対応づ
けて説明すると、「液晶駆動半導体装置」は信号線駆動Ｉ
Ｃ１１ｃに対応する。

【００３５】請求項１１の発明を、例えば図１に対応づ
けて説明すると、「第１スイッチング素子」はスイッチン
グ素子６に、「第２スイッチング素子」はスイッチング素
子７に、「第３スイッチング素子」はスイッチング素子３
１に、それぞれ対応する。請求項１３の発明を、例えば
図７に対応づけて説明すると、「第１スイッチング素子」
はスイッチング素子６に、「第２スイッチング素子」はス
イッチング素子７に、「第３スイッチング素子」はスイッ
チング素子３１に、それぞれ対応する。

【００３６】

【発明の実施の形態】以下、本発明を適用した液晶表示
装置について、図面を参照しながら具体的に説明する。

【００３７】〔第１の実施形態〕図１は本発明に係る液
晶表示装置の第１の実施形態のブロック図である。図１
の液晶表示装置は、図８と同様にアクティブマトリクス
型の液晶表示装置であり、図８と同じ構成部分には同一
符号を付けている。

【００３８】図１の液晶表示装置は、表示マトリクス基
板１と駆動回路２ａとを含んで構成されている。表示マ
トリクス基板１の構成は図８と同じであり、ガラス基板
上に縦横に配列された複数の画素電極３と、これら画素
電極３間に縦横に配置された信号線４およびゲート線５
と、画素電極３と信号線４との間にそれぞれ配置されて
ゲート線５の電圧によりオン・オフ制御されるスイッチ
ング素子６と、隣接する２本の信号線４のいずれか１本
を選択するスイッチング素子７とを備える。スイッチン
グ素子７は、例えばポリシリコン形ＴＦＴ(Thin Film T
ransistor)で構成されている。ポリシリコン形ＴＦＴ
は、高速動作が可能で液晶表示が鮮明で消費電力も少な
いという特徴を有する。

【００３９】なお、ポリシリコン形ＴＦＴ以外のスイッ
チング素子（例えばアモルファスシリコン形ＴＦＴ）を
用いて表示マトリクス基板１を構成してもよい。

【００４０】駆動回路２ａは、複数の信号線駆動ＩＣ１
１ａと、コントローラ１２ａとを備える。信号線駆動Ｉ
Ｃ１１ａはそれぞれ、高速メモリ１３と、低速メモリ１
４と、スイッチング素子３１と、Ｄ／Ａコンバータ１５
とを備える。高速メモリ１３と低速メモリ１４はそれぞ
れ、表示マトリクス基板１の１水平ライン分の画素デー
タを格納可能なメモリ容量を有する。また、信号線駆動
ＩＣ１１ａのそれぞれが有するスイッチング素子３１の
総数は、表示マトリクス基板１の信号線４の総数の２分
の１にされ、同様に、Ｄ／Ａコンバータ１５の総数も信
号線４の総数の２分の１にされている。

【００４１】高速メモリ１３と低速メモリ１４に格納さ
れるデータの順序は、表示マトリクス基板１の画素の表
示順序に一致しており、奇数(odd)画素位置のデータ
と、その画素に隣接する偶数(even)画素位置のデータと
が交互に格納される。

【００４２】スイッチング素子３１はそれぞれ、表示マ
トリクス基板１内のスイッチング素子７に対応して設け
られており、対応するスイッチング素子７，３１同士は
連動して切り換え制御される。各スイッチング素子７，
３１は、隣接する奇数(odd)画素と偶数(even)画素のい
ずれか一方を選択し、例えば、スイッチング素子３１が
奇数(odd)画素のデータを選択するとスイッチング素子
７は同一画素の信号線４を選択し、スイッチング素子３
１が偶数(even)画素のデータを選択するとスイッチング
素子７は同一画素の信号線４を選択する。

【００４３】このように、信号線駆動ＩＣ１１ａと表示
マトリクス基板１の双方にそれぞれスイッチング素子３
１，７を設けることにより、駆動回路２ａから表示マト
リクス基板１に送られるデータ線の数を減らすことがで
き、信号線駆動ＩＣ１１ａの数も少なくて済む。

【００４４】例えば、信号線駆動ＩＣ１１ａのそれぞれ
から出力される信号の数をｎ（ｎは自然数）とすると、
必要とされる信号線駆動ＩＣ１１ａの数は、信号線４の
総数の（２×ｎ）分の１個となる。ＳＶＧＡ(Super Vid
eo Graphics Array)表示規格の場合、信号線４の総数は
８００×３＝２４００本になる。「３」を乗じる理由は、
ＲＧＢの各色ごとに信号線４が必要となるためである。
したがって、仮に、信号線駆動ＩＣ１１ａの出力数を３
００本とすると、信号線駆動ＩＣ１１ａの出力端子それ
ぞれが２本の信号線４の切り換えを行うため、必要とさ
れる信号線駆動ＩＣ１１ａの数は、２４００÷（２×３
００）＝４個となる。

【００４５】また、ＸＧＡ(Extended Graphics Array)
表示規格の場合、信号線４の総数は１０２４×３＝３０
７２本になる。したがって、仮に、信号線駆動ＩＣ１１
ａの出力数を３８４本とすると、必要とされる信号線駆
動ＩＣ１１ａの数は、３０７２÷（２×３８４）＝４個
となる。

【００４６】図１に示すコントローラ１２ａは、信号線
駆動ＩＣ１１ａ内の低速メモリ１４を制御するためのロ
ード信号と、信号線駆動ＩＣ１１ａおよび表示マトリク
ス基板１内のスイッチング素子３１，７を切り換え制御
するための選択信号とを出力する。図１では省略してい
るが、コントローラ１２ａは、対応するスイッチング素
子３１，７ごとに、それぞれ異なるタイミングの選択信
号を出力する。

【００４７】なお、図１では、表示マトリクス基板１の
ゲート線５の電圧を制御するゲート駆動回路を省略して
いるが、このゲート駆動回路は表示マトリクス基板１の
内部あるいは外部に設けられ、外部からの制御信号に応
じて各ゲート線５の電圧を制御する。

【００４８】図２は図１に示した液晶表示装置のタイミ
ング図であり、この図を用いて図１の動作を説明する。
外部から入力されたデジタル画素データは、画素単位で
信号線駆動ＩＣ１１ａ内の高速メモリ１３に格納され
る。この高速メモリ１３の書き込み速度は、表示マトリ
クス基板１の１水平ライン当たりの画素数で定まる。高
速メモリ１３は、１水平ライン分のメモリ容量しか持た
ないため、新たなラインのデータが格納されるたびに、
元のラインのデータは消去される。

【００４９】例えば、図２の時刻Ｔ１〜Ｔ２の間に、ラ
イン１のデジタル画素データが高速メモリ１３に格納さ
れた場合を考える。図示のように、高速メモリ１３に
は、表示画素順に、奇数(odd)画素データと偶数(even)
画素データが交互に格納される。

【００５０】時刻Ｔ３になると、コントローラ１２ａか
らのロード信号がハイレベルからローレベルに変化し、
高速メモリ１３内の画素データが一括して低速メモリ１
４に格納される。低速メモリ１４の内容は、次にロード
信号が立ち下がる時刻Ｔ７まで保持される。

【００５１】時刻Ｔ４になると、ライン２のデータが高
速メモリに格納され始め、時刻Ｔ６で２ライン目のデー
タの格納が終了する。

【００５２】一方、時刻Ｔ３とほぼ同時刻に、コントロ
ーラ１２ａからの選択信号がハイレベルに変化し、時刻
Ｔ５まではハイレベルを維持し、その後、時刻Ｔ５〜Ｔ
７の間はローレベルになる。

【００５３】スイッチング素子３１は、選択信号の論理
に応じて切り替わり、選択信号がハイレベルの間は低速
メモリ１４内の奇数(odd)画素データが、ローレベルの
間は偶数(even)画素データがＤ／Ａコンバータ１５に入
力される。すなわち、選択信号は、１水平ライン周期の
半分の期間ごとに論理が切り替わり、この２分の１水平
ライン周期の間に、１水平ライン分の奇数(odd)画素デ
ータまたは偶数(even)画素データが低速メモリ１４から
出力される。

【００５４】信号線駆動ＩＣ１１ａのスイッチング素子
３１と、表示マトリクス基板１のスイッチング素子７と
は連動して切り替わるため、低速メモリ１４から奇数(o
dd)画素データが出力された場合には、スイッチング素
子７は奇数(odd)画素位置の信号線４を選択し、逆に、
低速メモリ１４から偶数(even)画素データが出力された
場合には、スイッチング素子７は偶数(even)画素位置の
信号線４を選択する。低速メモリ１４からの画素データ
はＤ／Ａコンバータ１５でアナログ電圧（アナログ画素
データ）に変換され、スイッチング素子７を通って信号
線４に印加される。

【００５５】このように、第１の実施形態は、外部から
入力されたデジタル画素データをデータの並び替えを行
わずに信号線駆動ＩＣ１１ａ内の高速メモリ１３に格納
するため、コントローラ１２ａの内部にいったんデジタ
ル画素データを格納する必要がなくなり、図８に示した
従来の回路構成に比べて、液晶表示装置全体で、１水平
ライン分のメモリを節約できる。メモリを節約すること
により、消費電力とコストを低減できるとともに、小型
化も可能になる。

【００５６】また、第１の実施形態は、信号線駆動ＩＣ
１１ａ内にスイッチング素子３１を設けて、このスイッ
チング素子３１を表示マトリクス基板１内のスイッチン
グ素子７と連動して切り換えるため、信号線駆動ＩＣ１
１ａから表示マトリクス基板１に送られるデータ線の数
を減らすことができ、その分、信号線駆動ＩＣ１１ａの
数を少なくできる。

【００５７】なお、図１では、１画素が１本の信号線４
に対応している例を示しているが、カラー液晶の場合に
は、ＲＧＢの各色に対応して信号線４が設けられ、これ
ら３本の信号線４で１画素を構成している。

【００５８】図３はカラー表示用の液晶表示装置の概略
構成図である。隣接する３本の信号線４により１画素が
構成され、これら信号線４にはそれぞれ別々にスイッチ
ング素子７が設けられている。これらスイッチング素子
７はいずれも、隣接する信号線４のいずれか一方を選択
する。同様に、信号線駆動ＩＣ１１ａ内にも、スイッチ
ング素子７に対応してスイッチング素子３１が設けられ
ている。

【００５９】また、階調表示が可能な液晶表示装置の場
合には、各画素を複数ビットで表現する必要がある。図
４は階調表示が可能な液晶表示装置の概略構成図であ
る。図４は外部から入力されるデジタル画素データがそ
れぞれ６ビットで構成される例を示している。図４では
１画素につきスイッチング素子３１を１つだけ示してい
るが、実際には各ビットごとにスイッチング素子３１が
設けられ、同一画素を構成する各スイッチング素子３１
はすべて連動して切り換えられる。また、Ｒ，Ｇ，Ｂの
各色信号が階調を表す複数ビットで構成されている場合
には、これら各色ごとに、すべてのビットが連動して切
り換えられる。

【００６０】〔第２の実施形態〕第２の実施形態は、信
号線駆動ＩＣ１１ｂと表示マトリクス基板１の内部に、
３つ以上の画素を切り換えるためのスイッチング素子を
設けたものである。

【００６１】図５は液晶表示装置の第２の実施形態のブ
ロック図である。図５の液晶表示装置は、第１の実施形
態と同様に、表示マトリクス基板１と駆動回路２ｂとを
備えており、これら表示マトリクス基板１と駆動回路２
ｂの構成も、スイッチング素子７，３１の信号切り換え
数が異なる他は、第１の実施形態とほとんど同じであ
る。

【００６２】表示マトリクス基板１内のスイッチング素
子７は、隣接するｎ（ｎは自然数）本の信号線４ごとに
設けられ、これらｎ本の信号線４のいずれか１本を選択
する。また、信号線駆動ＩＣ１１ｂ内のスイッチング素
子３１はそれぞれ、表示マトリクス基板１内のスイッチ
ング素子７に対応して設けられ、各スイッチング素子３
１は低速メモリ１４から出力されるｎ本のデジタル画素
データのいずれか１本を選択する。なお、スイッチング
素子３１が選択する画素の種類と、それに対応するスイ
ッチング素子７が選択する画素の種類とは一致してい
る。

【００６３】スイッチング素子７，３１の切り換えを指
示する選択信号はコントローラ１２ａから出力され、選
択信号はスイッチング素子７，３１の切り換え数に応じ
たビット数で構成されている。例えば、スイッチング素
子７，３１が３画素を切り換える場合には、選択信号の
ビット数は２ビットになる。

【００６４】図６は図５に示した液晶表示装置のタイミ
ング図であり、この図を用いて図５の動作を説明する。
なお、図６はｎ＝３とした例を示している。

【００６５】時刻Ｔ１〜Ｔ２の間は、外部からのデジタ
ル画素信号が信号線駆動ＩＣ１１ｂ内の高速メモリ１３
に画素単位で順に格納される。図６では、入力されたデ
ジタル画素データを入力順に、ａ１，ａ２，ａ３，ｂ
１，ｂ２，ｂ３，ｃ１，ｃ２…としている。

【００６６】時刻Ｔ３になると、コントローラ１２ａか
らのロード信号がハイレベルからローレベルに変化し、
この時点で、高速メモリ１３内の全データは一括して低
速メモリ１４に格納される。

【００６７】また、コントローラ１２ａは、１水平ライ
ン周期を３等分した期間（図６の時刻Ｔ３〜Ｔ４、Ｔ４
〜Ｔ５、Ｔ５〜Ｔ６）ごとに、それぞれ異なる論理の選
択信号を出力する。これにより、時刻Ｔ３〜Ｔ４の期間
にはデータａ１，ｂ１，ｃ１…が、時刻Ｔ４〜Ｔ５の期
間にはデータａ２，ｂ２，ｃ２…が、時刻Ｔ５〜Ｔ６の
期間にはデータａ３，ｂ３，ｃ３…がそれぞれ、信号線
駆動ＩＣ１１ｂからＤ／Ａコンバータ１５に送られてア
ナログ電圧に変換される。また、Ｄ／Ａコンバータ１５
の出力側にはスイッチング素子７が接続されており、ス
イッチング素子７はスイッチング素子３１に連動して切
り換え制御され、ｎ本の信号線４のいずれか１つを選択
する。

【００６８】このように、第２の実施形態は、各スイッ
チング素子７，３１でそれぞれｎ個（ｎは３以上の自然
数）の画素を切り換えるため、表示マトリクス基板１内
の信号線４の総数のｎ分の１の数だけ駆動回路２ｂ内に
Ｄ／Ａコンバータ１５を設ければよく、信号線駆動ＩＣ
１１の出力端子数に余裕ができる分、信号線４の数の多
い高解像度の表示マトリクス基板１も駆動できるように
なる。また、スイッチング素子７，３１の数も減らせる
ため、駆動回路２ｂと表示マトリクス基板１の回路構成
を簡略化できるとともに、製品コストを下げられる。

【００６９】〔第３の実施形態〕第３の実施形態は、Ｄ
／Ａコンバータ１５の出力側のスイッチング素子７を、
信号線駆動ＩＣ１１ｃ内に設けたものである。

【００７０】図７は液晶表示装置の第３の実施形態のブ
ロック図である。図７の液晶表示装置は、図１の表示マ
トリクス基板１内のスイッチング素子７を信号線駆動Ｉ
Ｃ１１ｃ内に移したことを特徴とし、それ以外の構成は
図１の液晶表示装置と同じである。

【００７１】このような構成にすると、信号線駆動ＩＣ
１１ｃの出力端子数が増えるという問題はあるものの、
表示マトリクス基板１内にスイッチング素子７を設けな
くて済むため、スイッチング素子を持たない汎用的な表
示マトリクス基板１でも本発明を適用でき、コストを削
減できる。

【００７２】また、第１の実施形態の変形例として、図
１の信号線駆動ＩＣ１１ｃ内のスイッチング素子７とＤ
／Ａコンバータ１５を、表示マトリクス基板１内に設け
てもよい。これにより、表示マトリクス基板１の構成が
複雑になるという問題があるものの、信号線駆動ＩＣ１
１ｃの回路構成を簡略化することができる。

【００７３】また、図１の信号線駆動ＩＣ１１ａ内の低
速メモリ１４も表示マトリクス基板１内に移してもよ
い。あるいは、図１の信号線駆動ＩＣ１１ａの機能をそ
っくり表示マトリクス基板１に移してもよく、これによ
り、信号線駆動ＩＣ１１ａが不要となり、表示マトリク
ス基板１だけで液晶表示装置を構成できるようになる。
ところで、図１，５，７では、スイッチング素子７，３
１により信号線４等を切り換えているが、スイッチング
素子７，３１の具体的な構成は特に問わない。例えば、
ＭＯＳトランジスタ単体やその組み合わせ等で構成する
か、あるいは、ロジックゲート等を組み合わせて構成し
てもよい。

【００７４】また、上述した各実施形態では、高速メモ
リ１３と低速メモリのメモリ容量を、メモリ容量削減の
ために１水平ライン分としたが、メモリ容量に特に制限
はなく、例えば２以上の水平ライン分のメモリ容量を設
けてもよい。

【００７５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、複数画素のいずれかを選択する第１および第２の
切換手段を、Ｄ／Ａコンバータの入力側と出力側にそれ
ぞれ設けたため、外部から入力されるデジタル画素デー
タを並び替える必要がなくなり、その分、デジタル画素
データを格納する記憶装置のメモリ容量を削減できる。
また、第１および第２の切換手段で複数画素を切り換え
るため、Ｄ／Ａコンバータの数を減らすことができ、液
晶表示装置全体の回路構成を簡略化できる。特に、第１
の切換手段とＤ／Ａコンバータを液晶駆動半導体装置内
に設け、第２の切換手段を表示マトリクス基板内に設け
た場合には、液晶駆動半導体装置から表示マトリクス基
板に伝送される画素データの数を削減でき、ノイズの影
響を受けにくくなる。

【図面の簡単な説明】

【図１】本発明に係る液晶表示装置の第１の実施形態の
ブロック図。

【図２】図１に示した液晶表示装置の動作タイミング
図。

【図３】カラー表示用の液晶表示装置の概略構成図。

【図４】階調表示が可能な液晶表示装置の概略構成図。

【図５】本発明に係る液晶表示装置の第２の実施形態の
ブロック図。

【図６】図５に示した液晶表示装置の動作タイミング
図。

【図７】本発明に係る液晶表示装置の第３の実施形態の
ブロック図。

【図８】従来のアクティブマトリクス型液晶表示装置の
一例を示すブロック構成図。

【図９】図８に示した液晶表示装置の動作タイミング
図。

【符号の説明】

１ 表示マトリクス基板 ２ａ，２ｂ，２ｃ 駆動回路 ３ 画素電極 ４ 信号線 ５ ゲート線 ６，７，３１ スイッチング素子 １１ａ，１１ｂ，１１ｃ 信号線駆動ＩＣ １２ａ コントローラ １３ 高速メモリ １４ 低速メモリ １５ Ｄ／Ａコンバータ

Claims (13)

【特許請求の範囲】
1. 【請求項１】基板上に配列された複数の画素電極と、 これら画素電極間にそれぞれ配置された信号線と、 前記画素電極間に、前記信号線とは異なる方向にそれぞ
   れ配置されたゲート線と、 前記画素電極と前記信号線との間にそれぞれ配置され、
   前記ゲート線によりオン・オフ制御される複数のスイッ
   チング素子と、 外部から入力された複数画素分のデジタル画素データを
   一時的に格納する記憶装置と、 前記記憶装置に格納された複数のデジタル画素データご
   とに設けられ、これらのデータのうちの１つをそれぞれ
   選択して出力する第１の切換手段と、 前記第１の切換手段から出力された前記デジタル画素デ
   ータをアナログ画素データに変換するＤ／Ａコンバータ
   と、 前記Ｄ／Ａコンバータごとに設けられるとともに、複数
   の前記信号線ごとに設けられ、前記第１の切換手段に連
   動して切り換えられて、前記アナログ画素データを対応
   する前記信号線に供給する第２の切換手段とを備えるこ
   とを特徴とする液晶表示装置。
2. 【請求項２】前記第１の切換手段は、隣接して配置され
   るｎ個（ｎは自然数）の画素に対応するデジタル画素デ
   ータのうち１つを選択し、 前記第２の切換手段は、前記第１の切換手段が切り換え
   る前記ｎ個の画素に対応する複数の前記信号線の中か
   ら、前記第１の切換手段が選択したデジタル画素データ
   と同一画素に関する前記信号線を選択することを特徴と
   する請求項１に記載の液晶表示装置。
3. 【請求項３】前記第１の切換手段は、奇数画素位置およ
   びその隣の偶数画素位置に対応するデジタル画素データ
   のうち１つを選択し、 前記第２の切換手段は、前記第１の切換手段が選択した
   デジタル画素データに対応する前記信号線を選択するこ
   とを特徴とする請求項２に記載の液晶表示装置。
4. 【請求項４】前記記憶装置には、各画素ごとに、赤色
   （Ｒ）信号用、緑色（Ｇ）信号用および青色（Ｂ）信号
   用のデジタル画素データが格納され、 赤色（Ｒ）信号用、緑色（Ｇ）信号用および青色（Ｂ）
   信号用の３つの前記信号線が各画素ごとに設けられ、 前記第１の切換手段は、同一画素に対応する前記デジタ
   ル画素データのすべてを連動して切り換え、 前記第２の切換手段は、前記第１の切換手段が選択した
   画素に対応する前記信号線のすべてを連動して切り換え
   ることを特徴とする請求項１〜３のいずれかに記載の液
   晶表示装置。
5. 【請求項５】前記デジタル画素データは、各画素ごと
   に、階調を表す複数ビットで構成され、 前記第１の切換手段は、同一画素に対応する前記デジタ
   ル画素データの各ビットを連動して切り換えることを特
   徴とする請求項１〜４のいずれかに記載の液晶表示装
   置。
6. 【請求項６】前記記憶装置は、前記信号線の総数で定ま
   る１水平ライン分の前記デジタル画素データを格納可能
   なメモリ容量を有する第１および第２の記憶部を備え、 前記第１の記憶部は、外部から入力された前記デジタル
   画素データを画素単位で順次格納し、 前記第２の記憶部は、前記第１の記憶部に格納された前
   記デジタル画像データを、１水平ライン分一括して格納
   することを特徴とする請求項１〜５のいずれかに記載の
   液晶表示装置。
7. 【請求項７】前記第１の記憶部に格納されたデジタル画
   素データを前記第２の記憶部に格納するタイミングを制
   御する第１の制御信号と、前記第１および第２の切換手
   段の切り換えタイミングを制御する第２の制御信号とを
   生成する制御信号生成回路を備え、 外部から入力される前記デジタル画像データは、前記第
   １の記憶部に最初に格納されることを特徴とする請求項
   ６に記載の液晶表示装置。
8. 【請求項８】前記記憶装置と、任意数の前記第１の切換
   手段および前記Ｄ／Ａコンバータとを有する液晶駆動半
   導体装置と、 前記複数の画素電極、前記信号線、前記ゲート線、前記
   スイッチング素子および前記第２の切換手段を有する表
   示マトリクス基板とを備え、 前記液晶駆動半導体装置は、前記Ｄ／Ａコンバータの数
   と前記信号線の総数とに応じた数だけ設けられ、 前記液晶駆動半導体装置のそれぞれには、外部から前記
   デジタル画素データが入力されることを特徴とする請求
   項１〜７に記載の液晶表示装置。
9. 【請求項９】前記第２の切換手段のそれぞれが切り換え
   る前記信号線の数をｎとしたときに、前記液晶駆動半導
   体装置のすべてから前記表示マトリクス基板に伝送され
   る前記アナログ画素データの総数がｎ分の１になるよう
   に、前記液晶駆動半導体装置それぞれの内部に所定数の
   前記Ｄ／Ａコンバータを設けたことを特徴とする請求項
   ８に記載の液晶表示装置。
10. 【請求項１０】前記記憶装置と、任意数の前記第１の切
    換手段、前記第２の切換手段および前記Ｄ／Ａコンバー
    タとを有する液晶駆動半導体装置と、 前記複数の画素電極、前記信号線、前記ゲート線および
    前記スイッチング素子を有する表示マトリクス基板とを
    備え、 前記液晶駆動半導体装置は、前記Ｄ／Ａコンバータの数
    と前記信号線の総数とに応じた数だけ設けられ、 前記液晶駆動半導体装置のそれぞれには、外部からの前
    記デジタル画素データが入力され、 前記液晶駆動半導体装置のすべてから前記表示マトリク
    ス基板に伝送される前記アナログ画素データの総数が前
    記信号線の数と一致するように、前記液晶駆動半導体装
    置のそれぞれに所定数の前記Ｄ／Ａコンバータを設けた
    ことを特徴とする請求項１〜７のいずれかに記載の液晶
    表示装置。
11. 【請求項１１】前記スイッチング素子のそれぞれは、ポ
    リシリコン形のＴＦＴ(Thin Film Transistor)であるこ
    とを特徴とする請求項１〜１０のいずれかに記載の液晶
    表示装置。
12. 【請求項１２】基板上に配列された複数の画素電極と、
    これら画素電極間にそれぞれ配置された信号線と、前記
    画素電極間に前記信号線とは異なる方向にそれぞれ配置
    されたゲート線と、前記画素電極と前記信号線との間に
    それぞれ配置されて前記ゲート線によりオン・オフ制御
    される複数の第１スイッチング素子と、複数の前記信号
    線ごとに設けられ、これら信号線のいずれか一つをそれ
    ぞれ選択する第２スイッチング素子とを備えた表示マト
    リクス基板の前記信号線の電圧を制御する液晶駆動半導
    体装置であって、 外部から入力された複数画素分のデジタル画素データを
    一時的に格納する記憶装置と、 前記記憶装置に格納された複数のデジタル画素データご
    とに設けられ、前記第２スイッチング素子により選択さ
    れた前記信号線に対応する前記デジタル画素データをそ
    れぞれ選択して出力する第３スイッチング素子と、 前記第３スイッチング素子から出力された前記デジタル
    画素データをアナログ画素データに変換して前記第２ス
    イッチング素子に供給するＤ／Ａコンバータとを備える
    ことを特徴とする液晶駆動半導体装置。
13. 【請求項１３】基板上に配列された複数の画素電極と、
    これら画素電極間にそれぞれ配置された信号線と、前記
    画素電極間に前記信号線とは異なる方向にそれぞれ配置
    されたゲート線と、前記画素電極と前記信号線との間に
    それぞれ配置されて前記ゲート線によりオン・オフ制御
    される複数の第１スイッチング素子とを備えた表示マト
    リクス基板の前記信号線の電圧を制御する液晶駆動半導
    体装置であって、 外部から入力された複数画素分のデジタル画素データを
    一時的に格納する記憶装置と、 複数の前記信号線ごとに設けられ、これら信号線のいず
    れか一つをそれぞれ選択する第２スイッチング素子と、 前記記憶装置に格納された複数のデジタル画素データご
    とに設けられ、前記第２スイッチング素子により選択さ
    れた前記信号線に対応する前記デジタル画素データをそ
    れぞれ選択して出力する第３スイッチング素子と、 前記第３スイッチング素子から出力された前記デジタル
    画素データをアナログ画素データに変換して前記第２ス
    イッチング素子に供給するＤ／Ａコンバータとを備える
    ことを特徴とする液晶駆動半導体装置。