JP4803902B2 - 表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は表示装置に係り、その映像信号駆動回路部に改良が施された表示装置に関する。
【０００２】
【従来の技術】
表示装置は、たとえば液晶表示装置等のように、マトリクス状に配置された各画素を有し、そのｘ方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備えている。
具体的には、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、そのｘ方向に延在されｙ方向に並設されるゲート信号線とｙ方向に延在されｘ方向に並設されるドレイン信号線とが形成され、これら各信号線に囲まれた各領域を画素領域としている。
そして、これら各画素領域には、ゲート信号線からの走査信号によって作動される薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極を備えている。
各ゲート信号線には順次走査信号が供給されてｘ方向に並設された各画素からなる画素群の１つが選択され、この選択に応じて各ドレイン信号線から映像信号（電圧）が供給されるようになっている。
また、各ドレイン信号線は映像信号駆動回路に接続され、この映像信号駆動回路には階調を示す数ビットの情報が入力し、その情報に応じた階調の電圧が選択され、該電圧が前記ドレイン信号線に印加されるようになっている。
【０００３】
【発明が解決しようとする課題】
しかし、このような表示装置において、情報に応じた階調の電圧を選択させる場合に、ｎ個の各階調に割り当てられるスイッチング素子をそれぞれ動作させるための配線をｎ個必要としていた。
このため、該映像信号駆動回路を各画素と同様に同一基板に形成する場合、近年の高精細化の傾向にあって、限られたスペース内でレイアウトすることが困難となってきていることが指摘されるに至った。
本発明は、このような事情に基づいてなされたもので、その目的は、限られたスペースでビット数の多い階調電圧の選択ができる液晶表示装置を提供することにある。
【０００４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００５】
手段１．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に階調情報からなる映像信号を供給する手段とを備え、
階調を示すｎビット情報から該階調に対応する時間タイミングでデータ信号を生成する転送データ演算部と、
全階調における各階調情報を前記時間タイミングで選択し、この選択された階調情報を前記映像信号とする階調電圧選択回路部とが備えられていることを特徴とするものである。
【０００６】
手段２．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備え、
階調を示すｎビット情報から該階調に対応する時間タイミングでデータ信号を生成する転送データ演算部と、
全階調における各電圧信号を前記時間タイミングで選択し、この選択された電圧信号を前記映像信号とする階調電圧選択回路部とが備えられていることを特徴とするものである。
【０００７】
手段３．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備え、
階調を示すｎビット情報から該階調に対応する時間タイミングでデータ信号を生成する転送データ演算部と、
全階調における数の各ゲート配線の順次選択によってなされる選択と、前記転送データ演算部からの前記データ信号との時間タイミングの一致によって、選択された前記階調に対応する電圧信号を前記映像信号とする階調電圧選択回路部とが備えられ、
前記各ゲート配線の順次選択に応じて前記転送データ演算部から順次データ信号が生成されることを特徴とするものである。
【０００８】
手段４．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、転送データ演算部と、階調電圧選択回路部を備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力されるパルスの一に同期させて前記ｎビットの情報の階調に対応するタイミングでデータ信号を生成するとともに、
前記階調電圧選択回路部は、前記パルスの倍の周波数からなるパルスによる各階調に対応する電圧の順次選択をするとともに、前記データ信号の入力によるタイミングで前記選択された電圧を出力させることを特徴とするものである。
【０００９】
手段５．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、このデジタルデータストア部からの出力が入力される転送データ演算部と、この転送データ演算部からの出力が入力される階調電圧選択回路部と、この階調電圧選択回路部に接続される階調電圧発生源と選択ゲート回路とを備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力されるパルスの一に同期させて前記ｎビットの情報の階調に対応するタイミングでデータ信号を生成するとともに、
前記階調電圧選択回路部は、前記階調電圧発生源からの各階調に対応する電圧を前記選択ゲート回路によって順次選択するとともに、前記データ信号の入力の際のタイミングで選択された電圧を出力させることを特徴とするものである。
【００１０】
手段６．
本発明による表示装置、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、このデジタルデータストア部からの出力が入力される転送データ演算部と、この転送データ演算部からの出力が入力される階調電圧選択回路部と、この階調電圧選択回路部に接続される階調電圧発生源と選択ゲート回路とを備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力されるパルスの一に同期させて前記ｎビットの情報の階調に対応するタイミングで信号を選択データ転送路を介して前記階調電圧選択回路部に送出し、
該階調電圧選択回路部は、前記階調電圧発生源からの各階調に対応する電圧を前記選択ゲート回路によって順次選択するとともに、前記選択データ転送路からの信号の供給の際のタイミングで選択された電圧を出力させることを特徴とするものである。
【００１１】
手段７．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、このデジタルデータストア部からの出力が入力される転送データ演算部と、この転送データ演算部からの出力が入力される階調電圧選択回路部と、この階調電圧選択回路部に接続される階調電圧発生源と選択ゲート回路とを備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力されるパルスの一に同期させて前記ｎビットの情報の階調に対応するタイミングで信号を分担された複数の選択データ転送路のうちの１つを介して前記階調電圧選択回路部に送出し、
該階調電圧選択回路部は、前記階調電圧発生源からの各階調に対応する電圧を前記選択ゲート回路によって順次選択するとともに、前記選択データ転送路からの信号の供給の際のタイミングで選択された電圧を出力させることを特徴とするものである。
【００１２】
手段８．
前記手段７の構成において、選択データ転送路の数は全階調数よりも少ないことを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
実施例１．
図１は本発明による表示装置の一実施例である液晶表示装置を示す平面図を示し、液晶を介して対向配置される各透明基板のうちの一方の透明基板ＳＵＢ１の液晶側の面における等価回路を示す図である。
【００１４】
該透明基板ＳＵＢ１の該面には液晶表示部ＡＲとこの液晶表示部ＡＲの周辺に形成される駆動回路とが形成されている。
液晶表示部ＡＲと駆動回路部はそのいずれもが所定のパターンで微細加工された導電層、半導体層、および絶縁層等の積層体から構成され、前記半導体層はたとえば多結晶質のシリコン層（ｐ−Ｓｉ）で形成されている。
【００１５】
前記液晶表示部ＡＲには、図中ｘ方向に延在されｙ方向に並設されたゲート信号線ＧＬ（図では１本のみ示されている）、およびｙ方向に延在されｘ方向に並設されたドレイン信号線ＤＬ（図では１本のみ示されている）が形成され、これら各信号線によって囲まれた領域を画素領域としている。
【００１６】
これら各画素領域には、一方のゲート信号線ＧＬからの走査信号の供給によって駆動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して一方のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸとが形成されている。
【００１７】
この画素電極ＰＸは、たとえば対向する他の透明基板（図示せず）の液晶側の面に各画素領域に共通に形成された対向電極との間に電界を発生せしめ、この電界によって液晶の光透過率を制御せしめるようにしている。
なお、前記他の透明基板は前記液晶表示領域ＡＲを囲むようにして形成されたシール材によって液晶を封入するとともに透明基板ＳＵＢ１と固着されている。
【００１８】
各ゲート信号線ＧＬの一端は液晶表示部ＡＲを超えて延在され、前記駆動回路のうちの１つである垂直走査回路部Ｖに接続されている。この垂直走査回路部Ｖは各ゲート信号線ＧＬに走査信号を順次供給するようになっており、該走査信号が供給された走査信号線ＧＬに沿って並設された画素領域群の各薄膜トラジスタＴＦＴをオンするようになる。
【００１９】
そして、これら各薄膜トランジスタＴＦＴのオンのタイミングに合わせて、前記各ドレイン信号線ＤＬのそれぞれに映像信号を供給するための映像信号駆動回路Ｈｅが形成されている。
【００２０】
映像信号駆動回路Ｈｅからの映像信号は、オンされた各薄膜トランジスタＴＦＴを介して該薄膜トランジスタＴＦＴに接続される画素電極ＰＸに供給されるようになっている。
【００２１】
ここで、前記映像信号駆動回路Ｈｅは液晶表示装置の外部から入力されるデジタルデータを一旦ストアするデジタルデータストア部ＤＤＳと、このデジタルデータストア部ＤＤＳからのデータを次段の階調電圧選択回路部ＭＶＳに転送させるための転送データ演算部ＴＤＣと、階調に応じた電圧を有する映像信号を各ドレイン信号線ＤＬに供給するための階調電圧選択回路部ＭＶＳとから構成されている。
【００２２】
また、前記階調電圧選択回路部ＭＶＳには、階調数に応じた各電圧が供給される階調電圧発生源ＭＶＧが接続され、また、該階調電圧発生源ＭＶＧからの各電圧に対応させてそれらを順次選択し得る信号を送出するアドレスレジスタ部ＡＲＧが接続されている。
なお、前記階調電圧発生源ＭＶＧは、同図では透明基板ＳＵＢ１上に形成されているが、液晶表示装置の外部から供給されるように構成されていてもよい。
【００２３】
図２は前記映像信号駆動回路Ｈｅのさらなる詳細を示した構成図で、図１と同符号のものは同一の機能を示す部分として示している。
同図では、説明を簡単にするため、一画素につき３ビットの情報があてがわれ、これにより各画素領域の画素電極ＰＸには８（２３）階調の各電圧のうちの一の電圧が印加されるものとする。
【００２４】
図２において、１つのドレイン信号線ＤＬに対してデジタルデータストア部ＤＤＳには一画素分のデータ（１bit、２bit、３bit）が格納されるようになっている。
前記データは、それら各ビット情報が同時にそれぞれインバータＩＮ１、ＩＮ２、ＩＮ３を介してそれぞれオア回路ＯＲ１、ＯＲ２、ＯＲ３の一端子に入力されるようになっている。また、各オア回路ＯＲ１、ＯＲ２、ＯＲ３のそれぞれの他端子には最小位ビット側からパルスφ１、φ２、φ３が入力されるようになっている。
【００２５】
これらパルスφ１、φ２、φ３は、図３に示すように、プラス／マイナスが１／２デュウティで交番するパルス波形で、最大位ビット側のパルスの周波数に対して次ビット側のそれは２倍、最小位ビット側のパルスの周波数は前記次ビット側のそれの２倍というようになっている。
【００２６】
ここで、パルスφ１（最大周波数の時間演算パルス）は、前記選択ゲート回路ＳＧＣを選択する際のパルスと同じものとなっており、該パルスφ１と同期して各ゲート信号線φＧ０〜φＧ７に順次走査信号が供給されるようになっている。
【００２７】
そして、各オア回路ＯＲ１、ＯＲ２、ＯＲ３からのそれぞれの出力（図中▲１▼、▲２▼、▲３▼で示している）はアンド回路ＡＮＤに入力されるようになっている。また、このアンド回路ＡＮＤにはその出力が回路ブロックＡを介して入力（図中▲４▼で示している）されるようになっている。
【００２８】
前記回路ブロックＡは、その機能的な回路の一実施例を図４（ａ）に、具体的な回路の一実施例を図４（ｂ）に示している。
この回路ブロックＡは、前記アンド回路ＡＮＤからの順次出力されるデータのうち一回目のデータのみを有効とするための回路となっている。
【００２９】
すなわち、図４（ａ）に示すように、その入力および出力端子の他に、リセット信号および前記パルスφ１が入力される端子が備えられ、図４（ｃ）に示すように、リセット信号（Ｈｉｇｈ）の入力後、入力ＩＮがＬｏｗレベルの時は出力はＨｉｇｈとなり、該入力がＨｉｇｈとなると、それからパルスφ１の１／２期間だけＨｉｇｈを維持し、その後、出力がＬｏｗになり、以降はリセットがＨｉｇｈとなるまで、Ｌｏｗを維持するようになっている。
【００３０】
図２に戻り、アンド回路ＡＮＤからの出力は選択データ転送路を介して８個の各回路ブロックＢに入力されるようになっている。この回路ブロックＢが８個備えられているのは、８階調の各電圧をそれぞれの回路ブロックＢで選択するようになっているからである。
【００３１】
これら各ブロック回路Ｂはそれぞれ前記アドレスレジスタ部ＡＲＧを構成する選択ゲート回路ＳＧＣから選択ゲートを介してパルスφＧ０、φＧ１、…、φＧ７が順次入力され、前記アンド回路ＡＮＤからの出力の状態により各ブロック回路Ｂのうちの１つからＨｉｇｈ状態の出力が出力されるようになっている。
【００３２】
そして、各回路ブロックＢの前記出力は、それらに対応した各階調の電圧Ｖ０、Ｖ１、Ｖ２、…、Ｖ７が供給されている階調信号電圧配線とドレイン信号線ＤＬとの接続を図るアナログスイッチＡＳＷを動作させるようになっている。
【００３３】
前記回路ブロックＢは、その機能的な回路の一実施例を図５（ａ）に、具体的な回路の一実施例を図５（ｂ）に示している。
回路ブロックＢは、図５（ａ）に示すように、アンド回路ＡＮＤからの出力が入力される端子と、前記ゲート配線からの選択ゲートが入力される端子と、スタート信号が入力される端子と、出力端子とを有している。
【００３４】
また、ブロック回路Ｂは、図５（ｂ）に示すように、選択ゲートの入力によってアンド回路ＡＮＤからの出力が格納されまたその情報を保持するストアメモリＢＳＭと、スタート信号ＳＴＲＴの入力によって該ストアメモリＢＳＭに格納された情報をシフトさせ保持するアクティブメモリＢＡＭとが備えられている。
【００３５】
そして、このアクティブメモリＢＡＭに格納された情報によって該回路ブロックＢに対応する階調信号電圧配線とドレイン信号線ＤＬとの接続を図るアナログスイッチＡＳＷをＯＮさせるようになっている。
【００３６】
これにより、ドレイン信号線ＤＬには映像信号に相当する階調電圧が印加され、対応する画素のゲート信号線ＧＬからの走査信号の供給によってオンする薄膜トランジスタＴＦＴを介して画素電極ＰＸに印加されるようになる。
【００３７】
このように構成された液晶表示装置は、階調に応じた電圧Ｖ０、Ｖ１、Ｖ２、…、Ｖ７を供給する各階調信号電圧配線のいずれか１つとドレイン信号線ＤＬとの接続を図る回路ブロックＢのそれぞれに入力される信号を導く選択データ転送路を１つとしていることに特徴を有するようになっている。
このため、階調電圧選択回路部ＭＶＳにおいて大幅な配線数の低減を図れるという効果を奏するようになる。
【００３８】
階調電圧選択回路においては、従来、本実施例のように一画素の情報が３ビットの場合、該当する選択データ転送路は８（２３）本を要し、断線を惹き起こしやすい、あるいはスペースが大きくなってしまう等の不都合が指摘されていた。
【００３９】
以下、このように構成された液晶表示装置の動作を図６を用いて説明する。ここでは、図示した画素の画素電極ＰＸに階調５の電圧が印加される場合について説明する。
【００４０】
図中、パルスφ１、φ２、φ３は図３に示した時間演算パルスを示している。一画素分メモリからの出力は階調５を示すビット情報（１、０、１）に応じて、その１ビット目のデータはＨｉｇｈ、２ビット目のデータはＬｏｗ、３ビット目のデータはＨｉｇｈとなる。
【００４１】
このため、時間ｔ０での前記アンド回路ＡＮＤには、その入力▲１▼としてパルスφ１が、入力▲２▼としてＨｉｇｈ状態が、入力▲３▼としてパルスφ３が供給されるとともに、入力▲４▼としてリセット直後のＨｉｇｈ状態が供給される。
アンド回路ＡＮＤの出力は、時間ｔ０から時間ｔ５まではＬｏｗ状態の入力が必ず存在するので、Ｌｏｗ状態を維持する。
【００４２】
この間、アドレスレジスタは、前記パルスφ１の倍の周波数で動作するので、その選択ゲート回路はφＧ０、φＧ１、φＧ２、φＧ３、φＧ４の各パルスが対応する各ゲートに順次供給されている。
これに応じ回路ブロックＢのそれぞれのストアメモリＢＳＭ０、ＢＳＭ１、ＢＳＭ２、ＢＳＭ３、ＢＳＭ４はＬｏｗ状態となる。
【００４３】
時間ｔ５から時間ｔ６の期間はアンド回路の入力がすべてＨｉｇｈ状態になるので、該アンド回路の出力はＨｉｇｈとなる。このため、このときパルスφＧ５によって、選択データ転送路と接続される階調５の信号電圧を制御する回路ブロックＢのストアメモリＢＳＭ５はＨｉｇｈ状態となり、その状態は前記パルスφＧ５がｌｏｗ状態となる時間ｔ６以降も保持される。
【００４４】
時間ｔ６以降は、回路ブロックＡの機能によりアンド回路ＡＮＤの入力▲４▼はＬｏｗ状態となるので、以降、該アンド回路ＡＮＤの出力はＬｏｗ状態になる。これにより、選択データ転送路と接続される各ブロック回路ＢのそれぞれのストアメモリＢＳＭ６、７はＬｏｗ状態となる。
【００４５】
すなわち、階調５の電圧に相当する信号電圧を制御するストアメモリＢＳＭ５のみがＨｉｇｈで、他のストアメモリはすべてＬｏｗ状態で、１Ｈ期間の処理が終わることになる。
【００４６】
時間ｔ９から時間ｔ１０の期間で、回路ブロックＢのスタートパルスがＨｉｇｈ状態となると、各ブロック回路ＢのアクティブメモリＢＡＭにストアメモリの情報が読み込まれる。この結果、階調５の電圧に相当する信号電圧を制御するブロック回路Ｂのみがその出力ＯＵＴ＋がＨｉｇｈ状態、出力ＯＵＴ−がＬｏｗ状態となり、この出力のみがＯＮ状態となり、ドレイン信号線ＤＬに階調５の電圧が印加されるようになる。
【００４７】
実施例２．
図７は、本発明による液晶表示装置の他の実施例を示す構成図で、図２に対応した図となっている。図２に示す符号と同一のものは同一の機能を有する部材を示している。
図７において、図２と異なる構成は、一画素あたりのビット情報の数は６ビットになっており、これにより６４階調の色表示を達成できるようになっている。
【００４８】
この場合において、各ビット情報毎に６個のインバータを介してそれぞれオア回路の一端子に入力されるようになっており、各オア回路のそれぞれの他端子には最上位ビット側からパルスφ１、φ２、φ３、φ４、φ５、φ６が入力されるようになっている。
【００４９】
そして、回路ブロックＢは、アンド回路ＡＮＤからの出力に対して６４個設けられて、該アンド回路ＡＮＤからの出力に応じて対応する階調信号電圧配線とドレイン信号線ＤＬとの接続を図るようになっている。
このことから、一画素あたりのビット情報の数に制限がなく本発明が適用されるようになる。
【００５０】
実施例３．
図８は、本発明による液晶表示装置の他の実施例を示す構成図で、図２に対応した図となっている。図２に示す符号と同一のものは同一の機能を有する部材を示している。
【００５１】
図２に示した実施例の場合、階調電圧選択回路部ＭＶＳにおける各回路ブロックＢに入力される転送データ演算部ＴＤＣからの信号は一つのアンド回路ＡＮＤからの信号としたものである。すなわち、前記各回路ブロックＢとアンド回路ＡＮＤとの接続は１つの配線（選択データ転送路）で済む構成としたものである。
【００５２】
しかし、図８に示すように、転送データ演算部ＴＤＣからの信号を二つ生成させ、これら各信号の一方をたとえば奇数番目に配置されたブロック回路Ｂに入力させ、他方を偶数番目に配置されたブロック回路Ｂに入力させるようにしてもよい。
【００５３】
この場合、転送データ演算部ＴＤＣにおいて、アンド回路ＡＮＤとこれに接続される回路ブロックＡを２つ設け、これら回路によってデジタルデータストア部ＤＤＳからのビット情報を分配させることができる。
【００５４】
これにより、一画素当りの転送データ演算部ＴＤＳと階調電圧選択回路部ＭＶＳとの接続を図る配線は２つとなるが、その分全体の信号のスピードを遅くすることができる効果を奏するようになる。
【００５５】
同様の趣旨から、転送データ演算部において、デジタルデータストア部ＤＤＳからのビット情報を３つあるいはそれ以上に分配させ、それら分配された各データを階調電圧選択回路部ＭＶＳの区分けされた各回路ブロックＢに入力させるようにしてもよいことはもちろんである。
【００５６】
この場合、デジタルデータストア部ＤＤＳに入力されるビット情報がたとえば３ビットの場合、２３より少ない数に分配させることによって、従来よりも配線の数を少なくできるようになる。
【００５７】
なお、上述した各実施例では、映像信号駆動回路部等の駆動回路が透明基板ＳＵＢ１面に薄膜トランジスタＴＦＴと同様に形成されているものについて説明したものである。
【００５８】
しかし、これに限定されることがないことはもちろんである。前記映像信号駆動回路Ｈｅが透明基板ＳＵＢ１に搭載される半導体装置の場合であっても該半導体装置に本発明が適用できるからである。
【００５９】
また、上述した各実施例では、液晶表示装置に本発明を適用させたものである。しかし、液晶表示装置に限定されることはなく、たとえばマトリクス状に配置させた発光素子からなる表示装置にも適用されることはいうまでもない。このような表示装置においても階調を示す電圧（階調情報）が電流に置き換えられるのみで映像信号駆動回路の基本的な動作は変わりないからである。
【００６０】
【発明の効果】
以上説明したことから明らかなように、本発明による表示装置によれば、限られたスペースでビット数の多い階調電圧の選択を可能にすることができる。
【図面の簡単な説明】
【図１】本発明による表示装置の一実施例を示す全体等価回路を示す図である。
【図２】図１に示す映像信号駆動回路の一実施例を示す詳細等価回路を示す図である。
【図３】前記映像信号駆動回路の転送データ演算部に供給するパルスを示す図である。
【図４】前記転送データ演算部に備えられる回路ブロックＡの構成およびタイミングチャートを示す図である。
【図５】前記映像信号駆動回路の階調電圧選択回路部に備えられる回路ブロックＢの構成およびタイミングチャートを示す図である。
【図６】前記映像信号駆動回路の動作のタイミングチャートを示す図である。
【図７】映像信号駆動回路の他の実施例を示す詳細等価回路を示す図である。
【図８】映像信号駆動回路の他の実施例を示す詳細等価回路を示す図である
【符号の説明】
ＳＵＢ１…透明基板、ＡＲ…液晶表示領域、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トランジスタ、ＰＸ…画素電極、Ｈｅ…映像信号駆動回路部、Ｖ…垂直走査回路部、ＤＤＳ…デジタルデータストア部、ＴＤＣ…転送データ演算部、ＭＶＳ…階調電圧選択回路部、ＭＶＧ…階調電圧発生源、ＡＲＧ…アドレスレジスタ部、ＳＧＣ…選択ゲート回路。
【発明の属する技術分野】
本発明は表示装置に係り、その映像信号駆動回路部に改良が施された表示装置に関する。
【０００２】
【従来の技術】
表示装置は、たとえば液晶表示装置等のように、マトリクス状に配置された各画素を有し、そのｘ方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備えている。
具体的には、液晶を介して対向配置される各基板のうち一方の基板の液晶側の面に、そのｘ方向に延在されｙ方向に並設されるゲート信号線とｙ方向に延在されｘ方向に並設されるドレイン信号線とが形成され、これら各信号線に囲まれた各領域を画素領域としている。
そして、これら各画素領域には、ゲート信号線からの走査信号によって作動される薄膜トランジスタと、この薄膜トランジスタを介してドレイン信号線からの映像信号が供給される画素電極を備えている。
各ゲート信号線には順次走査信号が供給されてｘ方向に並設された各画素からなる画素群の１つが選択され、この選択に応じて各ドレイン信号線から映像信号（電圧）が供給されるようになっている。
また、各ドレイン信号線は映像信号駆動回路に接続され、この映像信号駆動回路には階調を示す数ビットの情報が入力し、その情報に応じた階調の電圧が選択され、該電圧が前記ドレイン信号線に印加されるようになっている。
【０００３】
【発明が解決しようとする課題】
しかし、このような表示装置において、情報に応じた階調の電圧を選択させる場合に、ｎ個の各階調に割り当てられるスイッチング素子をそれぞれ動作させるための配線をｎ個必要としていた。
このため、該映像信号駆動回路を各画素と同様に同一基板に形成する場合、近年の高精細化の傾向にあって、限られたスペース内でレイアウトすることが困難となってきていることが指摘されるに至った。
本発明は、このような事情に基づいてなされたもので、その目的は、限られたスペースでビット数の多い階調電圧の選択ができる液晶表示装置を提供することにある。
【０００４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【０００５】
手段１．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に階調情報からなる映像信号を供給する手段とを備え、
階調を示すｎビット情報から該階調に対応する時間タイミングでデータ信号を生成する転送データ演算部と、
全階調における各階調情報を前記時間タイミングで選択し、この選択された階調情報を前記映像信号とする階調電圧選択回路部とが備えられていることを特徴とするものである。
【０００６】
手段２．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備え、
階調を示すｎビット情報から該階調に対応する時間タイミングでデータ信号を生成する転送データ演算部と、
全階調における各電圧信号を前記時間タイミングで選択し、この選択された電圧信号を前記映像信号とする階調電圧選択回路部とが備えられていることを特徴とするものである。
【０００７】
手段３．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備え、
階調を示すｎビット情報から該階調に対応する時間タイミングでデータ信号を生成する転送データ演算部と、
全階調における数の各ゲート配線の順次選択によってなされる選択と、前記転送データ演算部からの前記データ信号との時間タイミングの一致によって、選択された前記階調に対応する電圧信号を前記映像信号とする階調電圧選択回路部とが備えられ、
前記各ゲート配線の順次選択に応じて前記転送データ演算部から順次データ信号が生成されることを特徴とするものである。
【０００８】
手段４．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、転送データ演算部と、階調電圧選択回路部を備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力されるパルスの一に同期させて前記ｎビットの情報の階調に対応するタイミングでデータ信号を生成するとともに、
前記階調電圧選択回路部は、前記パルスの倍の周波数からなるパルスによる各階調に対応する電圧の順次選択をするとともに、前記データ信号の入力によるタイミングで前記選択された電圧を出力させることを特徴とするものである。
【０００９】
手段５．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、このデジタルデータストア部からの出力が入力される転送データ演算部と、この転送データ演算部からの出力が入力される階調電圧選択回路部と、この階調電圧選択回路部に接続される階調電圧発生源と選択ゲート回路とを備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力されるパルスの一に同期させて前記ｎビットの情報の階調に対応するタイミングでデータ信号を生成するとともに、
前記階調電圧選択回路部は、前記階調電圧発生源からの各階調に対応する電圧を前記選択ゲート回路によって順次選択するとともに、前記データ信号の入力の際のタイミングで選択された電圧を出力させることを特徴とするものである。
【００１０】
手段６．
本発明による表示装置、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、このデジタルデータストア部からの出力が入力される転送データ演算部と、この転送データ演算部からの出力が入力される階調電圧選択回路部と、この階調電圧選択回路部に接続される階調電圧発生源と選択ゲート回路とを備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力されるパルスの一に同期させて前記ｎビットの情報の階調に対応するタイミングで信号を選択データ転送路を介して前記階調電圧選択回路部に送出し、
該階調電圧選択回路部は、前記階調電圧発生源からの各階調に対応する電圧を前記選択ゲート回路によって順次選択するとともに、前記選択データ転送路からの信号の供給の際のタイミングで選択された電圧を出力させることを特徴とするものである。
【００１１】
手段７．
本発明による表示装置は、たとえば、マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、このデジタルデータストア部からの出力が入力される転送データ演算部と、この転送データ演算部からの出力が入力される階調電圧選択回路部と、この階調電圧選択回路部に接続される階調電圧発生源と選択ゲート回路とを備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力されるパルスの一に同期させて前記ｎビットの情報の階調に対応するタイミングで信号を分担された複数の選択データ転送路のうちの１つを介して前記階調電圧選択回路部に送出し、
該階調電圧選択回路部は、前記階調電圧発生源からの各階調に対応する電圧を前記選択ゲート回路によって順次選択するとともに、前記選択データ転送路からの信号の供給の際のタイミングで選択された電圧を出力させることを特徴とするものである。
【００１２】
手段８．
前記手段７の構成において、選択データ転送路の数は全階調数よりも少ないことを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
実施例１．
図１は本発明による表示装置の一実施例である液晶表示装置を示す平面図を示し、液晶を介して対向配置される各透明基板のうちの一方の透明基板ＳＵＢ１の液晶側の面における等価回路を示す図である。
【００１４】
該透明基板ＳＵＢ１の該面には液晶表示部ＡＲとこの液晶表示部ＡＲの周辺に形成される駆動回路とが形成されている。
液晶表示部ＡＲと駆動回路部はそのいずれもが所定のパターンで微細加工された導電層、半導体層、および絶縁層等の積層体から構成され、前記半導体層はたとえば多結晶質のシリコン層（ｐ−Ｓｉ）で形成されている。
【００１５】
前記液晶表示部ＡＲには、図中ｘ方向に延在されｙ方向に並設されたゲート信号線ＧＬ（図では１本のみ示されている）、およびｙ方向に延在されｘ方向に並設されたドレイン信号線ＤＬ（図では１本のみ示されている）が形成され、これら各信号線によって囲まれた領域を画素領域としている。
【００１６】
これら各画素領域には、一方のゲート信号線ＧＬからの走査信号の供給によって駆動される薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴを介して一方のドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸとが形成されている。
【００１７】
この画素電極ＰＸは、たとえば対向する他の透明基板（図示せず）の液晶側の面に各画素領域に共通に形成された対向電極との間に電界を発生せしめ、この電界によって液晶の光透過率を制御せしめるようにしている。
なお、前記他の透明基板は前記液晶表示領域ＡＲを囲むようにして形成されたシール材によって液晶を封入するとともに透明基板ＳＵＢ１と固着されている。
【００１８】
各ゲート信号線ＧＬの一端は液晶表示部ＡＲを超えて延在され、前記駆動回路のうちの１つである垂直走査回路部Ｖに接続されている。この垂直走査回路部Ｖは各ゲート信号線ＧＬに走査信号を順次供給するようになっており、該走査信号が供給された走査信号線ＧＬに沿って並設された画素領域群の各薄膜トラジスタＴＦＴをオンするようになる。
【００１９】
そして、これら各薄膜トランジスタＴＦＴのオンのタイミングに合わせて、前記各ドレイン信号線ＤＬのそれぞれに映像信号を供給するための映像信号駆動回路Ｈｅが形成されている。
【００２０】
映像信号駆動回路Ｈｅからの映像信号は、オンされた各薄膜トランジスタＴＦＴを介して該薄膜トランジスタＴＦＴに接続される画素電極ＰＸに供給されるようになっている。
【００２１】
ここで、前記映像信号駆動回路Ｈｅは液晶表示装置の外部から入力されるデジタルデータを一旦ストアするデジタルデータストア部ＤＤＳと、このデジタルデータストア部ＤＤＳからのデータを次段の階調電圧選択回路部ＭＶＳに転送させるための転送データ演算部ＴＤＣと、階調に応じた電圧を有する映像信号を各ドレイン信号線ＤＬに供給するための階調電圧選択回路部ＭＶＳとから構成されている。
【００２２】
また、前記階調電圧選択回路部ＭＶＳには、階調数に応じた各電圧が供給される階調電圧発生源ＭＶＧが接続され、また、該階調電圧発生源ＭＶＧからの各電圧に対応させてそれらを順次選択し得る信号を送出するアドレスレジスタ部ＡＲＧが接続されている。
なお、前記階調電圧発生源ＭＶＧは、同図では透明基板ＳＵＢ１上に形成されているが、液晶表示装置の外部から供給されるように構成されていてもよい。
【００２３】
図２は前記映像信号駆動回路Ｈｅのさらなる詳細を示した構成図で、図１と同符号のものは同一の機能を示す部分として示している。
同図では、説明を簡単にするため、一画素につき３ビットの情報があてがわれ、これにより各画素領域の画素電極ＰＸには８（２３）階調の各電圧のうちの一の電圧が印加されるものとする。
【００２４】
図２において、１つのドレイン信号線ＤＬに対してデジタルデータストア部ＤＤＳには一画素分のデータ（１bit、２bit、３bit）が格納されるようになっている。
前記データは、それら各ビット情報が同時にそれぞれインバータＩＮ１、ＩＮ２、ＩＮ３を介してそれぞれオア回路ＯＲ１、ＯＲ２、ＯＲ３の一端子に入力されるようになっている。また、各オア回路ＯＲ１、ＯＲ２、ＯＲ３のそれぞれの他端子には最小位ビット側からパルスφ１、φ２、φ３が入力されるようになっている。
【００２５】
これらパルスφ１、φ２、φ３は、図３に示すように、プラス／マイナスが１／２デュウティで交番するパルス波形で、最大位ビット側のパルスの周波数に対して次ビット側のそれは２倍、最小位ビット側のパルスの周波数は前記次ビット側のそれの２倍というようになっている。
【００２６】
ここで、パルスφ１（最大周波数の時間演算パルス）は、前記選択ゲート回路ＳＧＣを選択する際のパルスと同じものとなっており、該パルスφ１と同期して各ゲート信号線φＧ０〜φＧ７に順次走査信号が供給されるようになっている。
【００２７】
そして、各オア回路ＯＲ１、ＯＲ２、ＯＲ３からのそれぞれの出力（図中▲１▼、▲２▼、▲３▼で示している）はアンド回路ＡＮＤに入力されるようになっている。また、このアンド回路ＡＮＤにはその出力が回路ブロックＡを介して入力（図中▲４▼で示している）されるようになっている。
【００２８】
前記回路ブロックＡは、その機能的な回路の一実施例を図４（ａ）に、具体的な回路の一実施例を図４（ｂ）に示している。
この回路ブロックＡは、前記アンド回路ＡＮＤからの順次出力されるデータのうち一回目のデータのみを有効とするための回路となっている。
【００２９】
すなわち、図４（ａ）に示すように、その入力および出力端子の他に、リセット信号および前記パルスφ１が入力される端子が備えられ、図４（ｃ）に示すように、リセット信号（Ｈｉｇｈ）の入力後、入力ＩＮがＬｏｗレベルの時は出力はＨｉｇｈとなり、該入力がＨｉｇｈとなると、それからパルスφ１の１／２期間だけＨｉｇｈを維持し、その後、出力がＬｏｗになり、以降はリセットがＨｉｇｈとなるまで、Ｌｏｗを維持するようになっている。
【００３０】
図２に戻り、アンド回路ＡＮＤからの出力は選択データ転送路を介して８個の各回路ブロックＢに入力されるようになっている。この回路ブロックＢが８個備えられているのは、８階調の各電圧をそれぞれの回路ブロックＢで選択するようになっているからである。
【００３１】
これら各ブロック回路Ｂはそれぞれ前記アドレスレジスタ部ＡＲＧを構成する選択ゲート回路ＳＧＣから選択ゲートを介してパルスφＧ０、φＧ１、…、φＧ７が順次入力され、前記アンド回路ＡＮＤからの出力の状態により各ブロック回路Ｂのうちの１つからＨｉｇｈ状態の出力が出力されるようになっている。
【００３２】
そして、各回路ブロックＢの前記出力は、それらに対応した各階調の電圧Ｖ０、Ｖ１、Ｖ２、…、Ｖ７が供給されている階調信号電圧配線とドレイン信号線ＤＬとの接続を図るアナログスイッチＡＳＷを動作させるようになっている。
【００３３】
前記回路ブロックＢは、その機能的な回路の一実施例を図５（ａ）に、具体的な回路の一実施例を図５（ｂ）に示している。
回路ブロックＢは、図５（ａ）に示すように、アンド回路ＡＮＤからの出力が入力される端子と、前記ゲート配線からの選択ゲートが入力される端子と、スタート信号が入力される端子と、出力端子とを有している。
【００３４】
また、ブロック回路Ｂは、図５（ｂ）に示すように、選択ゲートの入力によってアンド回路ＡＮＤからの出力が格納されまたその情報を保持するストアメモリＢＳＭと、スタート信号ＳＴＲＴの入力によって該ストアメモリＢＳＭに格納された情報をシフトさせ保持するアクティブメモリＢＡＭとが備えられている。
【００３５】
そして、このアクティブメモリＢＡＭに格納された情報によって該回路ブロックＢに対応する階調信号電圧配線とドレイン信号線ＤＬとの接続を図るアナログスイッチＡＳＷをＯＮさせるようになっている。
【００３６】
これにより、ドレイン信号線ＤＬには映像信号に相当する階調電圧が印加され、対応する画素のゲート信号線ＧＬからの走査信号の供給によってオンする薄膜トランジスタＴＦＴを介して画素電極ＰＸに印加されるようになる。
【００３７】
このように構成された液晶表示装置は、階調に応じた電圧Ｖ０、Ｖ１、Ｖ２、…、Ｖ７を供給する各階調信号電圧配線のいずれか１つとドレイン信号線ＤＬとの接続を図る回路ブロックＢのそれぞれに入力される信号を導く選択データ転送路を１つとしていることに特徴を有するようになっている。
このため、階調電圧選択回路部ＭＶＳにおいて大幅な配線数の低減を図れるという効果を奏するようになる。
【００３８】
階調電圧選択回路においては、従来、本実施例のように一画素の情報が３ビットの場合、該当する選択データ転送路は８（２３）本を要し、断線を惹き起こしやすい、あるいはスペースが大きくなってしまう等の不都合が指摘されていた。
【００３９】
以下、このように構成された液晶表示装置の動作を図６を用いて説明する。ここでは、図示した画素の画素電極ＰＸに階調５の電圧が印加される場合について説明する。
【００４０】
図中、パルスφ１、φ２、φ３は図３に示した時間演算パルスを示している。一画素分メモリからの出力は階調５を示すビット情報（１、０、１）に応じて、その１ビット目のデータはＨｉｇｈ、２ビット目のデータはＬｏｗ、３ビット目のデータはＨｉｇｈとなる。
【００４１】
このため、時間ｔ０での前記アンド回路ＡＮＤには、その入力▲１▼としてパルスφ１が、入力▲２▼としてＨｉｇｈ状態が、入力▲３▼としてパルスφ３が供給されるとともに、入力▲４▼としてリセット直後のＨｉｇｈ状態が供給される。
アンド回路ＡＮＤの出力は、時間ｔ０から時間ｔ５まではＬｏｗ状態の入力が必ず存在するので、Ｌｏｗ状態を維持する。
【００４２】
この間、アドレスレジスタは、前記パルスφ１の倍の周波数で動作するので、その選択ゲート回路はφＧ０、φＧ１、φＧ２、φＧ３、φＧ４の各パルスが対応する各ゲートに順次供給されている。
これに応じ回路ブロックＢのそれぞれのストアメモリＢＳＭ０、ＢＳＭ１、ＢＳＭ２、ＢＳＭ３、ＢＳＭ４はＬｏｗ状態となる。
【００４３】
時間ｔ５から時間ｔ６の期間はアンド回路の入力がすべてＨｉｇｈ状態になるので、該アンド回路の出力はＨｉｇｈとなる。このため、このときパルスφＧ５によって、選択データ転送路と接続される階調５の信号電圧を制御する回路ブロックＢのストアメモリＢＳＭ５はＨｉｇｈ状態となり、その状態は前記パルスφＧ５がｌｏｗ状態となる時間ｔ６以降も保持される。
【００４４】
時間ｔ６以降は、回路ブロックＡの機能によりアンド回路ＡＮＤの入力▲４▼はＬｏｗ状態となるので、以降、該アンド回路ＡＮＤの出力はＬｏｗ状態になる。これにより、選択データ転送路と接続される各ブロック回路ＢのそれぞれのストアメモリＢＳＭ６、７はＬｏｗ状態となる。
【００４５】
すなわち、階調５の電圧に相当する信号電圧を制御するストアメモリＢＳＭ５のみがＨｉｇｈで、他のストアメモリはすべてＬｏｗ状態で、１Ｈ期間の処理が終わることになる。
【００４６】
時間ｔ９から時間ｔ１０の期間で、回路ブロックＢのスタートパルスがＨｉｇｈ状態となると、各ブロック回路ＢのアクティブメモリＢＡＭにストアメモリの情報が読み込まれる。この結果、階調５の電圧に相当する信号電圧を制御するブロック回路Ｂのみがその出力ＯＵＴ＋がＨｉｇｈ状態、出力ＯＵＴ−がＬｏｗ状態となり、この出力のみがＯＮ状態となり、ドレイン信号線ＤＬに階調５の電圧が印加されるようになる。
【００４７】
実施例２．
図７は、本発明による液晶表示装置の他の実施例を示す構成図で、図２に対応した図となっている。図２に示す符号と同一のものは同一の機能を有する部材を示している。
図７において、図２と異なる構成は、一画素あたりのビット情報の数は６ビットになっており、これにより６４階調の色表示を達成できるようになっている。
【００４８】
この場合において、各ビット情報毎に６個のインバータを介してそれぞれオア回路の一端子に入力されるようになっており、各オア回路のそれぞれの他端子には最上位ビット側からパルスφ１、φ２、φ３、φ４、φ５、φ６が入力されるようになっている。
【００４９】
そして、回路ブロックＢは、アンド回路ＡＮＤからの出力に対して６４個設けられて、該アンド回路ＡＮＤからの出力に応じて対応する階調信号電圧配線とドレイン信号線ＤＬとの接続を図るようになっている。
このことから、一画素あたりのビット情報の数に制限がなく本発明が適用されるようになる。
【００５０】
実施例３．
図８は、本発明による液晶表示装置の他の実施例を示す構成図で、図２に対応した図となっている。図２に示す符号と同一のものは同一の機能を有する部材を示している。
【００５１】
図２に示した実施例の場合、階調電圧選択回路部ＭＶＳにおける各回路ブロックＢに入力される転送データ演算部ＴＤＣからの信号は一つのアンド回路ＡＮＤからの信号としたものである。すなわち、前記各回路ブロックＢとアンド回路ＡＮＤとの接続は１つの配線（選択データ転送路）で済む構成としたものである。
【００５２】
しかし、図８に示すように、転送データ演算部ＴＤＣからの信号を二つ生成させ、これら各信号の一方をたとえば奇数番目に配置されたブロック回路Ｂに入力させ、他方を偶数番目に配置されたブロック回路Ｂに入力させるようにしてもよい。
【００５３】
この場合、転送データ演算部ＴＤＣにおいて、アンド回路ＡＮＤとこれに接続される回路ブロックＡを２つ設け、これら回路によってデジタルデータストア部ＤＤＳからのビット情報を分配させることができる。
【００５４】
これにより、一画素当りの転送データ演算部ＴＤＳと階調電圧選択回路部ＭＶＳとの接続を図る配線は２つとなるが、その分全体の信号のスピードを遅くすることができる効果を奏するようになる。
【００５５】
同様の趣旨から、転送データ演算部において、デジタルデータストア部ＤＤＳからのビット情報を３つあるいはそれ以上に分配させ、それら分配された各データを階調電圧選択回路部ＭＶＳの区分けされた各回路ブロックＢに入力させるようにしてもよいことはもちろんである。
【００５６】
この場合、デジタルデータストア部ＤＤＳに入力されるビット情報がたとえば３ビットの場合、２３より少ない数に分配させることによって、従来よりも配線の数を少なくできるようになる。
【００５７】
なお、上述した各実施例では、映像信号駆動回路部等の駆動回路が透明基板ＳＵＢ１面に薄膜トランジスタＴＦＴと同様に形成されているものについて説明したものである。
【００５８】
しかし、これに限定されることがないことはもちろんである。前記映像信号駆動回路Ｈｅが透明基板ＳＵＢ１に搭載される半導体装置の場合であっても該半導体装置に本発明が適用できるからである。
【００５９】
また、上述した各実施例では、液晶表示装置に本発明を適用させたものである。しかし、液晶表示装置に限定されることはなく、たとえばマトリクス状に配置させた発光素子からなる表示装置にも適用されることはいうまでもない。このような表示装置においても階調を示す電圧（階調情報）が電流に置き換えられるのみで映像信号駆動回路の基本的な動作は変わりないからである。
【００６０】
【発明の効果】
以上説明したことから明らかなように、本発明による表示装置によれば、限られたスペースでビット数の多い階調電圧の選択を可能にすることができる。
【図面の簡単な説明】
【図１】本発明による表示装置の一実施例を示す全体等価回路を示す図である。
【図２】図１に示す映像信号駆動回路の一実施例を示す詳細等価回路を示す図である。
【図３】前記映像信号駆動回路の転送データ演算部に供給するパルスを示す図である。
【図４】前記転送データ演算部に備えられる回路ブロックＡの構成およびタイミングチャートを示す図である。
【図５】前記映像信号駆動回路の階調電圧選択回路部に備えられる回路ブロックＢの構成およびタイミングチャートを示す図である。
【図６】前記映像信号駆動回路の動作のタイミングチャートを示す図である。
【図７】映像信号駆動回路の他の実施例を示す詳細等価回路を示す図である。
【図８】映像信号駆動回路の他の実施例を示す詳細等価回路を示す図である
【符号の説明】
ＳＵＢ１…透明基板、ＡＲ…液晶表示領域、ＧＬ…ゲート信号線、ＤＬ…ドレイン信号線、ＴＦＴ…薄膜トランジスタ、ＰＸ…画素電極、Ｈｅ…映像信号駆動回路部、Ｖ…垂直走査回路部、ＤＤＳ…デジタルデータストア部、ＴＤＣ…転送データ演算部、ＭＶＳ…階調電圧選択回路部、ＭＶＧ…階調電圧発生源、ＡＲＧ…アドレスレジスタ部、ＳＧＣ…選択ゲート回路。
Claims (8)
- マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備え、
階調を示すｎビット情報から該階調に対応する時間タイミングで該階調に対応するデータ信号を生成する転送データ演算部と、
前記ｎビット情報の各々に対応する２ ｎ 個の階調電圧と、
前記２ ｎ 個の階調電圧の中から該階調に対応する階調電圧を選択し、この選択された前記階調電圧を前記映像信号とする階調電圧選択回路部と、前記２ ｎ 個の階調電圧の各々に対応する２ ｎ 個の走査信号を、前記階調電圧選択回路部に順次供給する選択ゲート回路とが備えられている表示装置であって、
前記データ信号は、２ ｎ 本よりも少ない本数の選択データ転送路を介して、前記階調電圧選択回路部に転送され、
前記階調電圧選択回路部は、前記２ ｎ 個の走査信号の内の該階調に対応する走査信号が供給されるタイミングで、前記データ信号に基づいて前記階調電圧を選択することを特徴とする表示装置。 - マトリクス状に配置された各画素を有し、一方向に並設された各画素からなる画素群の１つを選択する手段と、この選択に応じて該画素群のそれぞれの画素に映像信号を供給する手段とを備える表示装置であって、
各画素につきｎビットの情報がストアされるデジタルデータストア部と、前記ｎビット情報の各々に対応する２ ｎ 個の階調電圧と、前記デジタルデータストア部から前記ｎビットの情報が供給される転送データ演算部と、階調電圧選択回路部と、選択ゲート回路と、選択データ転送路とを備え、該階調電圧選択回路部からの出力を前記映像信号とし、
前記転送データ演算部は、それに入力される第１のパルスに同期した、前記ｎビットの情報の階調に対応するタイミングでデータ信号を生成し、
前記データ信号は、２ ｎ 本よりも少ない本数の選択データ転送路を介して、前記階調電圧選択回路部に転送され、
前記選択ゲート回路は、前記２ ｎ 個の階調電圧の各々に対応する２ ｎ 個の走査信号を、前記第１のパルスと同期して、前記階調電圧選択回路部に順次供給し、
前記階調電圧選択回路部は、前記２ ｎ 個の走査信号の内の前記階調に対応する走査信号が供給されるタイミングで、前記データ信号に基づいて前記２ ｎ 個の階調電圧の中から前記階調に対応する階調電圧を選択すると共に出力することを特徴とする表示装置。 - 前記転送データ演算部には、前記第１のパルスから第ｎのパルスまでのｎ個のパルスが入力され、
前記ｎ個のパルスの各々の周波数は、前記第ｎのパルスから前記第１のパルスまで順次２倍ずつ大きくなり、
前記第１のパルスの周波数が最も大きいことを特徴とする請求項２に記載の表示装置。 - 前記２ ｎ 個の階調電圧を前記階調電圧選択回路部に供給する階調電圧発生源を有することを特徴とする請求項１から請求項３の何れか１項に記載の表示装置。
- 前記階調電圧選択回路部は、前記２ ｎ 個の階調電圧の各々に対応する２ ｎ 個の回路ブロックを有し、
前記２ ｎ 個の回路ブロックの各々には、前記２ ｎ 個の走査信号の各々が入力され、
前記データ信号は、前記選択データ転送路を介して前記２ ｎ 個の回路ブロックの各々に入力され、
前記データ信号及び前記走査信号に基づき、前記２ ｎ 個の回路ブロックの内の一つが選択され、
前記階調電圧選択回路部は、選択された回路ブロックに対応する階調電圧を出力することを特徴とする請求項１から請求項４の何れか１項に記載の表示装置。 - 前記データ信号は、１本の前記選択データ転送路を介して前記２ ｎ 個の回路ブロックの各々に入力されることを特徴とする請求項５に記載の表示装置。
- 前記データ信号は、複数本の前記選択データ転送路を介して前記２ ｎ 個の回路ブロックの各々に入力され、
前記２ ｎ 個の回路ブロックは、複数のグループに分配され、
前記複数本の前記選択データ転送路の各々は、互いに異なる複数のグループの内の一つと接続していることを特徴とする請求項５に記載の表示装置。 - 前記２ ｎ 個の階調電圧の各々が供給されている２ ｎ 本の階調信号電圧配線を有し、
前記階調電圧選択回路部は、ドレイン信号線を介して前記画素へ前記階調電圧を出力し、
前記２ ｎ 個の回路ブロックの内、入力される前記データ信号と前記走査信号とが共にハイである回路ブロックが選択され、
選択された前記回路ブロックは、対応する前記階調電圧の前記階調信号電圧配線と前記ドレイン信号線とを接続することを特徴とする請求項５から請求項７の何れか１項に記載の表示装置。
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