CN115763469A - 一种驱动电路的版图、半导体结构及半导体存储器 - Google Patents

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Abstract

本申请实施例提供了一种驱动电路的版图、半导体结构及半导体存储器，该版图包括：P型晶体管、N型晶体管和四个测试模块；其中，所述四个测试模块分布于所述P型晶体管和所述N型晶体管的两侧且呈上下对称结构，所述P型晶体管和所述N型晶体管在所述四个测试模块的中间呈上下结构分布。这样，不仅可以提高信号的匹配性和一致性，减少外部因素的影响；同时整体版图呈对称结构，而且排布紧凑，还可以达到节省面积的目的。

Description

一种驱动电路的版图、半导体结构及半导体存储器
技术领域
本申请涉及集成电路技术领域，尤其涉及一种驱动电路的版图、半导体结构及半导体存储器。
背景技术
随着半导体技术的不断发展，集成电路进入了***级芯片(System on Chip，SOC)时代，工艺尺寸的不断缩小，版图的设计越发重要。
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)中，针对电源驱动电路的版图设计，由于目前在布局布线时考虑因素不全面，导致不仅面积较大，而且还降低了信号的匹配性和一致性。
发明内容
本申请提供了一种驱动电路的版图、半导体结构及半导体存储器，不仅可以提高信号的匹配性和一致性，减少外部因素的影响；同时整体版图呈对称结构，而且排布紧凑，还可以达到节省面积的目的。
本申请的技术方案是这样实现的：
第一方面，本申请实施例提供了一种驱动电路的版图，该版图可以包括P型晶体管、N型晶体管和四个测试模块；其中，四个测试模块分布于P型晶体管和N型晶体管的两侧且呈上下对称结构，P型晶体管和N型晶体管在四个测试模块的中间呈上下结构分布。
第二方面，本申请实施例提供了一种半导体结构，该半导体结构包括两个存储库(Bank)和两个电源生成器，所述两个存储库沿第二方向排列，且沿第一方向在所述两个存储库的两侧各分布一个所述电源生成器；
其中，所述电源生成器是由N个如第一方面所述的版图对应的驱动电路和一个运放电路组成，N为大于零的整数。
第三方面，本申请实施例提供了一种半导体存储器，其特征在于，包括如第一方面所述的版图对应的驱动电路。
本申请实施例提供了一种驱动电路的版图、半导体结构及半导体存储器，该版图可以包括P型晶体管、N型晶体管和四个测试模块；其中，四个测试模块分布于P型晶体管和N型晶体管的两侧且呈上下对称结构，P型晶体管和N型晶体管在四个测试模块的中间呈上下结构分布。这样，不仅可以提高信号的匹配性和一致性，减少外部因素的影响；同时整体版图呈对称结构，而且排布紧凑，还可以达到节省面积的目的。
附图说明
图1为一种电源生成器的电路结构示意图；
图2为一种驱动电路的具体电路结构示意图；
图3为一种驱动电路的版图结构示意图；
图4为本申请实施例提供的一种驱动电路的版图结构示意图；
图5为本申请实施例提供的一种测试模块的版图结构局部放大示意图；
图6为本申请实施例提供的一种版图连线的信号层示意图；
图7为本申请实施例提供的一种半导体结构的组成示意图；
图8为本申请实施例提供的一种半导体结构的版图示意图；
图9为本申请实施例提供的一种反馈电路中连接孔位置的应用示意图；
图10为本申请实施例提供的另一种反馈电路中连接孔位置的应用示意图；
图11为本申请实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本申请实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
参见图1，其示出了一种电源生成器的电路结构示意图。如图1所示，该电路结构可以包括供电电源VDD、第一运放器U1、第二运放器U2、第一晶体管P1和第二晶体管N1。其中，供电电源VDD与第一晶体管P1的源极连接，第一运放器U1的输出端与第一晶体管P1的栅极连接，第二运放器U2的输出端与第二晶体管N1的栅极连接，第二晶体管N1的源极与地连接，第二晶体管N1的漏极与第一晶体管P1的漏极连接后再与输出端连接，该输出端用于提供输出电压信号(用VARY表示)；在输出端与地之间串接有第一电阻R1和第二电阻R2，且第一电阻R1与第二电阻R2连接形成第一连接点，第一运放器U1的正向输入端与第二运放器U2的正向输入端连接形成第二连接点，第一连接点与第二连接点连接，用于获得反馈信号(用VARY_FB表示)。
需要说明的是，第一电阻R1和第二电阻R2形成分压电路，故R1和R2又可以称为“分压电阻”。第一晶体管P1和第二晶体管N1可以为金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)，简称为“MOS管”。具体来说，在图1中，第一晶体管P1为P型MOS管，第二晶体管N1为N型MOS管。另外，运放器为“运算放大器”的简称，在本申请实施例中，这里的运放器为差分放大器。
还需要说明的是，电源生成器，也可以称为电源产生电路。由图1可以看出，其核心架构为“MOS管+运放”，通过运放器和分压电阻(R1和R2)调节MOS管的栅极(Gate)电压，使得能够输出一个稳定的VARY电压。在这里，第一运放器U1和第二运放器U2组成了运放电路(用VARY ACT表示)，第一晶体管P1和第二晶体管N1组成了驱动电路(用VARY DRIVER表示)。
对于驱动电路而言，参见图2，其示出了一种驱动电路的具体电路结构示意图。如图2所示，该电路结构可以包括供电电源VDD、第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3、第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N3、第一测试模块(TestMode1)、第二测试模块(Test Mode2)、第三测试模块(Test Mode3)和第四测试模块(TestMode4)。
其中，第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3这三个晶体管的源极均与供电电源VDD连接，第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N3这三个晶体管的源极均与地VSS连接。另外，第一P型晶体管P1的栅极与第一驱动信号连接，第二P型晶体管P2的栅极与第一测试模块连接，第三P型晶体管P3的栅极与第二测试模块连接，第一N型晶体管N1的栅极与第二驱动信号连接，第二N型晶体管N2的栅极与第三测试模块连接，第三N型晶体N3的栅极与第四测试模块连接，第一P型晶体管P1、第二P型晶体管P2、第三P型晶体管P3、第一N型晶体管N1、第二N型晶体管N2、第三N型晶体管N3这六个晶体管的漏极均与输出端连接，用于提供输出电压信号。其中，第一驱动信号可以为上拉(Pull Up，PU)信号，第二驱动信号可以为下拉(Pull Down，PD)信号，输出电压信号用VARY表示。
对于图2来说，其主要是通过P型晶体管和N型晶体管对VARY进行调节。因此，图2中比较重要的部分为P1、P2、P3和N1、N2、N3等晶体管。另外，这四个测试模块(包括第一测试模块、第二测试模块、第三测试模块和第四测试模块)具体是根据需求用来选择是否开启P2、P3、N2和N3。
基于图2所示的驱动电路，图3示出了一种驱动电路的版图结构示意图。如图3所示，在该版图中，沿水平方向依次排列：第一测试模块、第二测试模块、晶体管、第三测试模块和第四测试模块，即这四个测试模块分布于晶体管的两侧；而P1、P2、P3这三个P型晶体管与N1、N2、N3这三个N型晶体管呈上下非对称结构排列，且N型衬底的边缘包围上半部分的P型MOS管(简称“PMOS管”)，P型衬底的边缘包围下半部分的N型MOS管(简称“NMOS管”)。然而，针对图3的版图，由于目前在布局布线时考虑因素不全面，导致不仅面积较大，而且还降低了信号的匹配性和一致性。
基于此，本申请实施例提供了一种驱动电路的版图，该版图可以包括P型晶体管、N型晶体管和四个测试模块；其中，四个测试模块分布于P型晶体管和N型晶体管的两侧且呈上下对称结构，P型晶体管和N型晶体管在四个测试模块的中间呈上下结构分布。这样，不仅可以提高信号的匹配性和一致性，减少外部因素的影响；同时整体版图呈对称结构，而且排布紧凑，还可以达到节省面积的目的。
下面将结合附图对本申请各实施例进行详细说明。
在本申请的一实施例中，参见图4，其示出了本申请实施例提供的一种驱动电路的版图结构示意图。如图4所示，该版图可以包括P型晶体管、N型晶体管和四个测试模块；其中，四个测试模块分布于P型晶体管和N型晶体管的两侧且呈上下对称结构，P型晶体管和N型晶体管在四个测试模块的中间呈上下结构分布。
需要说明的是，图4是针对图2所示的驱动电路提供的一种版图，也可以称为“布局结构”。具体来说，图4所示的版图整体呈现对称结构。其中，分布于P型晶体管和N型晶体管两侧的四个测试模块呈上下对称结构和左右对称结构，而位于中间的P型晶体管和N型晶体管呈上下对称结构。
还需要说明的是，在本申请实施例中，四个测试模块可以包括第一测试模块、第二测试模块、第三测试模块和第四测试模块。具体来讲，对于这四个测试模块而言，在一些实施例中，如图4所示，第一测试模块和第二测试模块分布于P型晶体管两侧且呈左右对称结构，第三测试模块和第四测试模块分布于所述N型晶体管两侧且呈左右对称结构。
还需要说明的是，在本申请实施例中，P型晶体管包括第一P型晶体管、第二P型晶体管和第三P型晶体管，所述N型晶体管包括第一N型晶体管、第二N型晶体管和第三N型晶体管。其中，如图4所示，第一P型晶体管用P1表示，第二P型晶体管用P2表示，第三P型晶体管用P3表示，第一N型晶体管用N1表示，第二N型晶体管用N2表示，第三N型晶体管用N3表示。
对于这些晶体管而言，第一P型晶体管的栅极与第一驱动信号连接，第二P型晶体管的栅极与第一测试模块连接，第三P型晶体管的栅极与所述第二测试模块连接；第一N型晶体管的栅极与第二驱动信号连接，第二N型晶体管的栅极与所述第三测试模块连接，第三N型晶体管的栅极与所述第四测试模块连接。
在本申请实施例中，结合图2，由于这些晶体管主要是用于对输出电压信号(VARY)进行调节，故P1、P2、P3、N1、N2、N3这些晶体管又可以称为调整管。需要注意的是，对于这些晶体管可以是MOS管，甚至也可以是可控硅等等。优选地，本申请实施例所述的P1、P2、P3、N1、N2、N3均为MOS管，其中，P1、P2和P3为P型MOS管，N1、N2和N3为N型MOS管。
进一步地，为了方便连线，在一些实施例中，第一P型晶体管位于第二P型晶体管与第三P型晶体管的中间，使得第二P型晶体管靠近第一测试模块，第三P型晶体管靠近第二测试模块；
第一N型晶体管位于第二N型晶体管与第三N型晶体管的中间，使得第二N型晶体管靠近第三测试模块，第三N型晶体管靠近第四测试模块。
也就是说，P型晶体管和N型晶体管位于四个测试模块的中间，且P1位于P2与P3的中间，N1位于N2与N3的中间，使得P2、P3、N2、N3均靠近测试模块，便于实现连接。具体地，如图4所示，P2靠近第一测试模块，P3靠近第二测试模块，N2靠近第三测试模块，N3靠近第四测试模块。
在一些实施例中，对于每一个测试模块而言，参见图5，测试模块可以包括P型MOS管和N型MOS管；其中，N型MOS管分布于测试模块的中间部分，P型MOS管沿第一方向分布于N型MOS管的两侧。
需要说明的是，P型MOS管可以简称为“PMOS管”，N型MOS管可以简称为“NMOS管”。
还需要说明的是，第一方向为垂直方向。这样，如图5所示，在垂直方向上，测试模块可以看作是由PMOS管-NMOS管-PMOS管组成，如此分布主要是考虑到版图的整体结构和连线以及节约面积的目的。
进一步地，在一些实施例中，参见图5，测试模块还可以包括P型衬底和N型衬底；其中，P型衬底的边缘包围N型MOS管，N型衬底的边缘包围P型MOS管，以减小N型MOS管与P型MOS管之间的影响。
也就是说，在每一个测试模块中，均是由P型衬底的边缘包围NMOS管，N型衬底的边缘包围PMOS管；从而与图3的版图相比，本申请实施例增加了P型衬底和N型衬底，使得管子之间的影响减小，环境更干净。
进一步地，对于P1、P2、P3、N1、N2、N3而言，在一些实施例中，第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管和第三N型晶体管均为插指(finger)结构；其中，该插指结构中设置的插指数是根据版图的整体结构和连线分布确定的。
需要说明的是，finger是指做成插指形状的单个MOS管。对于将MOS管做成插指结构的原因：一方面，基于版图布局的考虑，模拟电路设计中晶体管的宽长比有可能很大，因而需要做成插指结构；另一方面，基于晶体管的宽长比较大的情况下，通过插指结构还可以减小栅寄生电阻；再一方面，基于高频下的考虑，还可以减小了栅电阻的噪声。
还需要说明的是，在本申请实施例中，如图4所示，P1、P2、P3的高度对应着第一测试模块或第二测试模块的高度，N1、N2、N3的高度对应着第三测试模块或第四测试模块的高度，而且无论是第一测试模块、第二测试模块，第三测试模块还是第四测试模块，其内部均包括PMOS管-NMOS管-PMOS管；从而可以调整P1、P2、P3、N1、N2、N3的finger数以适应测试模块的高度。在这里，为了使得版图对称性更佳，finger数通常可以为偶数。
也就是说，在本申请实施例中，对于P1、P2、P3、N1、N2、N3而言，每个晶体管的总宽度＝单个插指宽度×finger数；如此，可以调整P1、P2、P3、N1、N2、N3的finger数，使其适合整体结构的排版以及连线。
可以理解的是，在本申请实施例中，版图可以划分为布局层和信号层，且信号层位于布局层的上方；其中，第一P型晶体管、第二P型晶体管、第三P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管以及四个测试模块均位于布局层。
也就是说，图4可以看作是布局层，图5为该布局层中测试模块的局部放大示意图。如图5所示，用密集点填充的部分为通孔，用网格线填充的部分为多晶硅栅极(Poly Gate)，用稀疏点填充的部分为第0金属层(Metal 0)。
从图4和图5中可以看出，针对每一个晶体管(如P1、P2、P3、N1、N2、N3、PMOS管、NMOS管等等)而言，其内部均可以包括通孔、多晶硅栅极和第0金属层，通孔贯穿第0金属层，而且P型晶体管与N型晶体管之间的漏极也是通过第0金属层实现连接。
进一步地，参见图6，其示出了本申请实施例提供的一种版图连线的信号层示意图。如图6所示，信号层可以包括所述第一驱动信号、所述第二驱动信号和输出电压信号；其中，第一驱动信号与第二驱动信号匹配且呈上下结构分布，第一驱动信号与第二驱动信号的两侧均分布为输出电压信号。
在一些实施例中，参见图6，信号层还可以包括第一测试输入信号、第二测试输入信号、第三测试输入信号和第四测试输入信号；其中，第一测试输入信号、第二测试输入信号、第三测试输入信号和第四测试输入信号均匀分布，且呈上下对称和左右对称结构。
需要说明的是，在本申请实施例中，第一驱动信号可以用PU表示，第二驱动信号可以用PD表示，输出电压信号可以用VARY表示，第一测试输入信号用TM_VARY_PU<0>表示，第二测试输入信号用TM_VARY_PU<1>表示，第三测试输入信号用TM_VARY_PD<0>表示，第四测试输入信号用TM_VARY_PD<1>表示。
还需要说明的是，在本申请实施例中，第一测试输入信号分布于第一测试模块上方，第二测试输入信号分布于第二测试模块上方，第三测试输入信号分布于第三测试模块上方，第四测试输入信号分布于第四测试模块上方。
也就是说，图6主要展示了横向第一金属层(Metal 1)的布局示例。其中，对于测试模块的输入信号TM_VARY_PU<0>、TM_VARY_PU<1>、TM_VARY_PD<0>和TM_VARY_PD<1>分布均匀，呈上下对称和左右对称结构；而且每一个输入信号位于对应测试模块的上方，比如TM_VARY_PU<0>位于第一测试模块上方，TM_VARY_PU<1>位于第二测试模块上方，TM_VARY_PD<0>位于第三测试模块上方，TM_VARY_PD<1>位于第四测试模块上方。另外，PU与PD信号匹配，且呈上下结构分布，同时分布在两侧的信号线为电源信号(即输出电压信号VARY)，减少了外部因素对信号的影响。
除此之外，仍以图2的驱动电路为例，对于供电电压信号而言，供电电压信号与第一P型晶体管的源极、第二P型晶体管的源极和第三P型晶体管的源极连接；输出电压信号与第一P型晶体管的漏极、第二P型晶体管的漏极和第三P型晶体管的漏极以及第一N型晶体管的漏极、第二N型晶体管的漏极和第三N型晶体管的漏极连接。对于接地信号而言，接地信号与第一N型晶体管的源极、第二N型晶体管的源极和第三N型晶体管的源极连接。
进一步地，在一些实施例中，参见图6，信号层还可以包括供电电压信号和接地信号；其中，
以供电电压信号为基准，沿垂直向上方向依次排列有第一驱动信号、输出电压信号、第一测试输入信号及第二测试输入信号、接地信号和供电电压信号，沿垂直向下方向依次排列有第二驱动信号、输出电压信号、第三测试输入信号及第四测试输入信号、接地信号和供电电压信号。
需要说明的是，在本申请实施例中，供电电压信号用VDD表示，接地信号用VSS表示。也就是说，以VDD为基准，沿垂直向上方向依次排列有PU、VARY、TM_VARY_PU<0>及TM_VARY_PU<1>、VSS和VDD，沿垂直向下方向依次排列有PD、VARY、TM_VARY_PD<0>及TM_VARY_PD<1>、VSS和VDD；其中，TM_VARY_PU<0>及TM_VARY_PU<1>为水平方向排列，对应位于第一测试模块和第二测试模块的上方；TM_VARY_PD<0>及TM_VARY_PD<1>为水平方向排列，对应位于第三测试模块和第三测试模块的上方；使得信号层的信号分布均匀，供电能力充足且整体结构美观。
还需要说明的是，在本申请实施例中，Metal 0和Metal 1为相邻的金属层，两者之间可以通过通孔连接。另外，需注意的是，图6中未标识的四条信号线为内部连线，即P2与第一测试模块、P3与第二测试模块、N2与第三测试模块、N3与第四测试模块之间的连线。
这样，在本申请实施例的版图中，如图4所示的布局层，四个测试模块分别位于四周，呈对称结构；P型晶体管(P1、P2、P3)和N型晶体管(N1、N2、N3)位于四个测试模块的中间，且P1位于P2与P3的中间，N1管位于N2与N3的中间，使得P2、P3、N2、N3靠近对应的测试模块，便于连线；而且布局层的整体版图呈对称结构。如图6所示的信号层，信号层位于布局层的上方；其中，测试模块的输入信号TM_VARY_PU<0:1>、TM_VARY_PD<0:1>分布均匀，呈对称结构；另外，PU与PD信号匹配，呈上下结构分布，同时两边的信号线都为电源信号，减少了外部因素对信号的影响；而且电源信号分布均匀，供电充足且整体结构美观。
综上可知，将图3与图4相比，对于图4的版图而言，一方面，整体结构发生改变，便于内部连线；另一方面，测试模块的内部结构发生改变，同时改变其位置，分别分布在与其具有连接关系的MOS管旁边，使得连线方便且整洁；又一方面，通过改变P1、P2、P3和N1、N2、N3的finger数，使其适合整体结构的排版以及连线；最重要的PD与PU信号相连的第一P型晶体管P1和第一N型晶体管N1，分别置于P2和P3、N2和N3中间，使得PD与PU信号线更加匹配；再一方面，本申请实施例的版图整体结构排布紧凑，更加节省面积，同时适当的增加P衬底和N衬底，使得管子之间的影响减小，环境更干净；而且新的版图排布，也使得上层信号层的分布更加对称且美观，信号线的匹配度更高，以及供电分布更加充足。
本实施例提供了一种驱动电路的版图，该版图可以包括P型晶体管、N型晶体管和四个测试模块；其中，四个测试模块分布于P型晶体管和N型晶体管的两侧且呈上下对称结构，P型晶体管和N型晶体管在四个测试模块的中间呈上下结构分布。这样，不仅可以提高信号的匹配性和一致性，减少外部因素的影响；同时整体版图呈对称结构，而且排布紧凑，还可以达到节省面积的目的。
在本申请的另一实施例中，参见图7，其示出了本申请实施例提供的一种半导体结构的组成示意图。如图7所示，该半导体结构70可以包括两个存储库(Bank)和两个电源生成器，两个存储库沿第二方向排列，且沿第一方向在两个存储库的两侧各分布一个电源生成器；
其中，电源生成器是由N个如前述实施例任一项所述的版图对应的驱动电路和一个运放电路组成，N为大于零的整数。
进一步地，在一些实施例中，对于电源生成器而言，运放电路位于所述N个驱动电路的中间位置。
需要说明的是，第一方向可以为水平方向，第二方向可以为垂直方向。如图7所示，两个存储库沿水平方向排列，两个电源生成器沿垂直方向分布于两个存储库的两侧。
还需要说明的是，在本申请实施例中，N的取值可以为8。也就是说，每一个电源生成器可以由8个驱动电路(VARY DRIVER)和一个运放电路(VARY ACT)组成。
在一种可能的实现方式中，参见图8，其示出了本申请实施例提供的一种半导体结构70的版图示意图。如图8所示，该版图中，两个存储库沿水平方向排列，两个电源生成器沿垂直方向分布于两个存储库的两侧，而且每一个电源生成器可以包括8个驱动电路和1个运放电路；在每一个电源生成器中，运放电路均位于8个驱动电路的中间位置。
进一步地，在一些实施例中，如图8所示，在该半导体结构对应的版图中，分布于两侧的每一个驱动电路生成的输出电压信号相互连接且在两个存储库中均匀分布。
进一步地，在一些实施例中，如图8所示，在该半导体结构对应的版图中，分布于两侧的运放电路各自接收的输出反馈信号相连接，且输出反馈信号在两个存储库的中间位置与输出电压信号通过一个连接孔进行连接，以形成半导体结构的反馈电路。
需要说明的是，每一个驱动电路(VARY DRIVER)生成的输出电压信号在图8中用VARY表示，而且这两个电源生成器中的所有驱动电路生成的输出电压信号相互连接且均匀分布。另外，每一个运放电路(VARY ACT)接收的输出反馈信号在图8中用VARY_FB表示，这两个运放电路各自接收的输出反馈信号相互连接，而且输出反馈信号在两个存储库的中间位置与输出电压信号通过一个用C标识的连接孔进行连接，以形成半导体结构70的反馈电路。
还需要说明的是，在图8中，用于实现输出反馈信号(VARY_FB)与输出电压信号(VARY)连接的连接孔，其位置具体是选择B标识位置，还是选择C标识位置，下面将结合图9和图10进行详细描述。
其中，图9示出了本申请实施例提供的一种反馈电路中连接孔位置的应用示意图，图10示出了本申请实施例提供的另一种反馈电路中连接孔位置的应用示意图。在这里，输入信号用VARYR表示，输出反馈信号用VARY_FB表示，这两个信号在通过运放器之后，还会流经VARY电源网络，该电源网络给灵敏放大器(Sense Amplifier，SA)供电。另外，图9中的B点相当于图8中的B标识位置，图10中的C点相当于图8中的C标识位置。还需要注意的是，图9和图10中的运放器，其并非是实际意义上的运放，而是代表运放和驱动的整体电路(即电源生成器)；而且这里还省略了分压电阻，直接将输出电压VARY反馈连接作为反馈电路的VARY_FB。
在本申请实施例中，图9和图10主要用于说明在版图中VARY_FB的连接孔位置不同时，最终得到的输出电压(V_E)的结果也不相同。图9示出了当连接孔处于B标识位置时，最终得到的输出电压V_E＝VARYR-I×R_par。由于B点到E点的距离很远，I用于表示这段距离流过的电流，R_par表示这段距离所含的寄生电阻。图10示出了当连接孔处于C标识位置时，最终得到的输出电压V_E＝VARYR。由于C点到E点的距离很近，所以这段距离所产生的寄生电阻几乎忽略不计。由此可见，对比图9和图10，得出图10所得到的V_E更稳定；因此，连接孔的位置选择C标识位置更好。另外，在这里，V_E表示E点的电压，即为整个VARY电源网络的中心点电压。
还需要说明的是，在该半导体结构对应的版图中，以图8为例，2个存储库的上下各分布一个电源生成器，且一个电源生成器由8个驱动电路(VARY DRIVER)和一个运放电路(VARY ACT)组成。另外，每个VARY DRIVER产生的VARY电压都通过金属线(Metal)连接起来，保证VARY的电源网络足够强，同时在存储库中均匀分布。VARY ACT位于8个VARY DRIVER的中间位置，另外，产生的VARY_FB相连，且在两个存储库的中间位置与VARY电压通过一个连接孔(Contact)连接，形成VARY的反馈电路。
本实施例提供了一种半导体结构，半导体结构包括两个存储库和两个电源生成器，两个存储库沿第二方向排列，且沿第一方向在所述两个存储库的两侧各分布一个所述电源生成器；其中，电源生成器是由N个如前述实施例所述的版图对应的驱动电路和一个运放电路组成，N为大于零的整数。这样，由于其内驱动电路的版图中，四个测试模块分布于P型晶体管和N型晶体管的两侧且呈上下对称结构，P型晶体管和N型晶体管在四个测试模块的中间呈上下结构分布；从而不仅提高了PU与PD信号的匹配性和一致性，减少外部因素的影响；同时整体版图呈对称结构，而且排布紧凑，还能够达到节省面积的目的。
在本申请的又一实施例中，参见图11，其示出了本申请实施例提供的一种半导体存储器的组成结构示意图。如图11所示，该半导体存储器110可以包括如前述实施例任一项所述的版图对应的驱动电路。
在本申请实施例中，半导体存储器110可以为DRAM芯片。
需要说明的是，为了优化VARY驱动性能，根据需求，本申请实施例提供了一种应用于DRAM芯片的VARY驱动的布局设计，即前述实施例所述的驱动电路的版图。
还需要说明的是，对于该半导体存储器110而言，由于其内驱动电路的版图中，四个测试模块分布于P型晶体管和N型晶体管的两侧且呈上下对称结构，P型晶体管和N型晶体管在四个测试模块的中间呈上下结构分布。这样，不仅可以提高PU与PD信号的匹配性和一致性，减少外部因素的影响；同时整体版图呈对称结构，而且排布紧凑，还可以达到节省面积的目的。
以上，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种驱动电路的版图，其特征在于，所述版图包括P型晶体管、N型晶体管和四个测试模块；其中，所述四个测试模块分布于所述P型晶体管和所述N型晶体管的两侧且呈上下对称结构，所述P型晶体管和所述N型晶体管在所述四个测试模块的中间呈上下结构分布。
2.根据权利要求1所述的版图，其特征在于，所述四个测试模块包括第一测试模块、第二测试模块、第三测试模块和第四测试模块；其中，
所述第一测试模块和所述第二测试模块分布于所述P型晶体管两侧且呈对称结构，所述第三测试模块和所述第四测试模块分布于所述N型晶体管两侧且呈对称结构。
3.根据权利要求2所述的版图，其特征在于，所述P型晶体管包括第一P型晶体管、第二P型晶体管和第三P型晶体管，所述N型晶体管包括第一N型晶体管、第二N型晶体管和第三N型晶体管；其中，
所述第一P型晶体管的栅极与第一驱动信号连接，所述第二P型晶体管的栅极与所述第一测试模块连接，所述第三P型晶体管的栅极与所述第二测试模块连接；
所述第一N型晶体管的栅极与第二驱动信号连接，所述第二N型晶体管的栅极与所述第三测试模块连接，所述第三N型晶体管的栅极与所述第四测试模块连接。
4.根据权利要求3所述的版图，其特征在于，
所述第一P型晶体管位于所述第二P型晶体管与所述第三P型晶体管的中间，使得所述第二P型晶体管靠近所述第一测试模块，所述第三P型晶体管靠近所述第二测试模块；
所述第一N型晶体管位于所述第二N型晶体管与所述第三N型晶体管的中间，使得所述第二N型晶体管靠近所述第三测试模块，所述第三N型晶体管靠近所述第四测试模块。
5.根据权利要求3所述的版图，其特征在于，所述第一P型晶体管、所述第二P型晶体管、所述第三P型晶体管、所述第一N型晶体管、所述第二N型晶体管和所述第三N型晶体管均为插指(finger)结构；
其中，所述插指结构中设置的插指数是根据所述版图的整体结构和连线分布确定的。
6.根据权利要求1所述的版图，其特征在于，所述测试模块包括P型MOS管和N型MOS管；其中，所述N型MOS管分布于所述测试模块的中间部分，所述P型MOS管沿第一方向分布于所述N型MOS管的两侧。
7.根据权利要求6所述的版图，其特征在于，所述测试模块还包括P型衬底和N型衬底；其中，所述P型衬底的边缘包围所述N型MOS管，所述N型衬底的边缘包围所述P型MOS管。
8.根据权利要求3所述的版图，其特征在于，所述版图划分为布局层和信号层，且所述信号层位于所述布局层的上方；
其中，所述第一P型晶体管、所述第二P型晶体管、所述第三P型晶体管、所述第一N型晶体管、所述第二N型晶体管、所述第三N型晶体管以及所述四个测试模块均位于所述布局层。
9.根据权利要求8所述的版图，其特征在于，所述信号层包括所述第一驱动信号、所述第二驱动信号和输出电压信号；
其中，所述第一驱动信号与所述第二驱动信号匹配且呈上下结构分布，所述第一驱动信号与所述第二驱动信号的两侧均分布为所述输出电压信号。
10.根据权利要求9所述的版图，其特征在于，所述信号层还包括第一测试输入信号、第二测试输入信号、第三测试输入信号和第四测试输入信号；
其中，所述第一测试输入信号、所述第二测试输入信号、所述第三测试输入信号和所述第四测试输入信号均匀分布，且呈上下对称和左右对称结构。
11.根据权利要求10所述的版图，其特征在于，
所述第一测试输入信号分布于所述第一测试模块上方，所述第二测试输入信号分布于所述第二测试模块上方，所述第三测试输入信号分布于所述第三测试模块上方，所述第四测试输入信号分布于所述第四测试模块上方。
12.根据权利要求11所述的版图，其特征在于，所述信号层还包括供电电压信号和接地信号；其中，
以所述供电电压信号为基准，沿垂直向上方向依次排列有所述第一驱动信号、所述输出电压信号、所述第一测试输入信号及所述第二测试输入信号、所述接地信号和所述供电电压信号，沿垂直向下方向依次排列有所述第二驱动信号、所述输出电压信号、所述第三测试输入信号及所述第四测试输入信号、所述接地信号和所述供电电压信号。
13.根据权利要求12所述的版图，其特征在于，
所述供电电压信号与所述第一P型晶体管的源极、所述第二P型晶体管的源极和所述第三P型晶体管的源极连接；
所述输出电压信号与所述第一P型晶体管的漏极、所述第二P型晶体管的漏极和所述第三P型晶体管的漏极以及所述第一N型晶体管的漏极、所述第二N型晶体管的漏极和所述第三N型晶体管的漏极连接；
所述接地信号与所述第一N型晶体管的源极、所述第二N型晶体管的源极和所述第三N型晶体管的源极连接。
14.一种半导体结构，其特征在于，所述半导体结构包括两个存储库(Bank)和两个电源生成器，所述两个存储库沿第二方向排列，且沿第一方向在所述两个存储库的两侧各分布一个所述电源生成器；
其中，所述电源生成器是由N个如权利要求1至13任一项所述的版图对应的驱动电路和一个运放电路组成，N为大于零的整数。
15.根据权利要求14所述的半导体结构，其特征在于，在所述电源生成器中，所述运放电路位于所述N个驱动电路的中间位置。
16.根据权利要求14或15所述的半导体结构，其特征在于，N的取值为8。
17.根据权利要求14所述的半导体结构，其特征在于，在所述半导体结构对应的版图中，分布于两侧的每一个驱动电路生成的输出电压信号相互连接且在所述两个存储库中均匀分布。
18.根据权利要求17所述的半导体结构，其特征在于，在所述半导体结构对应的版图中，分布于两侧的所述运放电路各自接收的输出反馈信号相连接，且所述输出反馈信号在所述两个存储库的中间位置与所述输出电压信号通过一个连接孔进行连接，以形成所述半导体结构的反馈电路。
19.一种半导体存储器，其特征在于，包括如权利要求1至13任一项所述的版图对应的驱动电路。
20.根据权利要求19所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM芯片。
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