JPH0284761A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0284761A JPH0284761A JP63237720A JP23772088A JPH0284761A JP H0284761 A JPH0284761 A JP H0284761A JP 63237720 A JP63237720 A JP 63237720A JP 23772088 A JP23772088 A JP 23772088A JP H0284761 A JPH0284761 A JP H0284761A
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- 238000004519 manufacturing process Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Control Of Electrical Variables (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の内部電源リミッタ回路用基準
電圧発生回路に関する。
電圧発生回路に関する。
従来、半導体集積回路は使用する電界効果トランジスタ
（以下、ＭＩＳＦＥＴという）のデバイスサイズを微細
化することにより集積度を上げ、超ＬＳＩや超々ＬＳＩ
のチップを実現しており、例えば半導体メモリの分野で
は、１６ＭビットのダイナミックＲＡＭ （ＤＲＡＭ）
が既に試作されている。
（以下、ＭＩＳＦＥＴという）のデバイスサイズを微細
化することにより集積度を上げ、超ＬＳＩや超々ＬＳＩ
のチップを実現しており、例えば半導体メモリの分野で
は、１６ＭビットのダイナミックＲＡＭ （ＤＲＡＭ）
が既に試作されている。
このような大容量ＤＲＡＭはチップサイズを既存のメモ
リと同レベルに維持する必要があるため、１μｍ以下の
ゲート長のＭＩＳＦＥＴが使用される。しかし、このＭ
ＩＳＦＥＴのゲート長が１μｍ以下になると、従来の電
源電圧５Ｖで動作させた場合はホットキャリア等により
ＭＩＳＦＥＴの特性劣化が生じ易くなるので、集積回路
の長期的な信頼性を確保するためには５Ｖ以下の低電圧
で動作させることが必要になる。他方、電源電圧に関し
ては、既存システムとの互換性の面から５■電源を用い
るのが有利であるため、チップの内部に低電圧源となる
電源電圧変換回路を内蔵させ、しかも、チップの外部電
源電圧は５Ｖにし、かつ内部動作電圧は５■以下の電圧
にして用いるのが最も有利になる。
リと同レベルに維持する必要があるため、１μｍ以下の
ゲート長のＭＩＳＦＥＴが使用される。しかし、このＭ
ＩＳＦＥＴのゲート長が１μｍ以下になると、従来の電
源電圧５Ｖで動作させた場合はホットキャリア等により
ＭＩＳＦＥＴの特性劣化が生じ易くなるので、集積回路
の長期的な信頼性を確保するためには５Ｖ以下の低電圧
で動作させることが必要になる。他方、電源電圧に関し
ては、既存システムとの互換性の面から５■電源を用い
るのが有利であるため、チップの内部に低電圧源となる
電源電圧変換回路を内蔵させ、しかも、チップの外部電
源電圧は５Ｖにし、かつ内部動作電圧は５■以下の電圧
にして用いるのが最も有利になる。
この電源電圧変換回路は、基準電圧発生回路と差動増幅
器と大電流供給用トランジスタとから構成され、内部電
源線には外部電源電圧ＶＣＣから降圧された基準電圧発
生回路の出力電圧が印加されるようになっている。例え
ば、外部電源電圧が５Ｖで、基準電圧発生回路の出力電
圧が３．３Ｖの時には、内部電源線には３．３■の電圧
が供給される。つまり、内部電源線の電圧は基準電圧発
生回路の出力電圧と同じ電圧に設定されるため、基準電
圧発生回路の出力特性が所望の電源電圧変換特性を満足
する必要がある。
器と大電流供給用トランジスタとから構成され、内部電
源線には外部電源電圧ＶＣＣから降圧された基準電圧発
生回路の出力電圧が印加されるようになっている。例え
ば、外部電源電圧が５Ｖで、基準電圧発生回路の出力電
圧が３．３Ｖの時には、内部電源線には３．３■の電圧
が供給される。つまり、内部電源線の電圧は基準電圧発
生回路の出力電圧と同じ電圧に設定されるため、基準電
圧発生回路の出力特性が所望の電源電圧変換特性を満足
する必要がある。
一般に、短チャネルＭＩＳＦＥＴを信頼性良く動作させ
る電源電圧変換特性としては、第３図に示す実線Ａのよ
うに、３〜４ｖ以上の外部電源電圧に対して３〜４ｖの
一定電圧が内部電源電圧として与えられる関係が望まし
い。
る電源電圧変換特性としては、第３図に示す実線Ａのよ
うに、３〜４ｖ以上の外部電源電圧に対して３〜４ｖの
一定電圧が内部電源電圧として与えられる関係が望まし
い。
この電源電圧変換特性を与える基準電圧発生回路の例と
しては、雑誌「アイ・イー・イー・イー・ジャーナル・
オブ・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ） Ｊ 、 ＳＣ−１９巻、第５号、第６３４
〜６４０頁（１９８４年１０月発行）所載の堀氏らの論
文「高Ｓ／Ｎ比設計による実験的１ＭビットＤ ＲＡ
Ｍ （Ａｎ Ｅｘｐｅｒｉｍｅｎｔａ！ ＩＭｂｉｔ
ＤＲＡＭ Ｂａ５ｅｄｏｎ Ｈｉｇｈ Ｓ／Ｎ Ｄｅｓ
ｉｇｎ ） Ｊが知られている。
しては、雑誌「アイ・イー・イー・イー・ジャーナル・
オブ・ソリッドステート・サーキッツ（ＩＥＥＥ ＪＯ
ＵＲＮＡＬ ＯＦ ５ＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣ
ＵＩＴＳ） Ｊ 、 ＳＣ−１９巻、第５号、第６３４
〜６４０頁（１９８４年１０月発行）所載の堀氏らの論
文「高Ｓ／Ｎ比設計による実験的１ＭビットＤ ＲＡ
Ｍ （Ａｎ Ｅｘｐｅｒｉｍｅｎｔａ！ ＩＭｂｉｔ
ＤＲＡＭ Ｂａ５ｅｄｏｎ Ｈｉｇｈ Ｓ／Ｎ Ｄｅｓ
ｉｇｎ ） Ｊが知られている。
第４図はこの論文に紹介された基準電圧発生回路の説明
をする回路図である。第４図でかかる基準電圧発生回路
は高抵抗素子１とゲートとドレインが共通接続されたＮ
型ＭＩＳＦＥＴ２，３．４が直列に接続された回路構成
となる。この回路で、高抵抗素子１の抵抗値Ｒの逆数（
１／Ｒ）に比べて、Ｎ型ＭＩＳＦＥＴのコンダクタンス
をはるかに大きくなるように設定すると、出力端子Ｎ１
の電圧はＭＩＳＦＥＴの閾値電圧Ｖｔｈのほぼ３倍の一
定電圧が電源電圧ＶＣＣにかかわらず出力されるように
なるので、この基準電圧発生回路の出力電圧は電源電圧
ＶＣＣに対して第３図のような特性を実現することがで
きる。
をする回路図である。第４図でかかる基準電圧発生回路
は高抵抗素子１とゲートとドレインが共通接続されたＮ
型ＭＩＳＦＥＴ２，３．４が直列に接続された回路構成
となる。この回路で、高抵抗素子１の抵抗値Ｒの逆数（
１／Ｒ）に比べて、Ｎ型ＭＩＳＦＥＴのコンダクタンス
をはるかに大きくなるように設定すると、出力端子Ｎ１
の電圧はＭＩＳＦＥＴの閾値電圧Ｖｔｈのほぼ３倍の一
定電圧が電源電圧ＶＣＣにかかわらず出力されるように
なるので、この基準電圧発生回路の出力電圧は電源電圧
ＶＣＣに対して第３図のような特性を実現することがで
きる。
ところが従来の基準電圧発生回路をＰｆｉ基板の半導体
チップの上に作った場合には、Ｎ型ＭＩＳＦＥＴ２，３
．４の基板が一定電圧に共通バイアスされる。この時、
内部端子Ｎ３の電圧がＶｔ、１．となり°、ＭＩＳＦＥ
Ｔ３のソースである端子Ｎ３の電圧はＭ Ｉ ５ＦＥＴ
４のソースである接地電圧（ＯＶ）より高いため、基板
バイアス効果によってＭＩ ５ＦＥＴ３（７）閾値電圧
が■ｔｈより高＜Ｖｔｈ十αとなる。この結果、内部端
子Ｎ２の電圧は２Ｖｉｈ十αとなる。ＭＩＳＦＥＴ２の
ソースである端子Ｎ２の電圧はＭＩＳＦＥＴ３．４のソ
ース電圧より高くなるなめ、更に大きな基板バイアス効
果によってＭＩＳＦＥＴ２の閾値電圧は■。十β（但し
、β〉α）となる。この結果、出力端子Ｎ１の電圧はＢ
Ｖｉｈ十α十βとなる。
チップの上に作った場合には、Ｎ型ＭＩＳＦＥＴ２，３
．４の基板が一定電圧に共通バイアスされる。この時、
内部端子Ｎ３の電圧がＶｔ、１．となり°、ＭＩＳＦＥ
Ｔ３のソースである端子Ｎ３の電圧はＭ Ｉ ５ＦＥＴ
４のソースである接地電圧（ＯＶ）より高いため、基板
バイアス効果によってＭＩ ５ＦＥＴ３（７）閾値電圧
が■ｔｈより高＜Ｖｔｈ十αとなる。この結果、内部端
子Ｎ２の電圧は２Ｖｉｈ十αとなる。ＭＩＳＦＥＴ２の
ソースである端子Ｎ２の電圧はＭＩＳＦＥＴ３．４のソ
ース電圧より高くなるなめ、更に大きな基板バイアス効
果によってＭＩＳＦＥＴ２の閾値電圧は■。十β（但し
、β〉α）となる。この結果、出力端子Ｎ１の電圧はＢ
Ｖｉｈ十α十βとなる。
従って、第４図の基準電圧発生回路では、出力電圧であ
る基準電圧がＭＩＳＦＥＴの閾値電圧Ｖｔ１と基板バイ
アス効果による変化分α及びβの３要素で決定されるた
め、集積回路の製造時におけるプロセスが変動した場合
、設計時に見積った基準電圧よりも大幅にずれた電圧が
出力される危険があった。従って、基準電圧発生回路と
しては製造プロセスの変動にかかわらず、設計された基
準電圧を正確に出力する回路が望まれている。
る基準電圧がＭＩＳＦＥＴの閾値電圧Ｖｔ１と基板バイ
アス効果による変化分α及びβの３要素で決定されるた
め、集積回路の製造時におけるプロセスが変動した場合
、設計時に見積った基準電圧よりも大幅にずれた電圧が
出力される危険があった。従って、基準電圧発生回路と
しては製造プロセスの変動にかかわらず、設計された基
準電圧を正確に出力する回路が望まれている。
本発明の目的は、このような問題を解決し、製造プロセ
スの変動にできるだけ影響されず設計した基準電圧を発
生し得る基準電圧発生回路を提供することにある。
スの変動にできるだけ影響されず設計した基準電圧を発
生し得る基準電圧発生回路を提供することにある。
本発明の基準電圧発生回路の構成は、第１の電源端子と
第２の電源端子との間に、高抵抗素子と、ゲートとドレ
インが共通接続され、かつ基板とソースも共通接続され
た複数のＭＩＳＦＥＴとをそれぞれ直列接続し、この直
列接続が、前記高抵抗素子と前記ＭＩＳＦＥＴのうちの
第１のＭＩＳＦＥＴのドレインとを第１の接続点とし、
この第１のＭＩＳＦＥＴのソースと第２のＭＩＳＦＥＴ
のドレインとを第２の接続点とするように順次接続した
ことを特徴とする。
第２の電源端子との間に、高抵抗素子と、ゲートとドレ
インが共通接続され、かつ基板とソースも共通接続され
た複数のＭＩＳＦＥＴとをそれぞれ直列接続し、この直
列接続が、前記高抵抗素子と前記ＭＩＳＦＥＴのうちの
第１のＭＩＳＦＥＴのドレインとを第１の接続点とし、
この第１のＭＩＳＦＥＴのソースと第２のＭＩＳＦＥＴ
のドレインとを第２の接続点とするように順次接続した
ことを特徴とする。
本発明の基準電圧発生回路の構成によれば、直列接続さ
れたＭＩＳＦＥＴの基板とソースが共通接続されている
ため、高抵抗素子の抵抗値の逆数に比べてＭＩＳＦＥＴ
のコンダクタンスをはるかに大きくした場合、出力端子
の電圧は第２の電源電圧に各ＭＩＳＦＥＴの閾値電圧ｖ
ｔｂを加えた電圧値となり、従来例のような基板バイア
ス効果による閾値電圧の変化がなくなり、設計した基準
電圧を製造プロセスの変動に大きく影響されずに発生さ
せることが出来る。
れたＭＩＳＦＥＴの基板とソースが共通接続されている
ため、高抵抗素子の抵抗値の逆数に比べてＭＩＳＦＥＴ
のコンダクタンスをはるかに大きくした場合、出力端子
の電圧は第２の電源電圧に各ＭＩＳＦＥＴの閾値電圧ｖ
ｔｂを加えた電圧値となり、従来例のような基板バイア
ス効果による閾値電圧の変化がなくなり、設計した基準
電圧を製造プロセスの変動に大きく影響されずに発生さ
せることが出来る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を説明する基準電圧発生
回路の回路図である。第１図に示すように、この基準電
圧発生回路は電源端子■ｃｃと接地端子との間に高抵抗
素子１とＮ型ＭＩＳＦＥＴ２．３．４とが直列に接続さ
れ、しがち、各Ｎ型Ｍ Ｉ ５ＦＥ７２〜４はすべてゲ
ートとドレイン及び基板とソースがそれぞれ共通接続さ
れている。従って、ＭＩＳＦＥＴ２，３．４７７）：７
ンダクタンスを高抵抗素子１の抵抗値の逆数よりも十分
に大きくすることにより、出力端子１ｏにはＭＩＳＦＥ
Ｔ２〜４の閾値電圧ＶＨ，の和の電圧が電源電圧Ｖｃｃ
にかかわらず出力される。
回路の回路図である。第１図に示すように、この基準電
圧発生回路は電源端子■ｃｃと接地端子との間に高抵抗
素子１とＮ型ＭＩＳＦＥＴ２．３．４とが直列に接続さ
れ、しがち、各Ｎ型Ｍ Ｉ ５ＦＥ７２〜４はすべてゲ
ートとドレイン及び基板とソースがそれぞれ共通接続さ
れている。従って、ＭＩＳＦＥＴ２，３．４７７）：７
ンダクタンスを高抵抗素子１の抵抗値の逆数よりも十分
に大きくすることにより、出力端子１ｏにはＭＩＳＦＥ
Ｔ２〜４の閾値電圧ＶＨ，の和の電圧が電源電圧Ｖｃｃ
にかかわらず出力される。
コノ実施例では、各ＭＩＳＦＥ７２，３．４がすべて基
板とソースを短絡した回路構成であるため、第４図の従
来例のように出力電圧が基板バイアス効果によって変化
することがなく、基板とソースを短絡した場合のＭＩＳ
ＦＥＴの閾値゛電圧Ｖｔｈを用いて、内部端子Ｎｌ、Ｎ
２．Ｎ３の電圧はそれぞれ３ Ｖ ｉｂ、 ２ Ｖ ｉ
ｈとなる。つまり、端子Ｎ１の出力電圧は電源電圧ＶＣ
Ｃが３Ｖｔｈより高い場合、電源電圧ｖｃｃの変動にが
がわらず３Ｖｔｈの一定電圧となる。この基準電圧発生
回路では、各ＭＩＳＦＥＴの基板電圧がそれぞれ異なる
なめ、すべてのＭＩＳＦＥＴを共通の基板の上に作るこ
とができない。
板とソースを短絡した回路構成であるため、第４図の従
来例のように出力電圧が基板バイアス効果によって変化
することがなく、基板とソースを短絡した場合のＭＩＳ
ＦＥＴの閾値゛電圧Ｖｔｈを用いて、内部端子Ｎｌ、Ｎ
２．Ｎ３の電圧はそれぞれ３ Ｖ ｉｂ、 ２ Ｖ ｉ
ｈとなる。つまり、端子Ｎ１の出力電圧は電源電圧ＶＣ
Ｃが３Ｖｔｈより高い場合、電源電圧ｖｃｃの変動にが
がわらず３Ｖｔｈの一定電圧となる。この基準電圧発生
回路では、各ＭＩＳＦＥＴの基板電圧がそれぞれ異なる
なめ、すべてのＭＩＳＦＥＴを共通の基板の上に作るこ
とができない。
そのためこの基準電圧発生回路を形成する一つの方法と
しては、Ｗ型基板の上に各ＭＩＳＦＥＴ用のＰウェルを
作り、その上にＮ型ＭＩＳＦＥＴを作ってそれぞれＰウ
ェルとＭＩＳＦＥＴのソース電極を短絡することによっ
て実現できる。
しては、Ｗ型基板の上に各ＭＩＳＦＥＴ用のＰウェルを
作り、その上にＮ型ＭＩＳＦＥＴを作ってそれぞれＰウ
ェルとＭＩＳＦＥＴのソース電極を短絡することによっ
て実現できる。
第２図は本発明の第２の実施例の基準電圧発生回路の回
路図である。本実施例は第１におけるＮ型ＭＩＳＦＥＴ
２〜４をＰ型ＭＩＳＦＥＴ２’〜４′にかえた回路構成
で、各ＭＩＳＦＥＴ２’〜４′のゲートとドレイン及び
基板とソースを共通接続する方法は第１の実施例と同じ
である。
路図である。本実施例は第１におけるＮ型ＭＩＳＦＥＴ
２〜４をＰ型ＭＩＳＦＥＴ２’〜４′にかえた回路構成
で、各ＭＩＳＦＥＴ２’〜４′のゲートとドレイン及び
基板とソースを共通接続する方法は第１の実施例と同じ
である。
本実施例の基準電圧発生回路においても゛、高抵抗素子
１の抵抗値を大きくすることにより、Ｐ型ＭＩ ５ＦＥ
Ｔ２’ 〜４’ の閾値電圧ＶＨを用いて３Ｖｔｈの一
定電圧の出力電圧が得られる。この場合にも、ＭＩＳＦ
ＥＴの基板とソースが短絡されているので、出力電圧が
基板バイアス効果によって３Ｖｔｈから変動することは
ない。
１の抵抗値を大きくすることにより、Ｐ型ＭＩ ５ＦＥ
Ｔ２’ 〜４’ の閾値電圧ＶＨを用いて３Ｖｔｈの一
定電圧の出力電圧が得られる。この場合にも、ＭＩＳＦ
ＥＴの基板とソースが短絡されているので、出力電圧が
基板バイアス効果によって３Ｖｔｈから変動することは
ない。
第２図の基準電圧発生回路の作り方としては、Ｐ型基板
の各ＭＩＳＦＥＴ用のｎウェルを作り、その上にＰ型Ｍ
ＩＳＦＥＴを作ってそれぞれにｎウェルとＭＩＳＦＥＴ
のソース電極を短絡することによって実現できる。一般
に大容量ＤＲＡＭチップではＰ型基板が用いられるため
、第２の実施例の方が適合しやすい。
の各ＭＩＳＦＥＴ用のｎウェルを作り、その上にＰ型Ｍ
ＩＳＦＥＴを作ってそれぞれにｎウェルとＭＩＳＦＥＴ
のソース電極を短絡することによって実現できる。一般
に大容量ＤＲＡＭチップではＰ型基板が用いられるため
、第２の実施例の方が適合しやすい。
なお、各実施例において、高抵抗素子１はコンダクタン
スの小さい素子であれば抵抗に限らず、トランジスタで
あってもよい、また、直列に接続されるＭＩＳＦＥＴの
個数も３個に限定されることはなく、基準電圧の値に応
じて必要な個数を直列接続できる。更に、直列接続する
ＭＩＳＦＥＴの閾値電圧Ｖｔｈをすべて同じ値にする必
要はなく、互いに異なるＶｔｈを用いても良い。
スの小さい素子であれば抵抗に限らず、トランジスタで
あってもよい、また、直列に接続されるＭＩＳＦＥＴの
個数も３個に限定されることはなく、基準電圧の値に応
じて必要な個数を直列接続できる。更に、直列接続する
ＭＩＳＦＥＴの閾値電圧Ｖｔｈをすべて同じ値にする必
要はなく、互いに異なるＶｔｈを用いても良い。
以上説明したように、本発明の基準電圧発生回路は、直
列接続されたＭＩＳＦＥＴの基板とソースがそれぞれ共
通接続されているため、直列接続されたＭＩＳＦＥＴの
閾値電圧ＶＨをそれぞれ加えた電圧が基準電圧として出
力され、従来例のような基板バイアス効果による閾値電
圧の変化によって出力電圧が変動することがない、しか
も、設計した基準電圧が基板とソースを短絡したＭＩＳ
ＦＥＴの閾値電圧Ｖ１１．で決定されるため、製造プロ
セスの変動に大きく影響されず基準電圧を得ることがで
き、実用に際して極めて有用な内部電源リミッタ回路用
基準電圧発生回路を実現することができるという効果が
ある。
列接続されたＭＩＳＦＥＴの基板とソースがそれぞれ共
通接続されているため、直列接続されたＭＩＳＦＥＴの
閾値電圧ＶＨをそれぞれ加えた電圧が基準電圧として出
力され、従来例のような基板バイアス効果による閾値電
圧の変化によって出力電圧が変動することがない、しか
も、設計した基準電圧が基板とソースを短絡したＭＩＳ
ＦＥＴの閾値電圧Ｖ１１．で決定されるため、製造プロ
セスの変動に大きく影響されず基準電圧を得ることがで
き、実用に際して極めて有用な内部電源リミッタ回路用
基準電圧発生回路を実現することができるという効果が
ある。
第１図及び第２図は本発明の第１及び第２の実施例の基
準電圧発生回路の回路図、第３図は理想的な内部電源リ
ミッタ回路の電源電圧変換特性図、第４図は従来例の基
準電圧発生回路の回路図である。 １・・・高抵抗素子、２，３．４・・・Ｎ型ＭＩＳＦＥ
Ｔ、２’、３’、４’・・・Ｐ型ＭＩＳＦＥＴ、１０・
・・出力端子、Ｎｌ、Ｎ２．Ｎ３・・・内部接点、Ｖｃ
ｃ・・・電源端子。
準電圧発生回路の回路図、第３図は理想的な内部電源リ
ミッタ回路の電源電圧変換特性図、第４図は従来例の基
準電圧発生回路の回路図である。 １・・・高抵抗素子、２，３．４・・・Ｎ型ＭＩＳＦＥ
Ｔ、２’、３’、４’・・・Ｐ型ＭＩＳＦＥＴ、１０・
・・出力端子、Ｎｌ、Ｎ２．Ｎ３・・・内部接点、Ｖｃ
ｃ・・・電源端子。
Claims (1)
- 第１の電源端子と第２の電源端子との間に、高抵抗素子
と、ゲートとドレインが共通接続され、かつ基板とソー
スも共通接続された複数のＭＩＳＦＥＴとをそれぞれ直
列接続し、この直列接続が、前記高抵抗素子と前記ＭＩ
ＳＦＥＴのうちの第１のＭＩＳＦＥＴのドレインとを第
１の接続点とし、この第１のＭＩＳＦＥＴのソースと第
２のＭＩＳＦＥＴのドレインとを第２の接続点とするよ
うに順次接続したことを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237720A JPH0284761A (ja) | 1988-09-21 | 1988-09-21 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237720A JPH0284761A (ja) | 1988-09-21 | 1988-09-21 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0284761A true JPH0284761A (ja) | 1990-03-26 |
Family
ID=17019496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237720A Pending JPH0284761A (ja) | 1988-09-21 | 1988-09-21 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0284761A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5150188A (en) * | 1989-11-30 | 1992-09-22 | Kabushiki Kaisha Toshiba | Reference voltage generating circuit device |
| US5182468A (en) * | 1989-02-13 | 1993-01-26 | Ibm Corporation | Current limiting clamp circuit |
| US5677643A (en) * | 1994-02-17 | 1997-10-14 | Kabushiki Kaisha Toshiba | Potential detecting circuit which suppresses the adverse effects and eliminates dependency of detected potential on power supply potential |
| JP2008168683A (ja) * | 2007-01-09 | 2008-07-24 | Yanmar Co Ltd | 管理作業機 |
| WO2014080668A1 (ja) * | 2012-11-21 | 2014-05-30 | 株式会社村田製作所 | 高周波増幅回路 |
-
1988
- 1988-09-21 JP JP63237720A patent/JPH0284761A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO2014080668A1 (ja) * | 2012-11-21 | 2014-05-30 | 株式会社村田製作所 | 高周波増幅回路 |
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