JP3877490B2 - 磁気素子およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は強磁性体を用いた情報の記録・再生メモリ技術に係わり、特に、強磁性トンネル接合を利用した磁気素子とその製造方法に関する。
【０００２】
【従来の技術】
磁気素子である磁気ランダムアクセスメモリ（以下、ＭＲＡＭと略記する）は、情報の記録担体として強磁性体の磁化方向を利用し、記録情報を随時、書き換え、保持および読み出すことができる固体メモリの総称である。
【０００３】
ＭＲＡＭでは、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行か、反平行であるかを２進の情報「１」、「０」に対応させて情報を記録する。記録情報の書き込みは、各セルの強磁性体の磁化方向を、クロスストライプ状に配置された書き込み線に電流を流して生じる電流磁界によって反転させることによって行われる。記録保持時の消費電力は原理的にゼロであり、また電源を切っても記録保持が行われる不揮発性メモリである。
【０００４】
記録情報の読み出しは、メモリセルの電気抵抗が、セルを構成する強磁性体の磁化方向とセンス電流との相対角、または複数の強磁性層間の磁化の相対角によって変化する現象、いわゆる磁気抵抗効果を利用して行う。読み出し動作は、各セルを構成する強磁性体にセンス電流を流した状態で、強磁性体の磁化方向を書き込み時と同様に電流磁界で変化させ、その際の電気抵抗の変化を電圧変化として検出して行う。この際の磁界の大きさを強磁性の保磁力よりも小さく設定することにより、非破壊読み出しを実現することが可能である。
【０００５】
現在、実用化の検討がなされている記録容量が１Ｍｂ程度のＭＲＡＭでは、メモリ素子からの記録情報の読み出しに、巨大磁気抵抗効果（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ；以下ＧＭＲ効果と略記）を用いている。
【０００６】
現在、ＧＭＲ効果を示す素子（以下ＧＭＲ素子と略記）として多く用いられている非結合型ＮｉＦｅ／Ｃｕ／Ｃｏ三層膜のＧＭＲ効果の値は概ね６〜８％程度、シート抵抗は数１０Ω／□程度である。したがって１００Ω／□のシート抵抗と、５％の抵抗変化率を仮定した場合でも、ｌ０ｍＡのセンス電流に対する読み出し信号は、たかだか５ｍＶに過ぎない。そのため読み出しの高速化が不十分であり、より一層の読み出し信号の高出力化が求められている。
【０００７】
これらの点を解決するため、ＧＭＲ効果に代わり、強磁性トンネル効果（ＴｕｎｎｅＩ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：以下ＴＭＲ効果と略記）を応用しようとする提案がなされている。
【０００８】
ＴＭＲ効果を示す素子（以下ＴＭＲ素子と略記する）は、主として強磁性層１／絶縁層／強磁性層２からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。ＴＭＲ素子の抵抗値は、典型的には接合面積μｍ２当たりで１０４〜ｌ０６Ωである。したがって、仮にｌμｍ２素子において抵抗値ｌ０ｋΩ、抵抗変化率２５％を仮定すると、ｌ０μＡのセンス電流で２５ｍＶの読み出し信号が得られる。
【０００９】
ＴＭＲ素子は基本的に縦型構造素子であり、それを用いたＭＲＡＭではデータ線上に複数のＴＭＲ素子を並列接続する構造が一般的である。
【００１０】
その詳細構造のタイプとしては、（１）各々のＴＭＲ素子に選択用の半導体素子を配置したもの、（２）データ線毎に選択トランジスタを配置したもの、（３）複数のＴＭＲ素子をマトリックス状に配置し、行データ線、列データ線毎に選択トランジスタを配置したもの（例えばｊ．Ａｐｐｌ．Ｐｈｙｓ．８１，３７５８（１９９７）参照）が提案されている。
【００１１】
ＧＭＲ、ＴＭＲ素子部分の微細加工には、通常フォトリソグラフィとＡｒイオンを用いたイオンミリングを併用した加工プロセスが一般的である。しかしながらイオンミリング法は、物理的なスパッタリング法であり、加工に伴って被加工物質が残渣として、レジストマスク側面、また加工装置中に再付着するという欠点を有している。
【００１２】
現在、半導体分野では、化学的ドライエッチング（ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈｉｎｇ；以下ＣＤＥと略記）、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；以下ＲＩＥと略記する）など、化学反応を利用したドライエッチング法が盛んに利用されている。
【００１３】
化学反応を利用したＳｉ、ＳｉＯ２等のエッチングでは、被加工物は高い蒸気圧を有するハロゲン化物として気相のまま除去される。しかしながら、ＧＭＲ素子、ＴＭＲ素子に用いられるＦｅ、Ｎｉ、Ｃｏ、Ｃｕ等の３ｄ遷移金属のハロゲン化物は蒸気圧が低く、半導体加工に用いられるプロセスをそのまま適用するのは困難である。また一酸化炭素、アンモニアの混合ガスを用い、有機金属化合物を形成して化学的なエッチングを行う方法も考案されているが（例えば、日本応用磁気学会誌、２２巻ｐ１３８３参照）、化学反応速度が不十分であり、反応ガスによる物理的なスパッタリングが混在したプロセスにならざるを得ない等の問題を有しており、実用化には至っていない。
【００１４】
近年、ＤＲＡＭ、ＭＰＵ等の製造工程において、配線遅延の低減、エレクトロマイグレーション耐性、放熱性の向上を目的として、従来のＡｌ配線に変わってＣｕ配線が多く用いられている。Ｃｕは上述のようにＡｌのエッチングに用いられているハロゲン系の反応ガスでは、化学的なエッチングが難しい。そこで配線を加工してから層間絶縁膜を堆積して、平坦化する従来の方法とは全く異なる方法として、埋設型配線形成技術（ダマシン法）が提案されている。（例えばＰｒｃｃ ＩＥＥＥ ＶＭＩＣ ｐ２０（ｌ９９１）参照）。これは、あらかじめ層間絶縁膜に配線部分となるトレンチを形成した後に、Ｃｕ等の配線膜を全面に成膜し、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰ法と略記）等の方法により平坦化を行い、配線分離を実現する方法である。さらに配線だけでなく下部配線への接続孔も同時に金属膜を埋め込むデュアルダマシン法も知られている。（例えばＰｒｏｃ．ＩＥＥＥ ＶＭＩＣ ｐ．１４４（ｌ９９１）参照）。
【００１５】
これらのダマシン法は、配線、接続孔等の受動素子に対して主に適用されているものである。
【００１６】
能動素子に対する適用例としては、例えば、ＭＯＳトランジスタのゲート部をダマシン法により作成するダマシンゲート構造トランジスタが知られている。しかしメモリ素子部分のダマシン法を用いた製造方法は現在のところ知られていない。
【００１７】
一方、ＴＭＲ素子をＭＲＡＭに応用する場合、その両端の電極をデータ線、選択トランジスタ等の外部回路に接続する必要がある。特にＴＭＲ素子は縦型構造のため、その上部電極を外部配線に接続する際には、絶縁膜による素子分離が必須となる。絶縁膜には配線接続のためのコンタクト孔が形成される。コンタクト孔の形成法としては、（１）レジストマスクを用い反応性化学エッチング等による絶縁体のエッチング、（２）素子加工に用いたレジストを残したまま絶縁膜を成膜し、その後溶剤等でレジストを剥離（自己整合プロセス）、の二つが主に用いられている。
【００１８】
しかしながら（１）の方法では、この工程でのマスク合わせ余裕が素子の最小加工寸法を規定し、微細化に難があること、また（２）の方法では、微細化が進展し、フォ‐トレジスト厚みと素子寸法が同程度になるとレジストの剥離が困難になる等の欠点を有している。
【００１９】
【発明が解決しようとする課題】
上述のように、従来ＭＲＡＭにおけるメモリ素子の微細加工方法として、フォトリソグラフィとＡｒ等を用いたイオンミリング法が主に用いられている。しかしながら、物理的なスパッタリング法であるイオンミリング法では、加工に伴って被加工物質が残渣として、レジストマスク側面、また加工装置中に再付着し、素子の特性劣化、歩留まり低下を引き起こすという欠点を有している。
【００２０】
本発明はこのような課題に対処するためになされたものであり、イオンミリング法等の物理的スパッタリングによるエッチング法の使用を極力抑えることにより製造した磁気素子と、その製造方法を提供することを目的としている。
【００２１】
【課題を解決するための手段】
本発明によれば、半導体基板上に設けられた第１の配線パターンと、前記半導体基板および前記第１の配線パターンの上に設けられた第１絶縁層と、この第１絶縁層上に形成された第２絶縁層と、前記第１絶縁層の前記配線パターン上の所定位置に形成された第１接続孔と、この第１接続孔の上部に連通して形成され前記第２絶縁層に形成された第２接続孔と、前記第１接続孔内に形成された第１強磁性電極と前記第２接続孔内に形成された第２強磁性電極がトンネルバリア層を介してトンネル接合を構成した強磁性トンネル接合と、この強磁性トンネル接合に接続した接続プラグと、この接続プラグに接続した第２の配線パターンを具備した磁気素子であって、前記第１強磁性電極および第２強磁性電極は、それぞれ前記第１および第２接続孔によって形状が規定され、かつ、前記第２強磁性電極の下部底面積は、前記第１強磁性電極の上部面積より大きいことを特徴とする磁気素子である。
【００２２】
また本発明によれば、半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリア層を形成する工程と、このトンネルバリア層の上にパッシベーション膜を堆積後にこのパッシベーション膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜および前記パッシベーション膜を選択的に除去して前記トンネルバリア層に達する前記第１接続孔の上部面積より下部底面積が大きい第２接続孔を形成する工程と、第２接続孔内および前記第２絶縁膜上に第２強磁性電極膜を形成する工程と、前記第２絶縁膜上の前記第２強磁性電極膜を除去して、前記第２接続孔内に前記第２強磁性電極膜を残置させる工程と、前記第２強磁性電極膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法である。
【００２３】
また本発明によれば、半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリア層を形成する工程と、このトンネルバリア層の上にパッシベーション膜を堆積後にこのパッシベーション膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜および前記パッシベーション膜を選択的に除去して前記トンネルバリア層に達する前記第１接続孔の上部面積より下部底面積が大きい第２接続孔を形成する工程と、第２接続孔内および前記第２絶縁膜上に第２強磁性電極膜および接続プラグ膜を形成する工程と、前記第２絶縁膜上の前記第２強磁性電極膜および前記接続プラグ膜を除去して、前記第２接続孔内に前記第２強磁性電極膜および前記接続プラグ膜を残置させる工程と、前記接続プラグ膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法である。
【００２４】
また本発明によれば、半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリア層を形成する工程と、このトンネルバリア層の上に第２強磁性電極膜を形成する工程と、この第２強磁性電極膜上に前記第１接続孔内の前記第１強磁性電極膜の上部面積より大きな断面積を有するハードマスクを形成する工程と、このハードマスクを用いて前記第２強磁性電極膜を加工する工程と、加工された前記第２強磁性電極膜および前記第１絶縁膜の上に第２絶縁膜を形成する工程と、加工された前記第２強磁性電極膜上に位置する前記第２絶縁膜を選択的に除去して、前記第２強磁性電極膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法である。
【００２８】
【発明の実施の形態】
以下、本発明の磁気素子の一例を図面を参照して説明する。
【００２９】
図１は、本発明の磁気素子を形成した磁気メモリ装置の模式レイアウト図である。
【００３０】
この実施の形態の磁気メモリ装置は、複数のメモリセルを有し、各メモリセルは強磁性トンネル接合を有するＴＭＲ素子１４と、選択トランジスタ２とを備えている。
【００３１】
この選択トランジスタ２とＴＭＲ素子１４は、半導体基板１の主面上である下部配線パターン１１の上面に形成された絶縁層の所定個所に形成されている。このＴＭＲ素子１４は、下部配線パターン１１に接続している下部電極２１の上部にはトンネルバリア２２を介して上部電極２３が強磁性トンネル接合により形成され、この上部電極２３は接続プラグであるコンタクトメタル１５を介して上部配線パターン１６に接続している。また、選択トランジスタ２のゲートとなるワード線３が半導体基板１上に形成されている。そして、このワード線３の両側の半導体基板１の領域には、選択トランジスタ２のドレイン領域４ａおよびソース領域４ｂが形成されている。なお、ソ−ス領域４ｂは隣接するセルの選択トランジスタのソース領域を兼ねている。
【００３２】
この選択トランジスタ２上に層間絶縁膜５が形成されており、この層間絶縁膜５上に金属層による下部配線パターン１１が形成されている。下部配線パターン１１は層間絶縁膜５に設けられたタクト６を介して選択トランジスタ２のドレイン領域４ａに接続される。なお、７は書き込み線である。
【００３３】
下部配線パターン１１上の絶縁層１２に形成された接続孔１２ａの内部には、一端がこの下部配線パターン１１と電気的に接続するようにＴＭＲ素子１４が設けられている。このＴＭＲ素子１４の他端はコンタクトメタル１５を介してデータ線１６に接続されている。したがって、ＴＭＲ素子１４は下部配線パターン１１とデータ線１６が交差するパッシベーション膜４１に設けられている。また、データ線１６は絶縁膜であるパッシベーション膜４１に覆われている。
【００３４】
なお、書き込み線７を除いた書き込み／読み出し回路は説明を省略した。書き込み／読み出し回路とそれに付随した周辺回路の構成については、周知の半導体技術、例えばＤＲＡＭ、強誘電体メモリ等に用いられる公知技術を利用することが出来る。
【００３５】
また、ＴＭＲ素子１４を除く半導体回路部、周辺回路部の製造に関しては、従来公知の半導体製造技術を利用することができ、その詳細な説明は省略する。
【００３６】
これら構成の製造法における望ましい形態は以下の通りである。なお、図１と同じ符号は、同一機能部を示している。
【００３７】
（１）下部配線パターン１１を形成する金属膜上に形成される絶縁膜１２としては、ＳｉＯ２、ＳｉＯＦ、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、リン添加ガラス、Ａｌ２Ｏ３等が適当であるが、絶縁機能を有するものであれば物質種は限定されない。配線間容量を低減することを考えると低誘電率物質が好ましい。またその成膜法に関しては、スパッタ法、ＣＶＤ法、塗布法等が適当であるが、特にその方法には限定されない。
【００３８】
（２）下部配線パターン１１上の絶縁膜１２を選択的に除去する方法としては、ハロゲン系ガス、フロロカーボン系ガスを用いたＣＤＥ、ＲＩＥが適当であるが、当該作用を有する方法であれば方法の詳細、また反応性ガス種は限定されない。ただし、素子領域に対する寸法変換差を低減するためには、高アスぺクト比の接続孔エッチングが可能な特性を有しているエッチング法が好ましい。エッチング時のマスクとしては、有機分子重合体を用いたマスクの他、いわゆるリフトオフ法によりパターンを転写した金属、誘電体からなるハードマスクを用いても良い。マスク上へのパターン転写はフォトリソグラフィ、電子線描画等の従来既知のリソグラフィ技術を用いればよい。
【００３９】
（３）接続孔１２ａが開孔した絶縁膜１２上に材料膜を形成する方法としては、スパッタ法、蒸着法、ＣＶＤ法、めっき法等が適当である。接続孔１２ａへの平坦な埋め込みを実現するためには、特に蒸着法、めっき法が最適である。なお、例えばロングスロースパンタ法、コリメートスパンタ法等従来技術に対して改良を加えた方法も利用できる。いずれも膜形成、接続孔１２ａへの平坦な埋め込み作用を有する方法であれば方法の詳細は限定されない。
【００４０】
また、材料膜には上部強磁性電極を形成する導電性強磁性膜の他、素子のトンネルバリア部を形成する誘電体膜が含まれる。前記導電性強磁性膜において複数の金属、合金からなる積層膜を用いることはＴＭＲ素子１４の機能向上の面から好ましい形態である。これらの異なる物質種からなる材料膜については、それぞれ最適な形成法を適宜選択して用いることが望ましい。
【００４１】
（４）材料膜、絶縁膜の一部を除去して、接続孔１２ａ中に材料膜を残置させ素子分離を行う方法としては、ＣＭＰ法が最適である。その際の研磨剤、研磨条件、終点検出法等に関しては、本発明で限定するものではない。なお当該作用を有する方法であれば、ＣＭＰ法以外に、エッチバック法、化学的除去法等の方法も可能である。
【００４２】
（５）素子分離後、上部配線の形成工程までには、別途任意の工程を付加しても良い。本発明の骨子は、材料膜、絶縁膜の一部を除去して、接続孔中に材料膜を残置させることで素子領域の形成、分離を行うことにある。ＴＭＲ素子の場合、素子の活性領域は下部電極領域に限定される。すなわち下部電極のみを（１）〜（４）記載の工程で形成した後に、トンネルバリア部、上部電極を別個の方式によって形成しても良い。
【００４３】
（６）素子と上部配線パターン１６との接続工程では、（１）〜（４）記載の工程を再度用いて接続孔１２ａの部分を埋め込みによって作製することが好ましい。その際、図示のごとく上部電極２３の上部に接続用の金属でコンタクトメタルを形成した後、除去工程を行うと自己整合的に接続孔が形成され好ましい形態が得られる。
【００４４】
したがって、これらの製造方法を用いれば、素子加工時にイオンミリング法等の物理的スパッタリングによるエッチングの使用を最小限とすることが可能であり、以下のような優れた特徴を有する。
【００４５】
（１）物理的スパンタリングによるエッチングでは、加工に伴って被加工物質が残渣としてウエハ中、また加工装置中に再付着する。これらはウエハの特性劣化、歩留まり低下の原因となり好ましくない。特にＴＭＲ素子の場合、接合側面への再付着は接合リークの原因となり、素子特性へ致命的な損傷を与える。本発明では、このような再付着に関わる問題を極力排除することが可能である。例えば、下部電極のみ埋め込みにより形成し、上部電極をイオンミリング法で形成する場合でも、上部電極のエッチングは下部電極には到達しないため再付着による接合リークは生じない。
【００４６】
（２）物理的スパッタリングによるエッチングプロセスで、素子近傍への再付着を低減するためには、スパッタリングに用いるイオンビームを基板法線に対して傾けて入射する方法が多く用いられる。しかしながら、このような斜入射によるイオンビームエッチングでは、加工後の素子側面角は数十度に及ぶテーパ角を持つ。また、側面角度はビーム入射角、マスク側面傾き、マスク厚さに依存して変化するため、プロセスにより寸法変換差が異なる結果となる。ＴＭＲ素子の抵抗値及び磁気特性は、素子面積並びにその形状に依存するため、寸法変換差のばらつきはそのまま素子特性のばらつきにつながる。本発明では、素子領域をＣＤＥ、ＲＩＥ等により精度良く規定できるためこのような特性ばらつきを排除できる。
【００４７】
（３）イオンミリング法のような荷電粒子を伴うエッチング法でＴＭＲ素子を加工した場合、絶縁膜部分の静電破壊が素子特性劣化の原因となる。本発明では、ＴＭＲ素子の加工から荷電粒子を伴う加工プロセスを極力排除することができるため、かかる問題を低減することができる。
【００４８】
また、本発明では素子と上部配線との接続工程において、接続孔部分を埋め込みによって作成することができる。この際、上部電極上部に接続用の金属を形成した後、除去工程を行うと自己整合的に接続孔が形成され、接続孔形成時のマスクプロセスを省略することができる。
【００４９】
つぎに、本発明の磁気素子の参考例について説明する。
【００５０】
（参考例１）
図２（ａ）から（ｆ）は本発明の参考例１を製造工程毎に断面を示した模式的図である。なお、図２（ｆ）は最終形状である。すなわち、この実施例では、下部データ線、または選択トランジスタへの接続用金属パッド（下部配線パターン）上へＴＭＲ素子を形成する場合を示している。
【００５１】
図２（ｆ）に示すように、参考例１の強磁性トンネル接合を用いた磁気素子は、金属膜で形成された下部配線パターン１１の上面に形成された絶縁層の所定個所に、ＴＭＲ素子１４が形成され、このＴＭＲ素子１４の下部電極２１が下部配線パターン１１に接続している。また、ＴＭＲ素子１４の下部電極２１の上部にはトンネルバリア２２を介して上部電極２３が強磁性トンネル接合により形成され、この上部電極２３は接続プラグであるコンタクトメタル１５を介して上部配線パターン１６に接続している。
【００５２】
次にこれらの構成についての製造方法を説明する。まず、下部配線パターン１１を形成する第１金属膜（Ｗ２００ｎｍ／ＴｉＮ５０ｎｍ）の積層膜に膜厚３００ｎｍのＳｉＯ２からなる第１絶縁膜１２をプラズマＣＶＤ法により堆積する。その後、フォトレジスト１３の塗布と露光、現像工程により図２（ａ）で示すようにフォトレジスト１３に埋め込み部分を規定する開口部１３ａを形成する。次に、フロロカーボン系の反応ガスを用いたＲＩＥにより、第１絶縁膜１２を第１金属膜１１に達するまでエッチングして接続孔１２ａを得る。その際に下部配線パターン１１である第１金属膜の表面のＴｉＮはエッチングストッパー膜として機能する。（図２（ｂ））。フォトレジスト１３を溶剤により除去した後（図２（ｃ））、成膜用の真空装置にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行う。引き続いて同一真空装置内で、ＴＭＲ１４の下部電極２１、トンネルバリア２２、上部電極２３を堆積する。（図２（ｄ））。
【００５３】
参考例１では、電子線加熱蒸着装置（不図示）およびクヌーセンセルを備えた超高真空ＭＢＥ装置（不図示）を成膜に用いた。蒸発源とウエハとの距離は約４０ｃｍ離れており、蒸発源からの分子線はおおむね平行にウエハに入射する。下部電極２１はＮｉＦｅ２０ｎｍ／Ｃｏ５ｎｍの二層膜、上部電極２３はＣｏ２０ｎｍ単層膜からなり、それぞれ電子線加熱蒸発法により堆積した。トンネルバリア２２は膜厚１ｎｍのアモルファスＡｌ２Ｏ３からなり、酸素雰囲気中でクヌーセンセルからＡｌを蒸発させて、ウエハ上に堆積した。上部電極２３の堆積後、さらにコンタクトメタル１５として膜厚３００ｎｍのＡｌをスパッタ法により堆積した。（図２（ｄ））その後、真空装置から取り出し、ＣＭＰ法により表面堆積層及び第１絶縁膜１２を除去して平坦化し第１絶縁膜１２と接続孔１２ａ内の金属を面一にする。この金属はコンタクトメタル１５となる。（図２（ｅ））この後、コンタクトメタル１５の加工面に生じる加工変質層をウエットエッチングで除去した後に上部配線パターンを形成する第２金属膜１６を形成する。第２金属膜１６は膜厚３００ｎｍのＡｌからなり、スパッタ法により全面に堆積した後、フォトリソグラフィとＲＩＥにより配線パターンを形成した。（図２（ｆ））。
【００５４】
参考例１では、コンタクトメタル１５の一部に達するまで表面堆積層及び第１絶縁膜１２を除去し、表面を平坦化することで、自己整合的に接続孔が形成されている。すなわち、従来行われてきたＣＭＰ法による表面平坦化後の層間絶縁膜形成、接続孔形成を省略することができる。
【００５５】
なお、上述の方法の問題点は、第１絶縁膜１２に形成された開口部１２ａ中に、如何に前記のＴＭＲ素子１４を構成する多層膜２１〜２３を平坦に堆積できるかにある。さらに開口部中に堆積した多層膜２１〜２３は、溝部以外に堆積した多層膜とは堆積時において完全に分断されていることが要求される。
【００５６】
それについては、上述のように、指向性の強い分子線が形成できるＭＢＥ法を用いることが好ましい。また開口部側面での第１絶縁膜の側壁形状を逆テーパ状としても良い。この場合、成膜後に開口部側面にボイドが生じるが、これはＣＭＰ法による表面除去前に、ＣＶＤ法等により新たに絶縁膜を堆積することで解決できる。
【００５７】
参考例１によれば、ＴＭＲ膜（素子）１４の形状を接続孔１２ａの形状により規定しているので、その形状を変更することでＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御することができる。
【００５８】
（参考例２）
図３（ａ）から（ｉ）は本発明の参考例２を製造工程毎に断面を示した模式的図である。なお、図３（ｉ）は最終形状である。すなわち、この参考例２では、下部データ線、または選択トランジスタへの接続用金属パッド（下部配線パターン）１１上へＴＭＲ素子を形成する場合を示している。
【００５９】
図３（ｉ）に示すように、参考例２の強磁性トンネル接合を用いたＴＭＲ素子１４は、接続プラグであるコンタクトメタル１５の側壁と底部にバリア部２２が形成されている以外は、参考例１の構造と同じであるので、図２と同一機能部分には同符号を付して個々の説明を省略する。
【００６０】
次にこれらの構成についての製造方法を説明する。
【００６１】
図３（ｃ）の工程までは、参考例１と同一であるので、その詳細な説明は省略する。第１絶縁膜１２に開口部１２ａを形成した後、成膜用の真空装置にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行った後、ＴＭＲ素子１４の下部電極２１となるＮｉＦｅ５ｎｍ／ＩｒＭｎｌ５ｎｍ／Ｃｏ５ｎｍの三層膜をＭＢＥ法により形成する。（図３（ｄ））。引き続いて同一真空装置内でトンネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３膜をＡｌ２Ｏ３ターゲットからのスパッタ法により形成する。その後、プラズマＣＶＤ法により膜厚３００ｎｍのＳｉＯ２膜３１を堆積する。この際、トンネルバリア２２を形成するＡｌ ２Ｏ３膜保護のためＣＶＤ成膜前に膜厚１０ｎｍ程度のＳｉＯ２膜をスパッタであらかじめ全面に成膜しておいても良い。（図３（ｅ））。
【００６２】
次にＣＭＰ法により第１絶縁膜１２の一部に達するまで表面堆積層を除去する。ついでウエットエッチングにより開口部に残置されたＳｉＯ２膜３１を除去する。（図３（ｆ）。その後、成膜用の真空装置にマウントし、表面清浄化のため２５０℃のアニールを行った後、ＴＭＲ素子１４の上部電極２３となるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの二層膜をＭＢＥ法により、さらにコンタクトメタル１５として膜厚３００ｎｍのＡｌをスパッタ法により堆積した。（図３（ｇ））。
【００６３】
その後、真空装置から取り出し、ＣＭＰ法により表面堆積層及び第１絶縁膜１２の一部を除去し表面を平坦化することにより自己整合的に接続孔１２ａが形成される。（図３（ｈ））。
【００６４】
その後、コンタクトメタル１５の加工変質層をウエットエッチングで除去した後に上部配線パターンを形成する第２金属膜１６を形成する。第２金属膜１６は膜厚３００ｎｍのＡｌからなり、スパッタ法により全面に堆積した後、フォトリソグラフィとＲＩＥにより配線パターンを形成した。（図３（ｉ））
参考例２によれば、ＴＭＲ１４の形状を接続孔１２ａの形状により規定しているので、その形状を変更することでＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御することができる。
【００６５】
次に、本発明の実施例について説明する。
（実施例１）
図４（ａ）から（ｋ）は本発明の実施例１を製造工程毎に断面を示した模式的図である。なお、図４（ｋ）は最終形状である。すなわち、この実施例１では、下部データ線、または選択トランジスタへの接続用金属パッド（配線パターン）１１上へＴＭＲ素子を形成する場合を示している。
【００６６】
図４（ｋ）に示すように本実施例の強磁性トンネル接合を用いた磁気素子は、金属膜で形成された下部配線パターン１１の上面に形成された第１絶縁層１２の所定個所に、ＴＭＲ素子１４が形成され、このＴＭＲ素子１４の下部電極２１が下部配線パターン１１に接続している。また、ＴＭＲ素子１４の下部電極２１の上部にはトンネルバリア２２を介して上部電極２３が形成され、この上部電極２３は第２絶縁層１７内のハードマスク３２を介して上部配線パターン１６に接続している。
【００６７】
次にこれらの構成についての製造方法を説明する。
【００６８】
図４（ｃ）の工程までは、参考例１と同一であるので、と同一であるので、その詳細な説明は省略する。第１絶縁膜に開口部１２ａを形成した後、成膜用の真空装置にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行った後、ＴＭＲ素子１４の下部電極２１となるＷ１００ｎｍ／Ｔａ１００ｎｍ／ＮｉＦｅ５ｎｍ／ＩｒＭｎ５ｎｍ／Ｃｏ５ｎｍの５層膜をスパッタ法により形成する。（図４（ｄ））。ついでＣＭＰ法により下部電極２１の表面まで表面堆積層の除去を行う。（図４（ｅ））。
【００６９】
引き続いて成膜用の真空装置（不図示）にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行った後、同一真空装置内でトンネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３膜をＡｌ２Ｏ３ターゲットからのスパッタ法により形成する。さらに同一真空装置内でＴＭＲ素子１４の上部電極２３となるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの２層膜をスパッタ法により堆積した。（図４（ｆ））。
【００７０】
その後、真空装置から取り出し、フォトリソグラフィ工程により図示のレジストパターン１３を形成する。（図４（ｇ））。ついで、蒸着法により膜厚２００ｎｍのＴｉを堆積し、溶剤でレジストを除去することで図４（ｈ）に示すハードマスク３２を形成する。このＴｉ膜をマスクとして、イオンミリング法により上部電極２３の加工を行う。（図４（ｉ））。
【００７１】
なお、ここでは、図示のようにハードマスク３２の断面積が下部電極２１の断面積よりも大きくなるように設定した。これにより、トンネルバリア２２を越えてエッチングが生じた場合にも、接合側面への導電性物質の再付着は起こらないため、素子特性の劣化を防ぐことができる。また本実施例の構成では、トンネルバリア２２のＡｌ２○３膜および第１絶縁膜１２をエッチングストップ膜として利用できる。
【００７２】
本実施例では、いわゆるリフトオフ法によりＴｉ膜からなるハードマスク３２を作成した。ハードマスク３２の作成法としては、例えば、Ａｌ膜の全面成膜後にＲＩＥ等でエッチングしても良い。その場合、上部電極２３上にＡｕ等のエッチングストップ膜を形成することは好ましい形態である。
【００７３】
その際は、ハードマスク３２とエッチングストップ膜の材料を変えＲＩＥ等のエッチング時における選択比を大きくする必要がある。この用途では例えばＡｌとＰｔ、Ｃｕとの組み合わせが適している。
【００７４】
上部電極２３の加工終了後、ハードマスク３２を残したまま、全面に膜厚２００ｎｍのＳｉＯ２からなる第２絶縁膜１７をプラズマＣＶＤ法により堆積する。（図４（ｊ））この後、ハードマスク３２に達するまで、第２絶縁膜１７をＣＭＰ法により除去することにより、自己整合的に接続孔１７ａを形成できる。（図４（ｋ））。
【００７５】
本実施例では、ハードマスク３２が導電性を有しているため、上部電極２３の加工終了後、ハードマスク３２の除去工程を経ることなく上部電極２３と第２金属膜１６との接続を得ることができる。また、ハードマスク３２にＳｉＯ２等の絶縁体を用いる場合には、図４（ｊ）と図４（ｋ）の間にハードマスク３２の除去工程を挿入すればよい。
【００７６】
本実施例によれば、ＴＭＲ１４の形状を接続孔１２ａ、１７ａの形状により規定しているので、その形状を変更することでＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御することができる。
【００７７】
（実施例２）図５（ａ）から（ｊ）は本発明の実施例２を製造工程毎に断面を示した模式的図である。なお、図５（ｊ）は最終形状である。すなわち、この実施例２では、下部データ線、または選択トランジスタへの接続用金属パッド（配線パターン）１１上へＴＭＲ素子を形成する場合を示している。
【００７８】
図４（ｊ）に示すように本実施例の強磁性トンネル接合を用いた磁気素子は、金属膜で形成された下部配線パターン１１の上面に形成された第１絶縁層１２の所定個所に、ＴＭＲ素子１４の下部電極２１が形成され、このＴＭＲ素子１４の下部電極２１が下部配線パターン１１に接続している。また、ＴＭＲ素子１４の下部電極２１の上部にはトンネルバリア２２を介して第２絶縁層１７内に上部電極２３が形成され、この上部電極２３は上部配線パターン１６に接続している。
【００７９】
次にこれらの構成についての製造方法を説明する。
【００８０】
図５（ｅ）の工程までは、実施例１と同一であるので、図４と同一機能部分には同一符号を付して、その詳細な説明は省略する。
【００８１】
すなわち、表面堆積層の除去後、成膜用の真空装置にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行った後、同一真空装置内でトンネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３膜をＡｌ２Ｏ３ターゲットからのスパッタ法により形成する。さらにトンネルバリア２２の上部には、トンネルバリア２２の界面を保護するためＳｉＮｌ０ｎｍのパッシべーション膜３３を堆積する。（図５（ｆ））、パッシべーション膜３３の堆積後、引き続いて、全面に膜厚２００ｎｍのＳｉＯ２からなる第２絶縁膜１７をプラズマＣＶＤ法により堆積する。
【００８２】
その後、フオトレジスト（不図示）の塗布工程と露光工程および現像工程によりフォトレジスト（不図示）に埋め込み部分を規定する開口部を形成する。
【００８３】
次に、フロロカーボン系の反応ガスを用いたＲＩＥにより、第２絶縁膜１７をパンシベーション膜３３に達するまでエッチングする。この際パッシベーション膜３３がエンチングストツパー膜として機能する。（図５（ｇ））、その後、まずウエットエッチングによりパッシベーション膜３３を除去する。ついで成膜用の真空装置にマウントし、表面清浄化のため２５０℃のアニールを行った後に、ＴＭＲ素子１４の上部電極２３となるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの２層膜を、さらにコンタクトメタル（不図示）として膜厚３００ｎｍのＡｌをスパッタ法により堆積した。（図５（ｈ））。
【００８４】
その後、真空装置から取り出し、ＣＭＰ法により表面堆積層及び第２絶縁膜１７を除去することで自己整合的に接続孔１７ａが形成される。（図５（ｉ））その後、上部配線パターンを形成する第２金属膜１６を形成する。第２金属膜１６は膜厚３００ｎｍのＡｌからなり、スパッタ法により全面に堆積した後、フォトリソグラフィとＲＩＥにより配線パターンを形成した。（図５（ｊ））
本実施例によれば、ＴＭＲ１４の形状を接続孔１２ａ、１７ａの形状により規定しているので、その形状を変更することでＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御することができる。
【００８５】
以上詳述したように、本発明の磁気素子、ならびその製造法を利用することで、イオンミリング法等の物理的スパッタリングによるエッチング法の使用を極力抑えることができる。
【００８６】
これにより、ウエハの特性劣化、歩留まり低下の原因となる、被加工物質の再付着、寸法変換差の低減、静電破壊の影響を低減することが可能となる。
【００８７】
【発明の効果】
本発明によれば、強磁性のトンネル接合部が形成され、記憶容量が大容量である磁気素子を歩留まり良く得ることができる。
【図面の簡単な説明】
【図１】本発明の磁気素子を形成した磁気メモリ装置の模式レイアウト図。
【図２】本発明の参考例を製造工程毎に素子の断面を示した模式的図。
【図３】本発明の参考例の製造工程を製造工程毎に素子の断面を示した模式的図。
【図４】本発明の実施例の製造工程毎に素子の断面を示した模式的図。
【図５】本発明の実施例の製造工程毎に素子の断面を示した模式的図。
【発明の属する技術分野】
本発明は強磁性体を用いた情報の記録・再生メモリ技術に係わり、特に、強磁性トンネル接合を利用した磁気素子とその製造方法に関する。
【０００２】
【従来の技術】
磁気素子である磁気ランダムアクセスメモリ（以下、ＭＲＡＭと略記する）は、情報の記録担体として強磁性体の磁化方向を利用し、記録情報を随時、書き換え、保持および読み出すことができる固体メモリの総称である。
【０００３】
ＭＲＡＭでは、メモリセルを構成する強磁性体の磁化方向が、ある基準方向に対して平行か、反平行であるかを２進の情報「１」、「０」に対応させて情報を記録する。記録情報の書き込みは、各セルの強磁性体の磁化方向を、クロスストライプ状に配置された書き込み線に電流を流して生じる電流磁界によって反転させることによって行われる。記録保持時の消費電力は原理的にゼロであり、また電源を切っても記録保持が行われる不揮発性メモリである。
【０００４】
記録情報の読み出しは、メモリセルの電気抵抗が、セルを構成する強磁性体の磁化方向とセンス電流との相対角、または複数の強磁性層間の磁化の相対角によって変化する現象、いわゆる磁気抵抗効果を利用して行う。読み出し動作は、各セルを構成する強磁性体にセンス電流を流した状態で、強磁性体の磁化方向を書き込み時と同様に電流磁界で変化させ、その際の電気抵抗の変化を電圧変化として検出して行う。この際の磁界の大きさを強磁性の保磁力よりも小さく設定することにより、非破壊読み出しを実現することが可能である。
【０００５】
現在、実用化の検討がなされている記録容量が１Ｍｂ程度のＭＲＡＭでは、メモリ素子からの記録情報の読み出しに、巨大磁気抵抗効果（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ；以下ＧＭＲ効果と略記）を用いている。
【０００６】
現在、ＧＭＲ効果を示す素子（以下ＧＭＲ素子と略記）として多く用いられている非結合型ＮｉＦｅ／Ｃｕ／Ｃｏ三層膜のＧＭＲ効果の値は概ね６〜８％程度、シート抵抗は数１０Ω／□程度である。したがって１００Ω／□のシート抵抗と、５％の抵抗変化率を仮定した場合でも、ｌ０ｍＡのセンス電流に対する読み出し信号は、たかだか５ｍＶに過ぎない。そのため読み出しの高速化が不十分であり、より一層の読み出し信号の高出力化が求められている。
【０００７】
これらの点を解決するため、ＧＭＲ効果に代わり、強磁性トンネル効果（ＴｕｎｎｅＩ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：以下ＴＭＲ効果と略記）を応用しようとする提案がなされている。
【０００８】
ＴＭＲ効果を示す素子（以下ＴＭＲ素子と略記する）は、主として強磁性層１／絶縁層／強磁性層２からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。ＴＭＲ素子の抵抗値は、典型的には接合面積μｍ２当たりで１０４〜ｌ０６Ωである。したがって、仮にｌμｍ２素子において抵抗値ｌ０ｋΩ、抵抗変化率２５％を仮定すると、ｌ０μＡのセンス電流で２５ｍＶの読み出し信号が得られる。
【０００９】
ＴＭＲ素子は基本的に縦型構造素子であり、それを用いたＭＲＡＭではデータ線上に複数のＴＭＲ素子を並列接続する構造が一般的である。
【００１０】
その詳細構造のタイプとしては、（１）各々のＴＭＲ素子に選択用の半導体素子を配置したもの、（２）データ線毎に選択トランジスタを配置したもの、（３）複数のＴＭＲ素子をマトリックス状に配置し、行データ線、列データ線毎に選択トランジスタを配置したもの（例えばｊ．Ａｐｐｌ．Ｐｈｙｓ．８１，３７５８（１９９７）参照）が提案されている。
【００１１】
ＧＭＲ、ＴＭＲ素子部分の微細加工には、通常フォトリソグラフィとＡｒイオンを用いたイオンミリングを併用した加工プロセスが一般的である。しかしながらイオンミリング法は、物理的なスパッタリング法であり、加工に伴って被加工物質が残渣として、レジストマスク側面、また加工装置中に再付着するという欠点を有している。
【００１２】
現在、半導体分野では、化学的ドライエッチング（ＣｈｅｍｉｃａｌＤｒｙ Ｅｔｃｈｉｎｇ；以下ＣＤＥと略記）、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；以下ＲＩＥと略記する）など、化学反応を利用したドライエッチング法が盛んに利用されている。
【００１３】
化学反応を利用したＳｉ、ＳｉＯ２等のエッチングでは、被加工物は高い蒸気圧を有するハロゲン化物として気相のまま除去される。しかしながら、ＧＭＲ素子、ＴＭＲ素子に用いられるＦｅ、Ｎｉ、Ｃｏ、Ｃｕ等の３ｄ遷移金属のハロゲン化物は蒸気圧が低く、半導体加工に用いられるプロセスをそのまま適用するのは困難である。また一酸化炭素、アンモニアの混合ガスを用い、有機金属化合物を形成して化学的なエッチングを行う方法も考案されているが（例えば、日本応用磁気学会誌、２２巻ｐ１３８３参照）、化学反応速度が不十分であり、反応ガスによる物理的なスパッタリングが混在したプロセスにならざるを得ない等の問題を有しており、実用化には至っていない。
【００１４】
近年、ＤＲＡＭ、ＭＰＵ等の製造工程において、配線遅延の低減、エレクトロマイグレーション耐性、放熱性の向上を目的として、従来のＡｌ配線に変わってＣｕ配線が多く用いられている。Ｃｕは上述のようにＡｌのエッチングに用いられているハロゲン系の反応ガスでは、化学的なエッチングが難しい。そこで配線を加工してから層間絶縁膜を堆積して、平坦化する従来の方法とは全く異なる方法として、埋設型配線形成技術（ダマシン法）が提案されている。（例えばＰｒｃｃ ＩＥＥＥ ＶＭＩＣ ｐ２０（ｌ９９１）参照）。これは、あらかじめ層間絶縁膜に配線部分となるトレンチを形成した後に、Ｃｕ等の配線膜を全面に成膜し、化学的機械研磨法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰ法と略記）等の方法により平坦化を行い、配線分離を実現する方法である。さらに配線だけでなく下部配線への接続孔も同時に金属膜を埋め込むデュアルダマシン法も知られている。（例えばＰｒｏｃ．ＩＥＥＥ ＶＭＩＣ ｐ．１４４（ｌ９９１）参照）。
【００１５】
これらのダマシン法は、配線、接続孔等の受動素子に対して主に適用されているものである。
【００１６】
能動素子に対する適用例としては、例えば、ＭＯＳトランジスタのゲート部をダマシン法により作成するダマシンゲート構造トランジスタが知られている。しかしメモリ素子部分のダマシン法を用いた製造方法は現在のところ知られていない。
【００１７】
一方、ＴＭＲ素子をＭＲＡＭに応用する場合、その両端の電極をデータ線、選択トランジスタ等の外部回路に接続する必要がある。特にＴＭＲ素子は縦型構造のため、その上部電極を外部配線に接続する際には、絶縁膜による素子分離が必須となる。絶縁膜には配線接続のためのコンタクト孔が形成される。コンタクト孔の形成法としては、（１）レジストマスクを用い反応性化学エッチング等による絶縁体のエッチング、（２）素子加工に用いたレジストを残したまま絶縁膜を成膜し、その後溶剤等でレジストを剥離（自己整合プロセス）、の二つが主に用いられている。
【００１８】
しかしながら（１）の方法では、この工程でのマスク合わせ余裕が素子の最小加工寸法を規定し、微細化に難があること、また（２）の方法では、微細化が進展し、フォ‐トレジスト厚みと素子寸法が同程度になるとレジストの剥離が困難になる等の欠点を有している。
【００１９】
【発明が解決しようとする課題】
上述のように、従来ＭＲＡＭにおけるメモリ素子の微細加工方法として、フォトリソグラフィとＡｒ等を用いたイオンミリング法が主に用いられている。しかしながら、物理的なスパッタリング法であるイオンミリング法では、加工に伴って被加工物質が残渣として、レジストマスク側面、また加工装置中に再付着し、素子の特性劣化、歩留まり低下を引き起こすという欠点を有している。
【００２０】
本発明はこのような課題に対処するためになされたものであり、イオンミリング法等の物理的スパッタリングによるエッチング法の使用を極力抑えることにより製造した磁気素子と、その製造方法を提供することを目的としている。
【００２１】
【課題を解決するための手段】
本発明によれば、半導体基板上に設けられた第１の配線パターンと、前記半導体基板および前記第１の配線パターンの上に設けられた第１絶縁層と、この第１絶縁層上に形成された第２絶縁層と、前記第１絶縁層の前記配線パターン上の所定位置に形成された第１接続孔と、この第１接続孔の上部に連通して形成され前記第２絶縁層に形成された第２接続孔と、前記第１接続孔内に形成された第１強磁性電極と前記第２接続孔内に形成された第２強磁性電極がトンネルバリア層を介してトンネル接合を構成した強磁性トンネル接合と、この強磁性トンネル接合に接続した接続プラグと、この接続プラグに接続した第２の配線パターンを具備した磁気素子であって、前記第１強磁性電極および第２強磁性電極は、それぞれ前記第１および第２接続孔によって形状が規定され、かつ、前記第２強磁性電極の下部底面積は、前記第１強磁性電極の上部面積より大きいことを特徴とする磁気素子である。
【００２２】
また本発明によれば、半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリア層を形成する工程と、このトンネルバリア層の上にパッシベーション膜を堆積後にこのパッシベーション膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜および前記パッシベーション膜を選択的に除去して前記トンネルバリア層に達する前記第１接続孔の上部面積より下部底面積が大きい第２接続孔を形成する工程と、第２接続孔内および前記第２絶縁膜上に第２強磁性電極膜を形成する工程と、前記第２絶縁膜上の前記第２強磁性電極膜を除去して、前記第２接続孔内に前記第２強磁性電極膜を残置させる工程と、前記第２強磁性電極膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法である。
【００２３】
また本発明によれば、半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリア層を形成する工程と、このトンネルバリア層の上にパッシベーション膜を堆積後にこのパッシベーション膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜および前記パッシベーション膜を選択的に除去して前記トンネルバリア層に達する前記第１接続孔の上部面積より下部底面積が大きい第２接続孔を形成する工程と、第２接続孔内および前記第２絶縁膜上に第２強磁性電極膜および接続プラグ膜を形成する工程と、前記第２絶縁膜上の前記第２強磁性電極膜および前記接続プラグ膜を除去して、前記第２接続孔内に前記第２強磁性電極膜および前記接続プラグ膜を残置させる工程と、前記接続プラグ膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法である。
【００２４】
また本発明によれば、半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリア層を形成する工程と、このトンネルバリア層の上に第２強磁性電極膜を形成する工程と、この第２強磁性電極膜上に前記第１接続孔内の前記第１強磁性電極膜の上部面積より大きな断面積を有するハードマスクを形成する工程と、このハードマスクを用いて前記第２強磁性電極膜を加工する工程と、加工された前記第２強磁性電極膜および前記第１絶縁膜の上に第２絶縁膜を形成する工程と、加工された前記第２強磁性電極膜上に位置する前記第２絶縁膜を選択的に除去して、前記第２強磁性電極膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法である。
【００２８】
【発明の実施の形態】
以下、本発明の磁気素子の一例を図面を参照して説明する。
【００２９】
図１は、本発明の磁気素子を形成した磁気メモリ装置の模式レイアウト図である。
【００３０】
この実施の形態の磁気メモリ装置は、複数のメモリセルを有し、各メモリセルは強磁性トンネル接合を有するＴＭＲ素子１４と、選択トランジスタ２とを備えている。
【００３１】
この選択トランジスタ２とＴＭＲ素子１４は、半導体基板１の主面上である下部配線パターン１１の上面に形成された絶縁層の所定個所に形成されている。このＴＭＲ素子１４は、下部配線パターン１１に接続している下部電極２１の上部にはトンネルバリア２２を介して上部電極２３が強磁性トンネル接合により形成され、この上部電極２３は接続プラグであるコンタクトメタル１５を介して上部配線パターン１６に接続している。また、選択トランジスタ２のゲートとなるワード線３が半導体基板１上に形成されている。そして、このワード線３の両側の半導体基板１の領域には、選択トランジスタ２のドレイン領域４ａおよびソース領域４ｂが形成されている。なお、ソ−ス領域４ｂは隣接するセルの選択トランジスタのソース領域を兼ねている。
【００３２】
この選択トランジスタ２上に層間絶縁膜５が形成されており、この層間絶縁膜５上に金属層による下部配線パターン１１が形成されている。下部配線パターン１１は層間絶縁膜５に設けられたタクト６を介して選択トランジスタ２のドレイン領域４ａに接続される。なお、７は書き込み線である。
【００３３】
下部配線パターン１１上の絶縁層１２に形成された接続孔１２ａの内部には、一端がこの下部配線パターン１１と電気的に接続するようにＴＭＲ素子１４が設けられている。このＴＭＲ素子１４の他端はコンタクトメタル１５を介してデータ線１６に接続されている。したがって、ＴＭＲ素子１４は下部配線パターン１１とデータ線１６が交差するパッシベーション膜４１に設けられている。また、データ線１６は絶縁膜であるパッシベーション膜４１に覆われている。
【００３４】
なお、書き込み線７を除いた書き込み／読み出し回路は説明を省略した。書き込み／読み出し回路とそれに付随した周辺回路の構成については、周知の半導体技術、例えばＤＲＡＭ、強誘電体メモリ等に用いられる公知技術を利用することが出来る。
【００３５】
また、ＴＭＲ素子１４を除く半導体回路部、周辺回路部の製造に関しては、従来公知の半導体製造技術を利用することができ、その詳細な説明は省略する。
【００３６】
これら構成の製造法における望ましい形態は以下の通りである。なお、図１と同じ符号は、同一機能部を示している。
【００３７】
（１）下部配線パターン１１を形成する金属膜上に形成される絶縁膜１２としては、ＳｉＯ２、ＳｉＯＦ、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＭＳＱ（Ｍｅｔｈｙｌ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、リン添加ガラス、Ａｌ２Ｏ３等が適当であるが、絶縁機能を有するものであれば物質種は限定されない。配線間容量を低減することを考えると低誘電率物質が好ましい。またその成膜法に関しては、スパッタ法、ＣＶＤ法、塗布法等が適当であるが、特にその方法には限定されない。
【００３８】
（２）下部配線パターン１１上の絶縁膜１２を選択的に除去する方法としては、ハロゲン系ガス、フロロカーボン系ガスを用いたＣＤＥ、ＲＩＥが適当であるが、当該作用を有する方法であれば方法の詳細、また反応性ガス種は限定されない。ただし、素子領域に対する寸法変換差を低減するためには、高アスぺクト比の接続孔エッチングが可能な特性を有しているエッチング法が好ましい。エッチング時のマスクとしては、有機分子重合体を用いたマスクの他、いわゆるリフトオフ法によりパターンを転写した金属、誘電体からなるハードマスクを用いても良い。マスク上へのパターン転写はフォトリソグラフィ、電子線描画等の従来既知のリソグラフィ技術を用いればよい。
【００３９】
（３）接続孔１２ａが開孔した絶縁膜１２上に材料膜を形成する方法としては、スパッタ法、蒸着法、ＣＶＤ法、めっき法等が適当である。接続孔１２ａへの平坦な埋め込みを実現するためには、特に蒸着法、めっき法が最適である。なお、例えばロングスロースパンタ法、コリメートスパンタ法等従来技術に対して改良を加えた方法も利用できる。いずれも膜形成、接続孔１２ａへの平坦な埋め込み作用を有する方法であれば方法の詳細は限定されない。
【００４０】
また、材料膜には上部強磁性電極を形成する導電性強磁性膜の他、素子のトンネルバリア部を形成する誘電体膜が含まれる。前記導電性強磁性膜において複数の金属、合金からなる積層膜を用いることはＴＭＲ素子１４の機能向上の面から好ましい形態である。これらの異なる物質種からなる材料膜については、それぞれ最適な形成法を適宜選択して用いることが望ましい。
【００４１】
（４）材料膜、絶縁膜の一部を除去して、接続孔１２ａ中に材料膜を残置させ素子分離を行う方法としては、ＣＭＰ法が最適である。その際の研磨剤、研磨条件、終点検出法等に関しては、本発明で限定するものではない。なお当該作用を有する方法であれば、ＣＭＰ法以外に、エッチバック法、化学的除去法等の方法も可能である。
【００４２】
（５）素子分離後、上部配線の形成工程までには、別途任意の工程を付加しても良い。本発明の骨子は、材料膜、絶縁膜の一部を除去して、接続孔中に材料膜を残置させることで素子領域の形成、分離を行うことにある。ＴＭＲ素子の場合、素子の活性領域は下部電極領域に限定される。すなわち下部電極のみを（１）〜（４）記載の工程で形成した後に、トンネルバリア部、上部電極を別個の方式によって形成しても良い。
【００４３】
（６）素子と上部配線パターン１６との接続工程では、（１）〜（４）記載の工程を再度用いて接続孔１２ａの部分を埋め込みによって作製することが好ましい。その際、図示のごとく上部電極２３の上部に接続用の金属でコンタクトメタルを形成した後、除去工程を行うと自己整合的に接続孔が形成され好ましい形態が得られる。
【００４４】
したがって、これらの製造方法を用いれば、素子加工時にイオンミリング法等の物理的スパッタリングによるエッチングの使用を最小限とすることが可能であり、以下のような優れた特徴を有する。
【００４５】
（１）物理的スパンタリングによるエッチングでは、加工に伴って被加工物質が残渣としてウエハ中、また加工装置中に再付着する。これらはウエハの特性劣化、歩留まり低下の原因となり好ましくない。特にＴＭＲ素子の場合、接合側面への再付着は接合リークの原因となり、素子特性へ致命的な損傷を与える。本発明では、このような再付着に関わる問題を極力排除することが可能である。例えば、下部電極のみ埋め込みにより形成し、上部電極をイオンミリング法で形成する場合でも、上部電極のエッチングは下部電極には到達しないため再付着による接合リークは生じない。
【００４６】
（２）物理的スパッタリングによるエッチングプロセスで、素子近傍への再付着を低減するためには、スパッタリングに用いるイオンビームを基板法線に対して傾けて入射する方法が多く用いられる。しかしながら、このような斜入射によるイオンビームエッチングでは、加工後の素子側面角は数十度に及ぶテーパ角を持つ。また、側面角度はビーム入射角、マスク側面傾き、マスク厚さに依存して変化するため、プロセスにより寸法変換差が異なる結果となる。ＴＭＲ素子の抵抗値及び磁気特性は、素子面積並びにその形状に依存するため、寸法変換差のばらつきはそのまま素子特性のばらつきにつながる。本発明では、素子領域をＣＤＥ、ＲＩＥ等により精度良く規定できるためこのような特性ばらつきを排除できる。
【００４７】
（３）イオンミリング法のような荷電粒子を伴うエッチング法でＴＭＲ素子を加工した場合、絶縁膜部分の静電破壊が素子特性劣化の原因となる。本発明では、ＴＭＲ素子の加工から荷電粒子を伴う加工プロセスを極力排除することができるため、かかる問題を低減することができる。
【００４８】
また、本発明では素子と上部配線との接続工程において、接続孔部分を埋め込みによって作成することができる。この際、上部電極上部に接続用の金属を形成した後、除去工程を行うと自己整合的に接続孔が形成され、接続孔形成時のマスクプロセスを省略することができる。
【００４９】
つぎに、本発明の磁気素子の参考例について説明する。
【００５０】
（参考例１）
図２（ａ）から（ｆ）は本発明の参考例１を製造工程毎に断面を示した模式的図である。なお、図２（ｆ）は最終形状である。すなわち、この実施例では、下部データ線、または選択トランジスタへの接続用金属パッド（下部配線パターン）上へＴＭＲ素子を形成する場合を示している。
【００５１】
図２（ｆ）に示すように、参考例１の強磁性トンネル接合を用いた磁気素子は、金属膜で形成された下部配線パターン１１の上面に形成された絶縁層の所定個所に、ＴＭＲ素子１４が形成され、このＴＭＲ素子１４の下部電極２１が下部配線パターン１１に接続している。また、ＴＭＲ素子１４の下部電極２１の上部にはトンネルバリア２２を介して上部電極２３が強磁性トンネル接合により形成され、この上部電極２３は接続プラグであるコンタクトメタル１５を介して上部配線パターン１６に接続している。
【００５２】
次にこれらの構成についての製造方法を説明する。まず、下部配線パターン１１を形成する第１金属膜（Ｗ２００ｎｍ／ＴｉＮ５０ｎｍ）の積層膜に膜厚３００ｎｍのＳｉＯ２からなる第１絶縁膜１２をプラズマＣＶＤ法により堆積する。その後、フォトレジスト１３の塗布と露光、現像工程により図２（ａ）で示すようにフォトレジスト１３に埋め込み部分を規定する開口部１３ａを形成する。次に、フロロカーボン系の反応ガスを用いたＲＩＥにより、第１絶縁膜１２を第１金属膜１１に達するまでエッチングして接続孔１２ａを得る。その際に下部配線パターン１１である第１金属膜の表面のＴｉＮはエッチングストッパー膜として機能する。（図２（ｂ））。フォトレジスト１３を溶剤により除去した後（図２（ｃ））、成膜用の真空装置にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行う。引き続いて同一真空装置内で、ＴＭＲ１４の下部電極２１、トンネルバリア２２、上部電極２３を堆積する。（図２（ｄ））。
【００５３】
参考例１では、電子線加熱蒸着装置（不図示）およびクヌーセンセルを備えた超高真空ＭＢＥ装置（不図示）を成膜に用いた。蒸発源とウエハとの距離は約４０ｃｍ離れており、蒸発源からの分子線はおおむね平行にウエハに入射する。下部電極２１はＮｉＦｅ２０ｎｍ／Ｃｏ５ｎｍの二層膜、上部電極２３はＣｏ２０ｎｍ単層膜からなり、それぞれ電子線加熱蒸発法により堆積した。トンネルバリア２２は膜厚１ｎｍのアモルファスＡｌ２Ｏ３からなり、酸素雰囲気中でクヌーセンセルからＡｌを蒸発させて、ウエハ上に堆積した。上部電極２３の堆積後、さらにコンタクトメタル１５として膜厚３００ｎｍのＡｌをスパッタ法により堆積した。（図２（ｄ））その後、真空装置から取り出し、ＣＭＰ法により表面堆積層及び第１絶縁膜１２を除去して平坦化し第１絶縁膜１２と接続孔１２ａ内の金属を面一にする。この金属はコンタクトメタル１５となる。（図２（ｅ））この後、コンタクトメタル１５の加工面に生じる加工変質層をウエットエッチングで除去した後に上部配線パターンを形成する第２金属膜１６を形成する。第２金属膜１６は膜厚３００ｎｍのＡｌからなり、スパッタ法により全面に堆積した後、フォトリソグラフィとＲＩＥにより配線パターンを形成した。（図２（ｆ））。
【００５４】
参考例１では、コンタクトメタル１５の一部に達するまで表面堆積層及び第１絶縁膜１２を除去し、表面を平坦化することで、自己整合的に接続孔が形成されている。すなわち、従来行われてきたＣＭＰ法による表面平坦化後の層間絶縁膜形成、接続孔形成を省略することができる。
【００５５】
なお、上述の方法の問題点は、第１絶縁膜１２に形成された開口部１２ａ中に、如何に前記のＴＭＲ素子１４を構成する多層膜２１〜２３を平坦に堆積できるかにある。さらに開口部中に堆積した多層膜２１〜２３は、溝部以外に堆積した多層膜とは堆積時において完全に分断されていることが要求される。
【００５６】
それについては、上述のように、指向性の強い分子線が形成できるＭＢＥ法を用いることが好ましい。また開口部側面での第１絶縁膜の側壁形状を逆テーパ状としても良い。この場合、成膜後に開口部側面にボイドが生じるが、これはＣＭＰ法による表面除去前に、ＣＶＤ法等により新たに絶縁膜を堆積することで解決できる。
【００５７】
参考例１によれば、ＴＭＲ膜（素子）１４の形状を接続孔１２ａの形状により規定しているので、その形状を変更することでＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御することができる。
【００５８】
（参考例２）
図３（ａ）から（ｉ）は本発明の参考例２を製造工程毎に断面を示した模式的図である。なお、図３（ｉ）は最終形状である。すなわち、この参考例２では、下部データ線、または選択トランジスタへの接続用金属パッド（下部配線パターン）１１上へＴＭＲ素子を形成する場合を示している。
【００５９】
図３（ｉ）に示すように、参考例２の強磁性トンネル接合を用いたＴＭＲ素子１４は、接続プラグであるコンタクトメタル１５の側壁と底部にバリア部２２が形成されている以外は、参考例１の構造と同じであるので、図２と同一機能部分には同符号を付して個々の説明を省略する。
【００６０】
次にこれらの構成についての製造方法を説明する。
【００６１】
図３（ｃ）の工程までは、参考例１と同一であるので、その詳細な説明は省略する。第１絶縁膜１２に開口部１２ａを形成した後、成膜用の真空装置にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行った後、ＴＭＲ素子１４の下部電極２１となるＮｉＦｅ５ｎｍ／ＩｒＭｎｌ５ｎｍ／Ｃｏ５ｎｍの三層膜をＭＢＥ法により形成する。（図３（ｄ））。引き続いて同一真空装置内でトンネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３膜をＡｌ２Ｏ３ターゲットからのスパッタ法により形成する。その後、プラズマＣＶＤ法により膜厚３００ｎｍのＳｉＯ２膜３１を堆積する。この際、トンネルバリア２２を形成するＡｌ ２Ｏ３膜保護のためＣＶＤ成膜前に膜厚１０ｎｍ程度のＳｉＯ２膜をスパッタであらかじめ全面に成膜しておいても良い。（図３（ｅ））。
【００６２】
次にＣＭＰ法により第１絶縁膜１２の一部に達するまで表面堆積層を除去する。ついでウエットエッチングにより開口部に残置されたＳｉＯ２膜３１を除去する。（図３（ｆ）。その後、成膜用の真空装置にマウントし、表面清浄化のため２５０℃のアニールを行った後、ＴＭＲ素子１４の上部電極２３となるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの二層膜をＭＢＥ法により、さらにコンタクトメタル１５として膜厚３００ｎｍのＡｌをスパッタ法により堆積した。（図３（ｇ））。
【００６３】
その後、真空装置から取り出し、ＣＭＰ法により表面堆積層及び第１絶縁膜１２の一部を除去し表面を平坦化することにより自己整合的に接続孔１２ａが形成される。（図３（ｈ））。
【００６４】
その後、コンタクトメタル１５の加工変質層をウエットエッチングで除去した後に上部配線パターンを形成する第２金属膜１６を形成する。第２金属膜１６は膜厚３００ｎｍのＡｌからなり、スパッタ法により全面に堆積した後、フォトリソグラフィとＲＩＥにより配線パターンを形成した。（図３（ｉ））
参考例２によれば、ＴＭＲ１４の形状を接続孔１２ａの形状により規定しているので、その形状を変更することでＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御することができる。
【００６５】
次に、本発明の実施例について説明する。
（実施例１）
図４（ａ）から（ｋ）は本発明の実施例１を製造工程毎に断面を示した模式的図である。なお、図４（ｋ）は最終形状である。すなわち、この実施例１では、下部データ線、または選択トランジスタへの接続用金属パッド（配線パターン）１１上へＴＭＲ素子を形成する場合を示している。
【００６６】
図４（ｋ）に示すように本実施例の強磁性トンネル接合を用いた磁気素子は、金属膜で形成された下部配線パターン１１の上面に形成された第１絶縁層１２の所定個所に、ＴＭＲ素子１４が形成され、このＴＭＲ素子１４の下部電極２１が下部配線パターン１１に接続している。また、ＴＭＲ素子１４の下部電極２１の上部にはトンネルバリア２２を介して上部電極２３が形成され、この上部電極２３は第２絶縁層１７内のハードマスク３２を介して上部配線パターン１６に接続している。
【００６７】
次にこれらの構成についての製造方法を説明する。
【００６８】
図４（ｃ）の工程までは、参考例１と同一であるので、と同一であるので、その詳細な説明は省略する。第１絶縁膜に開口部１２ａを形成した後、成膜用の真空装置にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行った後、ＴＭＲ素子１４の下部電極２１となるＷ１００ｎｍ／Ｔａ１００ｎｍ／ＮｉＦｅ５ｎｍ／ＩｒＭｎ５ｎｍ／Ｃｏ５ｎｍの５層膜をスパッタ法により形成する。（図４（ｄ））。ついでＣＭＰ法により下部電極２１の表面まで表面堆積層の除去を行う。（図４（ｅ））。
【００６９】
引き続いて成膜用の真空装置（不図示）にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行った後、同一真空装置内でトンネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３膜をＡｌ２Ｏ３ターゲットからのスパッタ法により形成する。さらに同一真空装置内でＴＭＲ素子１４の上部電極２３となるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの２層膜をスパッタ法により堆積した。（図４（ｆ））。
【００７０】
その後、真空装置から取り出し、フォトリソグラフィ工程により図示のレジストパターン１３を形成する。（図４（ｇ））。ついで、蒸着法により膜厚２００ｎｍのＴｉを堆積し、溶剤でレジストを除去することで図４（ｈ）に示すハードマスク３２を形成する。このＴｉ膜をマスクとして、イオンミリング法により上部電極２３の加工を行う。（図４（ｉ））。
【００７１】
なお、ここでは、図示のようにハードマスク３２の断面積が下部電極２１の断面積よりも大きくなるように設定した。これにより、トンネルバリア２２を越えてエッチングが生じた場合にも、接合側面への導電性物質の再付着は起こらないため、素子特性の劣化を防ぐことができる。また本実施例の構成では、トンネルバリア２２のＡｌ２○３膜および第１絶縁膜１２をエッチングストップ膜として利用できる。
【００７２】
本実施例では、いわゆるリフトオフ法によりＴｉ膜からなるハードマスク３２を作成した。ハードマスク３２の作成法としては、例えば、Ａｌ膜の全面成膜後にＲＩＥ等でエッチングしても良い。その場合、上部電極２３上にＡｕ等のエッチングストップ膜を形成することは好ましい形態である。
【００７３】
その際は、ハードマスク３２とエッチングストップ膜の材料を変えＲＩＥ等のエッチング時における選択比を大きくする必要がある。この用途では例えばＡｌとＰｔ、Ｃｕとの組み合わせが適している。
【００７４】
上部電極２３の加工終了後、ハードマスク３２を残したまま、全面に膜厚２００ｎｍのＳｉＯ２からなる第２絶縁膜１７をプラズマＣＶＤ法により堆積する。（図４（ｊ））この後、ハードマスク３２に達するまで、第２絶縁膜１７をＣＭＰ法により除去することにより、自己整合的に接続孔１７ａを形成できる。（図４（ｋ））。
【００７５】
本実施例では、ハードマスク３２が導電性を有しているため、上部電極２３の加工終了後、ハードマスク３２の除去工程を経ることなく上部電極２３と第２金属膜１６との接続を得ることができる。また、ハードマスク３２にＳｉＯ２等の絶縁体を用いる場合には、図４（ｊ）と図４（ｋ）の間にハードマスク３２の除去工程を挿入すればよい。
【００７６】
本実施例によれば、ＴＭＲ１４の形状を接続孔１２ａ、１７ａの形状により規定しているので、その形状を変更することでＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御することができる。
【００７７】
（実施例２）図５（ａ）から（ｊ）は本発明の実施例２を製造工程毎に断面を示した模式的図である。なお、図５（ｊ）は最終形状である。すなわち、この実施例２では、下部データ線、または選択トランジスタへの接続用金属パッド（配線パターン）１１上へＴＭＲ素子を形成する場合を示している。
【００７８】
図４（ｊ）に示すように本実施例の強磁性トンネル接合を用いた磁気素子は、金属膜で形成された下部配線パターン１１の上面に形成された第１絶縁層１２の所定個所に、ＴＭＲ素子１４の下部電極２１が形成され、このＴＭＲ素子１４の下部電極２１が下部配線パターン１１に接続している。また、ＴＭＲ素子１４の下部電極２１の上部にはトンネルバリア２２を介して第２絶縁層１７内に上部電極２３が形成され、この上部電極２３は上部配線パターン１６に接続している。
【００７９】
次にこれらの構成についての製造方法を説明する。
【００８０】
図５（ｅ）の工程までは、実施例１と同一であるので、図４と同一機能部分には同一符号を付して、その詳細な説明は省略する。
【００８１】
すなわち、表面堆積層の除去後、成膜用の真空装置にマウントし、表面清浄化のためＡｒイオンによるクリーニング、２５０℃のアニールを行った後、同一真空装置内でトンネルバリア２２となる膜厚１ｎｍのＡｌ２Ｏ３膜をＡｌ２Ｏ３ターゲットからのスパッタ法により形成する。さらにトンネルバリア２２の上部には、トンネルバリア２２の界面を保護するためＳｉＮｌ０ｎｍのパッシべーション膜３３を堆積する。（図５（ｆ））、パッシべーション膜３３の堆積後、引き続いて、全面に膜厚２００ｎｍのＳｉＯ２からなる第２絶縁膜１７をプラズマＣＶＤ法により堆積する。
【００８２】
その後、フオトレジスト（不図示）の塗布工程と露光工程および現像工程によりフォトレジスト（不図示）に埋め込み部分を規定する開口部を形成する。
【００８３】
次に、フロロカーボン系の反応ガスを用いたＲＩＥにより、第２絶縁膜１７をパンシベーション膜３３に達するまでエッチングする。この際パッシベーション膜３３がエンチングストツパー膜として機能する。（図５（ｇ））、その後、まずウエットエッチングによりパッシベーション膜３３を除去する。ついで成膜用の真空装置にマウントし、表面清浄化のため２５０℃のアニールを行った後に、ＴＭＲ素子１４の上部電極２３となるＣｏ５ｎｍ／ＮｉＦｅ２０ｎｍの２層膜を、さらにコンタクトメタル（不図示）として膜厚３００ｎｍのＡｌをスパッタ法により堆積した。（図５（ｈ））。
【００８４】
その後、真空装置から取り出し、ＣＭＰ法により表面堆積層及び第２絶縁膜１７を除去することで自己整合的に接続孔１７ａが形成される。（図５（ｉ））その後、上部配線パターンを形成する第２金属膜１６を形成する。第２金属膜１６は膜厚３００ｎｍのＡｌからなり、スパッタ法により全面に堆積した後、フォトリソグラフィとＲＩＥにより配線パターンを形成した。（図５（ｊ））
本実施例によれば、ＴＭＲ１４の形状を接続孔１２ａ、１７ａの形状により規定しているので、その形状を変更することでＴＭＲ１４の抵抗値及び磁気特性を所望の値に制御することができる。
【００８５】
以上詳述したように、本発明の磁気素子、ならびその製造法を利用することで、イオンミリング法等の物理的スパッタリングによるエッチング法の使用を極力抑えることができる。
【００８６】
これにより、ウエハの特性劣化、歩留まり低下の原因となる、被加工物質の再付着、寸法変換差の低減、静電破壊の影響を低減することが可能となる。
【００８７】
【発明の効果】
本発明によれば、強磁性のトンネル接合部が形成され、記憶容量が大容量である磁気素子を歩留まり良く得ることができる。
【図面の簡単な説明】
【図１】本発明の磁気素子を形成した磁気メモリ装置の模式レイアウト図。
【図２】本発明の参考例を製造工程毎に素子の断面を示した模式的図。
【図３】本発明の参考例の製造工程を製造工程毎に素子の断面を示した模式的図。
【図４】本発明の実施例の製造工程毎に素子の断面を示した模式的図。
【図５】本発明の実施例の製造工程毎に素子の断面を示した模式的図。
Claims (4)
- 半導体基板上に設けられた第１の配線パターンと、前記半導体基板および前記第１の配線パターンの上に設けられた第１絶縁層と、この第１絶縁層上に形成された第２絶縁層と、前記第１絶縁層の前記配線パターン上の所定位置に形成された第１接続孔と、この第１接続孔の上部に連通して形成され前記第２絶縁層に形成された第２接続孔と、前記第１接続孔内に形成された第１強磁性電極と前記第２接続孔内に形成された第２強磁性電極がトンネルバリア層を介してトンネル接合を構成した強磁性トンネル接合と、この強磁性トンネル接合に接続した接続プラグと、この接続プラグに接続した第２の配線パターンを具備した磁気素子であって、前記第１強磁性電極および第２強磁性電極は、それぞれ前記第１および第２接続孔によって形状が規定され、かつ、前記第２強磁性電極の下部底面積は、前記第１強磁性電極の上部面積より大きいことを特徴とする磁気素子。
- 半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリア層を形成する工程と、このトンネルバリア層の上にパッシベーション膜を堆積後にこのパッシベーション膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜および前記パッシベーション膜を選択的に除去して前記トンネルバリア層に達する前記第１接続孔の上部面積より下部底面積が大きい第２接続孔を形成する工程と、第２接続孔内および前記第２絶縁膜上に第２強磁性電極膜を形成する工程と、前記第２絶縁膜上の前記第２強磁性電極膜を除去して、前記第２接続孔内に前記第２強磁性電極膜を残置させる工程と、前記第２強磁性電極膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法。
- 半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリア層を形成する工程と、このトンネルバリア層の上にパッシベーション膜を堆積後にこのパッシベーション膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜および前記パッシベーション膜を選択的に除去して前記トンネルバリア層に達する前記第１接続孔の上部面積より下部底面積が大きい第２接続孔を形成する工程と、第２接続孔内および前記第２絶縁膜上に第２強磁性電極膜および接続プラグ膜を形成する工程と、前記第２絶縁膜上の前記第２強磁性電極膜および前記接続プラグ膜を除去して、前記第２接続孔内に前記第２強磁性電極膜および前記接続プラグ膜を残置させる工程と、前記接続プラグ膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法。
- 半導体基板上に第１の配線パターンを形成する工程と、前記半導体基板および前記第１の配線パターンの上に第１絶縁膜を形成する工程と、前記第１絶縁膜を選択的に除去して前記配線パターンに達する第１接続孔を形成する工程と、第１接続孔内および前記第１絶縁膜上に第１強磁性電極膜を形成する工程と、前記第１絶縁膜上の前記第１強磁性電極膜を除去して、前記第１接続孔内に前記第１強磁性電極膜を残置させる工程と、前記第１接続孔内に残置された前記第１強磁性電極膜の上面および前記第１絶縁膜上にトンネルバリ ア層を形成する工程と、このトンネルバリア層の上に第２強磁性電極膜を形成する工程と、この第２強磁性電極膜上に前記第１接続孔内の前記第１強磁性電極膜の上部面積より大きな断面積を有するハードマスクを形成する工程と、このハードマスクを用いて前記第２強磁性電極膜を加工する工程と、加工された前記第２強磁性電極膜および前記第１絶縁膜の上に第２絶縁膜を形成する工程と、加工された前記第２強磁性電極膜上に位置する前記第２絶縁膜を選択的に除去して、前記第２強磁性電極膜に電気的に接続される第２の配線パターンを前記第２絶縁膜上に形成する工程とを具備することを特徴とする磁気素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089616A JP3877490B2 (ja) | 2000-03-28 | 2000-03-28 | 磁気素子およびその製造方法 |
| CN 01122315 CN1124359C (zh) | 2000-03-28 | 2001-06-24 | 冲压成型平面荫罩用Fe－Ni系合金及使用该合金的平面荫罩及彩色阴极射线管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000089616A JP3877490B2 (ja) | 2000-03-28 | 2000-03-28 | 磁気素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001284679A JP2001284679A (ja) | 2001-10-12 |
| JP3877490B2 true JP3877490B2 (ja) | 2007-02-07 |
Family
ID=18605350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000089616A Expired - Fee Related JP3877490B2 (ja) | 2000-03-28 | 2000-03-28 | 磁気素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3877490B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6653154B2 (en) * | 2001-03-15 | 2003-11-25 | Micron Technology, Inc. | Method of forming self-aligned, trenchless mangetoresistive random-access memory (MRAM) structure with sidewall containment of MRAM structure |
| EP1321941B1 (en) | 2001-12-21 | 2005-08-17 | Kabushiki Kaisha Toshiba | Magnetic random access memory with stacked memory cells |
| JP2003243630A (ja) | 2002-02-18 | 2003-08-29 | Sony Corp | 磁気メモリ装置およびその製造方法 |
| US6815248B2 (en) * | 2002-04-18 | 2004-11-09 | Infineon Technologies Ag | Material combinations for tunnel junction cap layer, tunnel junction hard mask and tunnel junction stack seed layer in MRAM processing |
| US7177179B2 (en) | 2002-04-23 | 2007-02-13 | Nec Corporation | Magnetic memory, and its operating method |
| KR100535046B1 (ko) * | 2002-12-30 | 2005-12-07 | 주식회사 하이닉스반도체 | 마그네틱 램의 형성방법 |
| JP2004363527A (ja) * | 2003-04-11 | 2004-12-24 | Toshiba Corp | 磁気記憶装置、データ複写装置、データ複写システム、データ複写プログラム、及びデータ複写方法 |
| JP2005142453A (ja) | 2003-11-10 | 2005-06-02 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置 |
| JP4869987B2 (ja) * | 2007-03-08 | 2012-02-08 | 株式会社アルバック | 磁気デバイスの製造方法、及び磁気デバイスの製造装置 |
| KR20100005058A (ko) * | 2007-03-30 | 2010-01-13 | 캐논 아네르바 가부시키가이샤 | 자성소자 제조방법 |
| US7579197B1 (en) | 2008-03-04 | 2009-08-25 | Qualcomm Incorporated | Method of forming a magnetic tunnel junction structure |
| US8634231B2 (en) | 2009-08-24 | 2014-01-21 | Qualcomm Incorporated | Magnetic tunnel junction structure |
| JP2011238679A (ja) | 2010-05-07 | 2011-11-24 | Fujitsu Semiconductor Ltd | 磁気記憶装置の製造方法及び磁気記憶装置 |
| JP2012043854A (ja) | 2010-08-16 | 2012-03-01 | Fujitsu Semiconductor Ltd | 磁気トンネル接合素子及びその製造方法 |
| JP2013246851A (ja) * | 2012-05-25 | 2013-12-09 | Toshiba Corp | 磁気記録ヘッドの製造方法 |
| CN116505904B (zh) * | 2023-06-29 | 2023-09-29 | 睿思芯科(深圳)技术有限公司 | 基于绕线的延迟单元 |
-
2000
- 2000-03-28 JP JP2000089616A patent/JP3877490B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001284679A (ja) | 2001-10-12 |
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| JP2005260083A (ja) | 磁気ランダムアクセスメモリ |
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| A131 | Notification of reasons for refusal |
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| A521 | Request for written amendment filed |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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