CN116505904B - 基于绕线的延迟单元 - Google Patents

Abstract

本发明适用于物理集成电路设计技术领域，尤其涉及一种基于绕线的延迟单元。本发明提出了一种应用与集成电路中的基于绕线的延迟单元，该延迟单元通过层叠设计能够更好地利用低金属层中的绕线区域，并通过紧邻连接形成延迟单元库，节约连接线，提高空间利用率，并且，还能够基于可编程控制的切断金属技术实现精确的路径延迟调节，提高绕线层的可修复能力，具有高兼容的特性。

Description

基于绕线的延迟单元

技术领域

本发明适用于物理集成电路设计技术领域，尤其涉及一种基于绕线的延迟单元。

背景技术

随着制程工艺的提升，在集成电路（Integrated Circuit，IC）的先进技术节点，导线电阻显著增加，使时序收敛变得越来越困难。但是，集成电路中增加的导线延迟在需要时可用于实现时序收敛，这样的结构称为延时单元（Delay Cell）。目前有两种典型的延迟单元：一，保持缓冲器（Hold Buffer），用于修复保持时间（Hold Time）违例；二，时钟缓冲器（Clock Buffer），用于调节时钟偏移（Clock Skew）。

大多数的保持时间违例都在几皮秒的尺度上，为了修复保持时间违例，需要在集成电路中***数十万或更多的保持缓冲器。***保持缓冲器的缺点包括但不限于：

保持时间违例的过度修复，因为***保持缓冲器所取得的时序延迟往往超过所需要的，并可能导致如共享部分逻辑锥的路径的预置时间（Setup Time）违例；

***大量保持缓冲器会干扰局部单元摆放和绕线，造成设计违例；

保持缓冲器可能放置在远离目标位置的地方，使得局部区域出现拥塞；

增加集成电路的功耗；

延时单元在不同工艺（Process）、电压（Voltage）、温度（Temperature） 情况下不会按比例变化，从而导致过多非必要的手工修复（Timing ECO）。

较低的时钟偏移有利于2GHz以上高性能CPU（中央处理器）设计，调节时钟偏移一般是通过在集成电路中***时钟缓冲器和使用不同驱动能力的时钟缓冲器来实现。但类似的，***时钟缓冲器的方式会具有以下缺点：

时钟缓冲器的调整量较为粗糙，通过时钟缓冲器实现的延迟可能超过需要的延迟；

高性能CPU设计中一般采用时钟网格（Clock Mesh）的设计，然而时钟网格的逻辑基数固定，通常不允许***额外的时钟缓冲器；

由于时钟节点所驱动的时序单元量众多，难以分别对每一个时序单元量的时钟偏移调节到理想的数值。

因此，有必要提供一种新的延迟单元设计来解决上述问题。

发明内容

本发明提供一种基于绕线的延迟单元，旨在解决现有技术的延迟单元设计受限于制程工艺和实现原理而不能精确调节路径延迟的技术问题。

本发明具体提供了一种基于绕线的延迟单元，所述延迟单元包括标准子单元、和与所述标准子单元相邻并连接的至少一个绕线子单元：所述标准子单元包括输出引脚，每一所述绕线子单元包括绕线输入端、绕线层和绕线输出端；与所述标准子单元相邻并连接的所述绕线子单元的所述绕线输入端与所述输出引脚之间实现电连接，其中，

所述绕线层由至少两条绕线金属相接形成，每一所述绕线金属上设有多个通孔，不同的所述绕线金属之间通过插设于所述通孔的电阻金属实现电连接，并形成由多个所述绕线金属并联连接的层次堆叠结构，且不同的所述绕线金属之间堆叠时满足预设最小导线间距。

更进一步地，每一所述绕线子单元的所述绕线输入端和所述绕线输出端皆与所述标准子单元的所述输出引脚处于同一金属层。

更进一步地，不同的两个所述绕线子单元之间，通过将其中一个所述绕线子单元的所述绕线输出端和另一个所述绕线子单元的所述绕线输入端紧邻相接实现电连接，并形成层次堆叠结构。

更进一步地，不同的所述绕线子单元中的所述绕线层的有效绕线总长不同。

更进一步地，所述标准子单元设置于集成电路的M0金属层级或多晶硅层级，所述绕线子单元设置于M1金属层级、或M2金属层级、或M3金属层级。

更进一步地，每一所述绕线金属上还设有多个控制引脚，所述绕线层还包括可编程控制并***所述控制引脚以调节所述绕线层的有效绕线总长的多个切断金属掩膜层。

更进一步地，所述绕线金属、所述电阻金属、以及所述切断金属掩膜层的电阻均不同。

更进一步地，所述延迟单元还包括设于所述标准子单元与所述绕线子单元之间的插指型电容子单元，所述插指型电容子单元的第一端分别与所述标准子单元的输出引脚以及所述绕线子单元的所述绕线输入端电连接，所述插指型电容子单元的第二端接地。

本发明所达到的有益效果，在于提出了一种应用与集成电路中的基于绕线的延迟单元，该延迟单元通过层叠设计能够更好地利用低金属层中的绕线区域，并通过紧邻连接形成延迟单元库，节约连接线，提高空间利用率，并且，还能够基于可编程控制的切断金属技术实现精确的路径延迟调节，提高绕线层的可修复能力，具有高兼容的特性。

附图说明

图1是本发明实施例提供的基于绕线的延迟单元的结构示意图；

图2是本发明实施例提供的绕线子单元中绕线层的平面结构示意图；

图3是本发明实施例提供的绕线子单元中绕线层的截面结构示意图；

图4是本发明实施例提供的绕线子单元中绕线层的立体结构示意图；

图5是本发明实施例提供的切断金属掩膜层的位置示意图；

图6是本发明实施例提供的延迟单元的连接示例图；

图7是本发明实施例提供的插指型电容子单元连接位置示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

具体的，请参照图1，图1是本发明实施例提供的基于绕线的延迟单元的结构示意图，所述延迟单元100包括标准子单元101、和与所述标准子单元100相邻并连接的至少一个绕线子单元102：所述标准子单元101包括输出引脚1011，每一所述绕线子单元102包括绕线输入端1021、绕线层1022和绕线输出端1023；与所述标准子单元101相邻并连接的所述绕线子单元102的所述绕线输入端1021与所述输出引脚1011之间实现电连接，所述延迟单元100具有整体输出端103。请参照图2、3、4，其分别是本发明实施例提供的绕线子单元中绕线层的平面、截面和立体结构示意图，其中，

所述绕线层1022由至少两条绕线金属10221相接形成，每一所述绕线金属10221上设有多个通孔10222，不同的所述绕线金属10221之间通过插设于所述通孔的电阻金属10223实现电连接，并形成由多个所述绕线金属10221并联连接的层次堆叠结构，且不同的所述绕线金属10221之间堆叠时满足预设最小导线间距。所述预设最小导线间距是相对于布线轨道间距而言的，确定绕线金属之间的间距有利于控制导线电阻。一般的，标准子单元101是一个信号处理单元，而绕线子单元102的绕线输入端1021通过与标准子单元101的输出引脚1011之间电连接，加长了标准子单元101于延迟单元100中的绕线总长度，使得电阻变高。

更进一步地，每一所述绕线子单元的所述绕线输入端和所述绕线输出端皆与所述标准子单元的所述输出引脚处于同一金属层。

更进一步地，不同的两个所述绕线子单元之间，通过将其中一个所述绕线子单元的所述绕线输出端和另一个所述绕线子单元的所述绕线输入端紧邻相接实现电连接，并形成层次堆叠结构。

在实施过程中，各个所述绕线子单元102设计为相似的形状，并统一输入、输出端的位置处于同一金属层，这样的设计是为了能够通过简单的前后拼接实现多个所述绕线子单元102的连接，并在将多个所述绕线子单元102连接时省去连接线，从而节约内部空间。

更进一步地，不同的所述绕线子单元102中的所述绕线层1022的有效绕线总长不同。每个独立的所述标准子单元101可以有多个与之匹配连接的所述绕线子单元102，通过将多个所述绕线子单元102设置不同的绕线总长，使得每个所述绕线子单元102具备不同的延迟，并根据实际的电路实体进行涉及，达到按需选择的效果。

更进一步地，所述标准子单元101设置于集成电路的M0金属层级或多晶硅层级，所述绕线子单元102设置于集成电路的M1金属层级、或M2金属层级、或M3金属层级。这样的设计是为了进一步省去连接线，节省面积和本地绕线资源。

更进一步地，每一所述绕线金属10221上还设有多个控制引脚，所述绕线层还包括可编程控制并***所述控制引脚以调节所述绕线层的有效绕线总长的多个切断金属掩膜层10224（cut metal）。具体的，请参照图5，图5是本发明实施例提供的切断金属掩膜层的位置示意图，在本发明实施例中，不同层的所述绕线金属相互堆叠形成如图5所示的多层堆叠且并联的线路设计，所述切断金属掩膜层10224对应的控制引脚设置于每段所述绕线金属的中间位置，所述切断金属掩膜层10224可以通过编程控制***所述控制引脚中，实际上是增加了当前的所述绕线金属10221的电阻值，由于并联线路会增加整体电阻，因此，这样的设计是通过控制整体的有效绕线总长，实现了所述延迟单元100的递增式的线延迟控制。

更进一步地，所述绕线金属、所述电阻金属、以及所述切断金属掩膜层的电阻均不同。

具体的，请参照图6，图6是本发明实施例基于绕线实现的所述延迟单元的一种连接示例，不同的所述延迟单元100作为总体电路中的不同节点（node1、node3）进行逻辑连接，其中，从作为输出端的节点（node2）开始的线路由本发明实施例中的所述绕线子单元组成，图6中的所述标准子单元101具有原始输出线缆，其电阻为r0，所述绕线子单元102包括3条绕线金属，各自的电阻分别为r1、r2、r3，各个所述绕线金属的输出后均连接了电容，加上原始的输出线缆，根据逻辑顺序其各自的电容值分别为c0、c1、c2、c3，在图6所示的情况下，整体的延迟量Delay应包括原本的所述标准子单元100的延迟GateDelay和由所述延迟子单元提供的延迟WireDelay，其满足：

Delay = GateDelay + WireDelay；

WireDelay ≈ r0×(c0+c1+c2+c3) + [(r1×(c1+c2+c3) + r2×(c2+c3) + r3×c3)]；

= r0×(c0+c1+c2+c3) + r1×(c1+c2+c3) + r2×(c2+c3) + r3×c3；

=c3×(r0+r1+r2+r3) + c2×(r0+r1+r2) + c1×(r0+r1) + c0×r0；

在此基础上，假设本发明实施例中设计的所述切断金属掩膜层***设置于r1和r3的位置，使得r1远大于r0，且r1远大于r3，则所述延迟子单元提供的延迟WireDelay满足：

WireDelay ≈ r1×(c1+c2+c3) + r2×(c2+c3)；

因此，上所述延迟单元实际实现的延迟r1×（c1+c2+c3）取决于总导线电容，这使得本发明实施例提供的可编程控制的所述切断金属掩膜层对于实现所述延迟单元中延迟量的微调具备实施意义。

另一方面，在上述延迟的关系式中可以推导出：通过增加r3和c3，所述绕线子单元102实现的延迟可以更大。因此，更进一步地，所述延迟单元100还包括设于所述标准子单元与所述绕线子单元之间的插指型电容子单元103，其连接方式可如图7所示，所述插指型电容子单元103的第一端分别与所述标准子单元101的输出引脚1011以及所述绕线子单元102的所述绕线输入端1021电连接，所述插指型电容子单元103的第二端接地。插指型电容器的设计能够更好地控制和调整整体的延迟。

本发明实施例所达到的有益效果，在于提出了一种应用与集成电路中的基于绕线的延迟单元，该延迟单元通过层叠设计能够更好地利用空间中的绕线区域，并通过紧邻连接形成延迟单元库，节约连接线，提高空间利用率，并且，还能够基于可编程控制的切断金属技术实现精确的路径延迟调节，提高绕线层的可修复能力，具有高兼容的特性。

上面结合附图对本发明的实施例进行了描述，所揭露的仅为本发明较佳实施例而已，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式用等同变化，均属于本发明的保护之内。

Claims (4)

1.一种基于绕线的延迟单元，其特征在于，所述延迟单元包括标准子单元和与所述标准子单元相邻并连接的至少一个绕线子单元；所述标准子单元包括输出引脚，每一所述绕线子单元包括绕线输入端、绕线层和绕线输出端；与所述标准子单元相邻并连接的所述绕线子单元的所述绕线输入端与所述输出引脚之间实现电连接，其中，

所述绕线层由至少两条绕线金属相接形成串联线路，每一所述绕线金属上设有多个通孔，不同的所述绕线金属之间通过插设于所述通孔的电阻金属实现电连接，不同的两个所述绕线子单元之间，通过将其中一个所述绕线子单元的所述绕线输出端和另一个所述绕线子单元的所述绕线输入端紧邻相接实现电连接，并形成层次堆叠结构，且不同的所述绕线金属之间堆叠时满足预设最小导线间距；

所述标准子单元设置于集成电路的M0金属层级或多晶硅层级，所述绕线子单元设置于集成电路的M1金属层级、或M2金属层级、或M3金属层级；每一所述绕线子单元的所述绕线输入端和所述绕线输出端皆与所述标准子单元的所述输出引脚处于同一金属层；

每一所述绕线金属上还设有控制引脚，所述绕线层还包括可编程控制并***所述控制引脚以调节所述绕线层的有效绕线总长的多个切断金属掩膜层。

2.如权利要求1所述的基于绕线的延迟单元，其特征在于，不同的所述绕线子单元中的所述绕线层的有效绕线总长不同。

3.如权利要求1所述的基于绕线的延迟单元，其特征在于，所述绕线金属、所述电阻金属、以及所述切断金属掩膜层的电阻均不同。

4.如权利要求1所述的基于绕线的延迟单元，其特征在于，所述延迟单元还包括设于所述标准子单元与所述绕线子单元之间的插指型电容子单元，所述插指型电容子单元的第一端分别与所述标准子单元的输出引脚以及所述绕线子单元的所述绕线输入端电连接，所述插指型电容子单元的第二端接地。