JP2005142453A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 微細化をさらに進めることができる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 本発明に係る半導体装置の製造方法は、絶縁膜９に溝９０を形成する工程と、絶縁膜９上および溝９０内に下面電極材料膜１０を形成する工程と、絶縁膜９上および溝９０内において、下面電極材料膜１０上に強誘電体材料膜１１を形成する工程と、絶縁膜９上および溝９０内において、強誘電材料体膜１１上に上面電極材料膜１２を形成する工程と、絶縁膜９上および溝９０上をＣＭＰ研磨して、上面電極材料膜１２および強誘電体材料膜１１を絶縁膜９上から除去し、かつ溝９０内に上面電極材料膜１２及び強誘電体材料膜１１を残すことにより、溝９０内に容量素子を形成する工程を具備する。
【選択図】 図１

Description

本発明は半導体装置の製造方法及び半導体装置に関する。特に本発明は、微細化をさらに進めることができる半導体装置の製造方法及び半導体装置に関する。また本発明は、電極間または配線間のショートを抑制することができる半導体装置の製造方法及び半導体装置に関する。

図４は、従来の半導体装置を示す断面図である。この半導体装置は、容量素子として誘電体キャパシタを用いた不揮発性メモリ（ＦｅＲＡＭ；ferroelectric random-access memory）であり、例えば以下に示す方法によって製造される（特許文献１参照）。

まず、シリコン基板１０１にＭＯＳトランジスタを形成する。
すなわち、シリコン基板１０１にＬＯＣＯＳ法により素子分離膜１０２を形成し、素子分離膜１０２の相互間の素子領域に熱酸化法によりゲート酸化膜１０３を形成する。次いで、このゲート酸化膜１０３を含む領域の上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜１０３の上にゲート電極１０４を形成する。次いで、このゲート電極をマスクとしてシリコン基板１０１に不純物イオンをイオン注入する。次いで、ゲート電極１０４の側壁にサイドウオール１０５を形成し、このサイドウオール及びゲート電極をマスクとして不純物イオンをイオン注入し、所定の熱処理を施す。これにより、シリコン基板１０１のＬＤＤ(Lightly Doped Drain)領域には低濃度拡散層１０６が形成され、シリコン基板１０１のソース/ドレイン領域にはソース拡散層及びドレイン拡散層となる不純物層１０７が形成される。

次いで、このＭＯＳトランジスタ及び素子分離膜１０２を含む全面上に、導電膜、強誘電体膜および導電膜をこの順に堆積し、第２の導電膜、強誘電体膜および第１の導電膜をパターニングすることにより、素子分離膜１０２上に、下面電極１１０、強誘電体材料膜１１１、および上面電極１１２を有する容量素子を形成する。

次いで、この容量素子及びＭＯＳトランジスタを含む全面上に層間絶縁膜１１３を堆積する。次いで、層間絶縁膜１１３に不純物層１０７上に位置する接続孔、上面電極１１２の上に位置する接続孔をそれぞれ形成する。次いで、これら接続孔内及び層間絶縁膜１１３上にＡｌ合金膜を堆積し、このＡｌ合金膜をパターニングする。これにより、層間絶縁膜１１３の上には、不純物層１０７及び上面電極１１２それぞれに接続されたＡｌ合金配線１１４が形成される。
特開２００３−１３３５２２

容量素子において、上面電極および下面電極は、耐熱性が要求されるため、白金など耐熱性がある金属が用いられている。白金は耐熱性のほかに耐反応性および耐腐食性も高い。したがって、下面電極、強誘電体膜、および上面電極を同一工程でパターニングするときには、汎用されているＲＩＥ（Reactive Ion Etching）ではなく、イオンリミングなど物理性の強いエッチングを用いる必要があった。

しかし、物理性の強いエッチングを用いると一般的にテーパーが形成されやすい。このため容量素子の微細化を進めることが難しかった。また、エッチング時にパーティクルが発生しやすいため、上面電極１１２および下面電極１１０がショートしたり、Ａｌ合金配線１１４がショートすることが考えられる。
本発明は上記のような事情を考慮してなされたものであり、その目的は、微細化をさらに進めることができる半導体装置の製造方法及び半導体装置を提供することにある。また本発明の目的は、ショートを抑制することができる半導体装置の製造方法及び半導体装置を提供することにもある。

上記課題を解決するため、本発明にかかる半導体装置の製造方法は、
絶縁膜に溝を形成する工程と、
前記絶縁膜上および前記溝内に下面電極材料膜を形成する工程と、
前記絶縁膜上および前記溝内において、前記下面電極材料膜上に強誘電体材料膜を形成する工程と、
前記絶縁膜上および前記溝内において、前記強誘電材料体膜上に上面電極材料膜を形成する工程と、
前記絶縁膜上および前記溝上をＣＭＰ研磨して、前記上面電極材料膜および前記強誘電体材料膜を前記絶縁膜上から除去し、かつ前記溝内に前記上面電極材料膜及び前記強誘電体材料膜を残すことにより、前記溝内に容量素子の上面電極及び強誘電体膜を形成する工程と
を具備する。

この半導体装置の製造方法によれば、絶縁膜上に形成された上面電極材料膜及び強誘電体材料膜をＣＭＰ研磨で除去してパターニングすることにより、容量素子の上面電極及び強誘電体膜が溝の中に形成される。このため上面電極材料膜及び強誘電体材料膜をパターニングするときにイオンリミングを行わなくてよい。したがってパーティクルの発生量が少なくなり、上面電極と下面電極のショートを抑制することができる。また、上面電極及び下面電極を外部に接続する配線のショートを抑制することができる。

上面電極材料膜および強誘電体膜を除去する工程において、絶縁膜上の下面電極材料膜の少なくとも一部を溝内から連続した状態で残すことにより容量素子の亀電極を形成することも可能である。このようにすると、絶縁膜の上の部分において容量素子の下面電極を配線に接続することができる。したがって簡単な構造で下面電極を配線に接続することができる。
このとき、下面電極材料膜を形成する工程は、スパッタリングまたはＣＶＤ法で下面電極材料膜を形成する工程を含むのが好ましい。このようにすると、下面電極材料膜は、溝内から絶縁膜上まで断線することなく連続して形成されやすくなる。また溝を形成する工程において、溝の側面にテーパーを形成してもよいし、溝の側面および底面の境界をなだらかに形成してもよい。このようにすると、下面電極材料膜は、形成時に、溝の側面、又は溝の側面と底面との境界において、断線しにくくなる。

本発明に係る他の半導体装置の製造方法は、
絶縁膜に第１の溝を形成する工程と、
前記第１の溝の底面に第２の溝を形成する工程と、
前記絶縁膜の表面、前記第１の溝内、および前記第２の溝内に、下面電極材料膜を形成する工程と、
前記絶縁膜、前記第１の溝、および前記第２の溝において、前記下面電極材料膜上に強誘電体材料膜を形成する工程と、
前記絶縁膜、前記第１の溝、および前記第２の溝において、前記強誘電体材料膜上に上面電極材料膜を形成する工程と、
前記絶縁膜、前記第１の溝、および前記第２の溝の上をＣＭＰ研磨して、前記上面電極材料膜、前記強誘電体材料膜および前記下面電極材料膜を前記絶縁膜上から除去するとともに、前記上面電極材料膜および前記強誘電体材料膜を前記第１の溝上から除去することにより、前記第２の溝内に容量素子を形成するとともに前記第１の溝において前記下面電極材料膜を露出させる工程と
を具備する。

この半導体装置の製造方法によれば、絶縁膜上に形成された上面電極材料膜、強誘電体材料膜、及び下面電極材料膜をＣＭＰ研磨で除去してパターニングすることにより、容量素子が第２の溝の中に形成される。このため上面電極材料膜、強誘電体膜、及び下面電極材料膜をパターニングするときにイオンリミングを行わなくてよい。
したがってパーティクルの発生量が少なくなり、上面電極と下面電極のショートを抑制することができる。また、上面電極及び下面電極を外部に接続する配線間のショートを抑制することができる。さらに上面電極、強誘電体膜及び下面電極の側面にテーパーが形成されにくいため、容量素子をさらに微細化することができる。

電極材料膜を形成する工程において、下面電極材料膜を、第１の溝において膜厚が前記第１の溝の深さ以上となるように形成することも可能である。このようにすると、上面電極材料膜、強誘電体材料膜および下面電極材料膜を絶縁膜上から除去するときに、上面電極材料膜および強誘電体材料膜は、確実に第１の溝上から除去される。
また上面電極材料膜および強誘電体膜を除去する工程において、第１の溝上に形成された下面電極材料膜を第２の溝内から連続した状態で残すことも可能である。このようにすると、第２の溝上において、容量素子の下面電極を配線に接続することができるため、簡単な構造で下面電極を配線に接続することができる。

本発明に係る半導体装置は、
絶縁膜上に形成された溝と、
前記絶縁膜の表面の少なくとも一部から前記溝内にわたって連続して形成された下面電極と、
前記溝内かつ前記下面電極上に形成された強誘電体膜と、
前記溝内かつ前記強誘電体膜上に形成された上面電極と
を具備する容量素子を有する。

本発明に係る他の半導体装置は、
絶縁膜上に形成された第１の溝と、
前記第１の溝の底面に形成された第２の溝と、
前記第１の溝の底面の少なくとも一部から前記第２の溝内にわたって連続して形成された下面電極と、
前記第２の溝内かつ前記下面電極上に形成された強誘電体膜と、
前記第２の溝内かつ前記強誘電体膜上に形成された上面電極と
を具備する容量素子を有する。

本発明に係る半導体装置の製造方法は、
基板にトランジスタを形成する工程と、
前記基板に絶縁膜を形成する工程と、
前記絶縁膜に溝を形成する工程と、
前記絶縁膜上および前記溝内に下面電極材料膜を形成する工程と、
前記絶縁膜上および前記溝内において、前記下面電極材料膜上に強誘電体材料膜を形成する工程と、
前記絶縁膜上および前記溝内において、前記強誘電材料体膜上に上面電極材料膜を形成する工程と、
前記絶縁膜上および前記溝上をＣＭＰ研磨して、前記上面電極材料膜および前記強誘電体材料膜を前記絶縁膜上から除去し、かつ前記溝内に前記上面電極材料膜及び前記強誘電体材料膜を残すことにより、前記溝内に容量素子を形成する工程と
前記容量素子を前記トランジスタに電気的に接続するための配線を形成する工程と
を具備する。

本発明に係る他の半導体装置の製造方法は、
基板にトランジスタを形成する工程と、
前記基板に絶縁膜を形成する工程と、
前記絶縁膜に第１の溝を形成する工程と、
前記第１の溝の底面に第２の溝を形成する工程と、
前記絶縁膜の表面、前記第１の溝、および前記第２の溝内に、下面電極材料膜を形成する工程と、
前記絶縁膜上、前記第１の溝上、および前記第２の溝内において、前記下面電極材料膜上に強誘電体材料膜を形成する工程と、
前記絶縁膜上、前記第１の溝上、および前記第２の溝内において、前記強誘電体材料膜上に上面電極材料膜を形成する工程と、
前記絶縁膜、前記第１の溝、および前記第２の溝の上をＣＭＰ研磨して、前記上面電極材料膜、前記強誘電体材料膜および前記下面電極材料膜を前記絶縁膜上から除去するとともに、前記上面電極材料膜および前記強誘電体材料膜を前記第１の溝上から除去することにより、前記第２の溝内に容量素子を形成するとともに前記第１の溝において前記下面電極材料膜を露出させる工程と、
前記容量素子を前記トランジスタに電気的に接続するための配線を形成する工程と
を具備する。

本発明にかかる半導体装置は、
基板に形成されたトランジスタと、
前記基板上に形成された絶縁膜と、
前記絶縁膜上に形成された溝と、
前記絶縁膜の表面の少なくとも一部から前記溝内にわたって連続して形成された、容量素子の下面電極と、
前記溝内かつ前記下面電極上に形成された、容量素子の強誘電体膜と、
前記溝内かつ前記強誘電体膜上に形成された、容量素子の上面電極と
を具備し、
前記上面電極、前記強誘電体膜、前記下面電極からなる容量素子は前記トランジスタと接続している。

本発明にかかる他の半導体装置は、
基板に形成されたトランジスタと、
前記基板上に形成された絶縁膜と、
前記絶縁膜状に形成された第１の溝と、
前記第１の溝の底面に形成された第２の溝と、
前記第１の溝の底面の少なくとも一部から前記第２の溝内にわたって連続して形成された下面電極と、
前記第２の溝内かつ前記下面電極上に形成された強誘電体膜と、
前記第２の溝内かつ前記強誘電体膜上に形成された上面電極と
を具備し、
前記上面電極、前記強誘電体膜、前記下面電極からなる容量素子は前記トランジスタと接続している。

発明を実施するための形態

以下、図面を参照して本発明の実施の形態について説明する。 図１及び図２は、第１の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置は誘電体キャパシタを用いた不揮発性メモリである。

まず、図１（ａ）に示すように、シリコン基板１に素子分離膜２およびＭＯＳトランジスタを形成する。すなわち、シリコン基板１にＬＯＣＯＳ法により素子分離膜２を形成し、素子分離膜２の相互間の素子領域に熱酸化法によりゲート酸化膜３を形成する。次いで、このゲート酸化膜３の上を含む領域に、ＣＶＤ(Chemical Vapor Deposition)法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜３の上にゲート電極４を形成する。次いで、このゲート電極４をマスクとしてシリコン基板１に不純物イオンをイオン注入する。次いで、ゲート電極４の側壁にサイドウオール５を形成し、このサイドウオール５及びゲート電極４をマスクとして不純物イオンをイオン注入し、所定の熱処理を施す。これにより、シリコン基板１のＬＤＤ領域には低濃度拡散層６が形成され、シリコン基板１のソース/ドレイン領域にはソース拡散層及びドレイン拡散層である不純物層７が形成される。

次いで、このＭＯＳトランジスタ及び素子分離膜２を含む全面上に第１の層間絶縁膜９をＣＶＤ法により堆積する。第１の層間絶縁膜９は、例えば酸化シリコン膜であり、その厚さは５００〜１０００ｎｍ程度である。次いで、第１の層間絶縁膜９に溝９０を形成する。溝９０は、例えば以下のように形成される。まず第１の層間絶縁膜９の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第１の層間絶縁膜９上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして第１の層間絶縁膜９をエッチングすることにより、第１の層間絶縁膜９に溝９０を形成する。溝９０は、例えばドライエッチングで形成される。ここで、例えばエッチング時間を制御することにより、溝９０を所望の深さに形成することができる。

ここで、溝９０の側面９１にはテーパーをつけるのが好ましい。側面９１にテーパーをつけるためには、例えばＣＨＦ₃＋Ａｒ、ＣＦ４＋Ａｒ、またはＣＨＦ₃＋ＣＦ₄＋Ａｒを用いたプラズマ、もしくはこれらを組み合わせたプラズマで第１の層間絶縁膜９をエッチングすることにより溝９０を形成する。
また側面９１と底面９２の境界９３をなだらかに、たとえばまるみを有するように形成するのが好ましい。境界９３をなだらかに形成するためには、例えばＣＦ₄＋Ｏ₂を用いたプラズマにより溝９０の内面をオーバーエッチングする。

次いで、図１（ｂ）に示すように、溝９０内及び第１の層間絶縁膜９上に下面電極材料膜１０を形成する。下面電極材料膜１０は、例えば白金膜又は白金膜とタングステン（Ｗ）膜の積層膜などから形成され、等方的に成膜できる方法、例えばメタルＣＶＤまたはスパッタリングにより、１００〜３００ｎｍ程度の厚さに形成される。下面電極材料膜１０は、第１の層間絶縁膜９の表面から溝９０の中に至るまで、断線することなく連続して形成されるのが好ましい。下面電極材料膜１０を等方的に成膜できる方法で形成すると、下面電極材料膜１０は断線することなく連続して形成される。
また溝９０の側面９１にテーパーを設けると、下面電極材料膜１０は溝９０の中で断線することなく形成されやすくなる。また側面９１と底面９２の境界９３をなだらかにしても、下面電極材料膜１０は溝９０の中で断線することなく形成されやすくなる。溝９０の側面９１にテーパーを設け、かつ側面９１と底面９２の境界９３をなだらかにすると、下面電極材料膜１０は特に溝９０の中で断線することなく形成されやすくなる。

次いで、下面電極材料膜１０上の全面にＰＺＴ（ペロフスカイト構造のチタン酸ジルコン酸鉛；Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）、ＳＢＴ（ＳｒＢｉ₂（Ｔａ，Ｎｂ）₂Ｏ₉）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ₃）などの強誘電体材料膜１１を、例えばＣＶＤ法又はスパッタリングにより形成する。この強誘電体材料膜１１の厚さは平坦部で１００〜３００ｎｍ程度である。

ここでのＣＶＤ法は、Ｏ−Ｍ結合をもつ金属塩、金属錯体、金属アルコキシドなどを気体化したものを原料として、真空容器内で加熱された基板表面で熱分解し、酸素と反応させつつ強誘電体を堆積するものである。
またスパッタリングは、複数種類の金属又は合金、複数種類の酸化物粉末又は焼結体、もしくは薄膜組成に近い組成の酸化物焼結体からなるターゲットを、減圧下のアルゴン酸素雰囲気での放電によってできたアルゴンイオンや酸素イオンで衝撃して、これらイオンの運動量でターゲットから原子または分子を気相中にたたき出し、気相から強誘電体を堆積するものである。このとき、雰囲気中の酸素で酸化されることにより、強誘電体中に不足している酸素が補われる。
これらＣＶＤ法及びスパッタリングにおいて、基板温度が高い場合、強誘電体は堆積中に結晶化する。また基板温度が低い場合、強誘電体は、堆積後に、堆積中より高温に加熱されることにより結晶化する。

次いで、強誘電体材料膜１１上の全面に、例えば白金膜からなる上面電極材料膜１２を形成する。上面電極材料膜１２は、例えばメタルＣＶＤまたはスパッタリングにより、１００〜３００ｎｍ程度の厚さに形成される。

次いで、図１（ｃ）に示すように、上面電極材料膜１２及び強誘電体材料膜１１のうち第１の層間絶縁膜９の表面に形成されている部分をＣＭＰ(Chemical Mechanical Polishing)により研磨除去する。これにより、上面電極材料膜１２及び強誘電体材料膜１１がパターニングされ、上面電極材料膜１２及び強誘電体材料膜１１を溝９０の中に残すことにより、上面電極１２ａ及び強誘電体膜１１ａが溝９０の中に同時に形成される

ここで、ＣＭＰを行うとき、研磨補助材にＨ₂Ｏ₂を添加するのが好ましい。また本実施形態のように上面電極材料膜１２の主成分が白金の場合、上面電極材料膜１２に化学的反応を生じさせるのが難しいため、研磨材として物理的研磨の程度が強い物質、例えばＫ₂Ｃｒ₂Ｏ₇またはＫＣｌＯ₃を用いるのが好ましい。上面電極材料膜１２を形成する材料によっては、Ｆｅを混合した研磨材や、酸化性の強い研磨材を用いる。

尚、図に示した例では、第１の層間絶縁膜９上及び溝９０内に直接下面電極材料膜１０を形成しているが、第１の層間絶縁膜９上にＴｉ、Ｔａ、Ｉｒ、Ｗなどからなる高融点金属膜、もしくはその窒化膜及びその酸化膜のうちのいずれかの膜を形成し、この膜の上に導電膜を形成することも可能である。また、強誘電体材料膜１１の上に上面電極材料膜１２を形成しているが、強誘電体膜上にＴｉ、Ｔａ、Ｉｒ、Ｗなどからなる高融点金属膜、もしくはその窒化膜及びその酸化膜のうちのいずれかの膜を形成し、この膜の上に上面電極となるべき導電膜を形成することも可能である。この高融点金属膜、その窒化膜及びその酸化膜それぞれは、下面電極とその下層との密着性又は上面電極とその下層との密着性を向上させたり、酸素トラップの役割をなすものである。

次に、図２（ａ）に示すように、下面電極材料膜１０のうち、ＭＯＳトランジスタ上に位置する部分をイオンリミングにより除去する。
次いで、図２（ｂ）に示すように、容量素子及びＭＯＳトランジスタを含む全面上にシリコン酸化膜などの第２の層間絶縁膜１３をＣＶＤ法により堆積する。次いで、第２の層間絶縁膜１３の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、第２の層間絶縁膜１３上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして 第２の層間絶縁膜１３及び第１の層間絶縁膜９をエッチングすることにより、不純物層７上に位置する接続孔１３ａを形成する。このとき第２の層間絶縁膜１３がエッチングされることにより、上面電極１２ａ上に位置する接続孔１３ｂが接続孔１３ａと同時に形成される。また接続孔１３ｃも、下面電極１０ａのうち第１の層間絶縁膜９の表面に出ている部分の上に位置するように、接続孔１３ａと同時に形成される。なお接続孔１３ａ，１３ｂ及び１３ｃは、別々の工程において形成されてもよい。

次いで、これら接続孔内及び第２の層間絶縁膜１３上にＡｌ合金膜をスパッタリングにより堆積する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、Ａｌ合金膜上にレジストパターンを形成する。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングすることにより、図２（ｃ）に示すように、第２の層間絶縁膜１３の上に、不純物層７及び下面電極１０ａそれぞれに接続されたＡｌ合金配線１４ａ、ならびに上面電極１２ａに接続されたＡｌ合金配線１４ｂを形成する。

このようにして製造された半導体装置は図２（ｃ）に示す構造を有する。すなわち、シリコン基板１の表面には素子分離膜２が形成されており、この素子分離膜２の相互間の素子領域にはＭＯＳトランジスタが形成されている。素子分離膜２及びＭＯＳトランジスタの上には、溝９０を有する第１の層間絶縁膜９が形成されている。溝９０の中には下面電極１０ａ、強誘電体膜１１ａ及び上面電極１２ａがこの順に積層することにより、容量素子が形成されている。下面電極１０ａの一部は第１の層間絶縁膜９の表面まで延伸しており、Ａｌ合金配線１４ａによってＭＯＳトランジスタの不純物層７に電気的に接続されている。上面電極１２ａはＡｌ合金配線１４ｂに電気的に接続されている。

上記のとおり第１の実施の形態によれば、容量素子は以下のように形成される。すなわち第１の層間絶縁膜９に溝９０を形成し、第１の層間絶縁膜９表面及び溝９０内に下面電極材料膜１０、強誘電体材料膜１１及び上面電極材料膜１２をこの順に積層する。次いで第１の層間絶縁膜９表面に形成された強誘電体材料膜１１及び上面電極材料膜１２をＣＭＰ研磨し、上面電極１２ａと強誘電体膜１１ａを同時に形成する。次いで下面電極材料膜１０をイオンリミングによりパターニングして下面電極１０ａを形成する。このように、上面電極１２ａ、強誘電体膜１１ａ及び下面電極１０ａのすべてをイオンリミングによりパターニングするのではなく下面電極１０ａのみをイオンリミングによりパターニングするため、パーティクルの発生量は少ない。したがって、上面電極１２ａおよび下面電極１０ａがショートしたり、Ａｌ合金配線１４ａ，１４ｂがショートすることを抑制できる。

尚、Ａｌ合金配線１４ａ，１４ｂの付きまわりを改善する目的で接続孔１３ａ，１３ｂ，１３ｃの側面にエッチング時にテーパーを形成してもよい。また、接続孔内部にタングステン等の埋め込みプラグを配置すると、各部所からＡｌ合金配線への接続を確実に行うことができる。またＭＯＳトランジスタと容量素子とを接続する構成は、上記の形態に限定されるものではなく種々変更して実施することも可能である。

図３（ａ）〜（ｄ）は、本発明に係る第２の実施の形態による半導体装置の製造方法を示す断面図である。第１の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
まず図３（ａ）に示すように、素子分離膜２及びＭＯＳトランジスタを形成し、このＭＯＳトランジスタ及び素子分離膜２を含む全面上にシリコン酸化膜などの第１の層間絶縁膜９をＣＶＤ法により堆積する。これらの工程は第１の実施の形態と同じである。

次いで、第１の層間絶縁膜９上に第１の溝１２０をエッチングにより形成する。第１の溝１２０は、第１の実施の形態における溝９０と同じ工程によって形成されるが、深さは溝９０より浅く形成される。詳細には、第１の溝１２０の深さは、下面電極材料膜１０（後述）の厚さと略等しいか、やや厚い程度にする。

次いで、第１の溝１２０の底面に第２の溝１２２を形成する。第２の溝１２２は、以下のように形成される。まず第１の溝１２０を含む第１の層間絶縁膜９全面上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、第１の溝１２０の底面の一部が露出するようにレジストパターンを形成する。次いで、このレジストパターンをマスクとして第１の層間絶縁膜９をエッチングすることにより、第１の溝１２０の露出している部分に第２の溝１２２が形成される。ここで第２の溝１２２の深さは、下面電極材料膜１０の厚さ及び強誘電体材料膜１１（後述）の和に等しいか、やや深い程度にする。

なお、第２の溝１２２の側面にはテーパーをつけるのが好ましい。また第２の溝１２２の側面と底面の境界をなだらかに形成するのが好ましい。側面にテーパーをつける方法、及び側面と底面の境界をなだらかに形成する方法は、それぞれ第１の実施の形態において溝９０の側面にテーパーをつける方法、及び境界をなだらかに形成する方法と同じである。

次いで、図３（ｂ）に示すように、第１の溝１２０内、第２の溝１２２内及び第１の層間絶縁膜９上に下面電極材料膜１０を形成する。下面電極材料膜１０は、第１の溝１２０から第２の溝１２２の側面及び底面に至るまで、断線することなく連続して形成される。第２の溝１２２の側面がテーパーを有する場合、下面電極材料膜１０は形成時に断線しにくい。また側面と底面の境界がなだらかに形成されている場合も、下面電極材料膜１０は形成時に断線しにくい。第２の溝１２２の側面がテーパーをし、かつ側面と底面の境界がなだらかに形成されている場合、下面電極材料膜１０は形成時に特に断線しにくい。

次いで、下面電極材料膜１０全面上にＰＺＴ（ペロフスカイト構造のチタン酸ジルコン酸鉛；Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）、ＳＢＴ（ＳｒＢｉ₂（Ｔａ，Ｎｂ）₂Ｏ₉）、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ₃）などの強誘電体材料膜１１を、ＣＶＤ法又はスパッタリングにより形成する。次いで強誘電体材料膜１１上の全面に、上面電極材料膜１２を形成する。これらの工程も第１の実施の形態と同じである。

次いで、図３（ｃ）に示すように、上面電極材料膜１２、強誘電体材料膜１１、及び下面電極材料膜１０のうち第１の層間絶縁膜９の表面に形成されている部分をＣＭＰにより研磨除去する。ＣＭＰに用いる研磨材及び研磨補助材は第１の実施の形態と同じである。このようにして上面電極材料膜１２、強誘電体材料膜１１、及び下面電極材料膜１０それぞれがパターニングされ、第２の溝１２２の中に、上面電極１２ａ、強誘電体膜１１ａ及び下面電極１０ａからなる容量素子が形成される。
このとき、下面電極材料膜１０の厚さが第１の溝１２０の深さと略等しいか、またはやや厚いため、ＣＭＰ研磨時に上面電極材料膜１２及び強誘電体材料膜１１は第１の溝１２０の上から確実に除去され、第１の溝１２０の上において下面電極１０ａが露出する。

次いで、容量素子及びＭＯＳトランジスタを含む全面上に第２の層間絶縁膜１３をＣＶＤ法により堆積する。次いで、第１の実施の形態と同様の工程により、第２の層間絶縁膜１３に、不純物層７上に位置する接続孔１３ａ、上面電極１２ａ上に位置する接続孔１３ｂを形成するとともに、接続孔１３ｃを、下面電極１０ａのうち第１の溝１２０上に出ている部分の上に位置するように形成する。
次いで、これら接続孔内及び第２の層間絶縁膜１３上にＡｌ合金膜をスパッタリングにより堆積した後、このＡｌ合金膜を第１の実施の形態と同じ工程を用いてパターニングすることにより、図３（ｄ）に示すように、第２の層間絶縁膜１３の上に、不純物層７及び下面電極１０ａそれぞれに接続されたＡｌ合金配線１４ａ、ならびに上面電極１２ａに接続されたＡｌ合金配線１４ｂを形成する。

このようにして製造された半導体装置は、図３（ｄ）に示す構造を有する。すなわち、シリコン基板１の表面には素子分離膜２、ＭＯＳトランジスタ、及び第１の層間絶縁膜９が形成されている。第１の層間絶縁膜９には、第１の溝１２０及び第２の溝１２２が形成されている。第２の溝１２２の中には下面電極１０ａ、強誘電体膜１１ａ及び上面電極１２ａがこの順に積層することにより、容量素子が形成されている。下面電極１０ａは一部が第２の溝１２２の底面から第１の溝１２０の底面まで延伸しており、この延伸した部分において、下面電極１０ａはＡｌ合金配線１４ａを介してＭＯＳトランジスタの不純物層７に電気的に接続している。上面電極１２ａはＡｌ合金配線１４ｂに電気的に接続されている。

上記のとおり第２の実施の形態によれば、容量素子は以下のように形成される。すなわち第１の層間絶縁膜９に第１の溝１２０及び第２の溝１２２を形成し、第１の層間絶縁膜９表面、第１の溝１２０及び第２の溝１２２内に下面電極材料膜１０、強誘電体材料膜１１及び上面電極材料膜１２をこの順に積層する。そして下面電極材料膜１０、強誘電体材料膜１１及び上面電極材料膜１２を第１の層間絶縁膜９上からＣＭＰ研磨によって除去すると同時に、このＣＭＰ研磨によって強誘電体材料膜１１及び上面電極材料膜１２を第１の溝１２０及び第２の溝１２２上から除去する。これにより、下面電極１０ａ、強誘電体膜１１ａ、及び上面電極１２ａを有する容量素子が形成される。
このように、下面電極材料膜１０、強誘電体材料膜１１及び上面電極材料膜１２をパターニングして容量素子を形成する際にイオンリミングを用いる必要がないため、パーティクルの発生量は少ない。したがって、上面電極１２ａおよび下面電極１０ａがショートしたり、Ａｌ合金配線１４ａ，１４ｂがショートすることを抑制できる。また、パターニングにおいて従来技術のようなテーパーが形成されないため、容量素子をさらに微細化することができる。

図４（ａ）及び（ｂ）は、本発明にかかる第３の実施の形態による半導体装置の製造方法を示す断面図である。本実施の形態は第１の実施の形態と概略同じであるため、第１の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
まず図４（ａ）に示すように、シリコン基板１に素子分離膜２及びＭＯＳトランジスタを形成し、このＭＯＳトランジスタ及び素子分離膜２を含む全面上に、シリコン酸化膜などの第１の層間絶縁膜９を堆積する。これらの工程は第１の実施の形態と同じである。

次いで、第１の層間絶縁膜９上に溝９０を複数形成する。溝９０の形状及び形成方法は第１の実施の形態と同じである。
次いで、複数の溝９０それぞれの中及び第１の層間絶縁膜９上に下面電極材料膜１０、強誘電体材料膜１１、及び上面電極材料膜１２をこの順に積層し、上面電極材料膜１２及び強誘電体材料膜１１のうち第１の層間絶縁膜９の表面に形成されている部分をＣＭＰにより研磨除去する。これにより、図４（ｂ）に示すように複数の溝９０それぞれの中に上面電極１２ａ及び強誘電体膜１１ａが同時に形成される。

以後、第１の実施の形態と同じ工程を行うことにより、図４（ｂ）に示す構造の半導体装置が製造される。すなわち第１の層間絶縁膜９には複数の溝９０が形成されている。複数の溝９０それぞれの中には下面電極１０ａ、強誘電体膜１１ａ及び上面電極１２ａがこの順に積層することにより、容量素子が形成されている。下面電極１０ａは複数の溝間で導通している。他の構造については第１の実施の形態によって製造される半導体装置と同じである。

上記のとおり第３の実施の形態によれば、第１の実施の形態と同様の効果を得ることができる。また第１の層間絶縁膜９上に溝９０を複数形成することにより、複数の溝９０それぞれの中に容量素子を同時に形成することができる。

図５（ａ）及び（ｂ）は、本発明にかかる第４の実施の形態による半導体装置の製造方法を示す断面図である。本実施の形態は第２の実施の形態と概略同じであるため、第２の実施の形態と同一部分には同一符号を付し、異なる部分についてのみ説明する。
まず図５（ａ）に示すように、シリコン基板１に素子分離膜２及びＭＯＳトランジスタを形成し、このＭＯＳトランジスタ及び素子分離膜２を含む全面上にシリコン酸化膜などの第１の層間絶縁膜９を堆積する。そして第１の層間絶縁膜９の上に第１の溝１２０を形成する。これらの工程は第２の実施の形態と同じである。

次いで第１の溝１２０の底面に第２の溝１２２を複数形成する。第２の溝１２２を形成する工程は第２の実施の形態と同じである。
次いで、第１の溝１２０内、複数の第２の溝１２２それぞれの中及び第１の層間絶縁膜９上に、下面電極材料膜１０、強誘電体材料膜１１、及び上面電極材料膜１２をこの順に積層し、上面電極材料膜１２、強誘電体材料膜１１、及び下面電極材料膜１０のうち第１の層間絶縁膜９の表面に形成されている部分をＣＭＰにより研磨除去する。このとき第２の実施の形態と同様に、上面電極材料膜１２及び強誘電体材料膜１１は第１の溝１２０の上から除去され、第１の溝１２０の上において下面電極１０ａが露出する。これにより、図５（ｂ）に示すように複数の第２の溝１２２それぞれの中に容量素子が形成される。

以後、第２の実施の形態と同じ工程を行うことにより、図５（ｂ）に示す構造の半導体装置が製造される。すなわち第１の溝１２０の底面には複数の第２の溝１２２が形成されている。第２の溝１２２それぞれの中には下面電極１０ａ、強誘電体膜１１ａ及び上面電極１２ａがこの順に積層することにより、容量素子が形成されている。下面電極１０ａは各々の容量素子間で電気的に接続している。他は、第２の実施の形態により製造される半導体装置と同じである。

上記のとおり第４の実施の形態によれば、第２の実施の形態と同様の効果を得ることができる。また第１の溝１２０の底面に第２の溝１２２を複数形成することにより、複数の第２の溝１２２それぞれの中に容量素子を形成することができる。

尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

（ａ）乃至（ｃ）は、第１の実施の形態による半導体装置の製造方法を示す断面図。 （ａ）乃至（ｃ）は、半導体装置の製造方法において図１の続きを示す断面図。 （ａ）乃至（ｄ）は、第２の実施の形態による半導体装置の製造方法を示す断面図。 （ａ）及び（ｂ）は、第３の実施の形態による半導体装置の製造方法を示す断面図。 （ａ）及び（ｂ）は、第４の実施の形態による半導体装置の製造方法を示す断面図。 従来の半導体装置の構造を示す断面図。

符号の説明

１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６，１０６…低濃度拡散層、７，１０７…拡散層、９…第１の層間絶縁膜、１０…下面電極材料膜、１０ａ，１１０…下面電極、１１…強誘電体材料膜、１１ａ，１１１…強誘電体膜、１２…上面電極材料膜、１２ａ，１１２…上面電極、１３…第２の層間絶縁膜、１３ａ，１３ｂ，１３ｃ…接続孔、１４ａ，１４ｂ…Ａｌ合金配線、９０…溝、１２０…第１の溝、１２２…第２の溝

Claims (14)

1. 絶縁膜に溝を形成する工程と、
   前記絶縁膜上および前記溝内に下面電極材料膜を形成する工程と、
   前記絶縁膜上および前記溝内において、前記下面電極材料膜上に強誘電体材料膜を形成する工程と、
   前記絶縁膜上および前記溝内において、前記強誘電材料体膜上に上面電極材料膜を形成する工程と、
   前記絶縁膜上および前記溝上をＣＭＰ研磨して、前記上面電極材料膜および前記強誘電体材料膜を前記絶縁膜上から除去し、かつ前記溝内に前記上面電極材料膜及び前記強誘電体材料膜を残すことにより、前記溝内に容量素子の上面電極及び強誘電体膜を形成する工程と
   を具備する半導体装置の製造方法。
2. 前記上面電極材料膜及び前記強誘電体材料膜を残す工程において、前記絶縁膜上の前記下面電極材料膜の少なくとも一部を前記溝内から連続した状態で残すことにより前記容量素子の下面電極を形成する請求項１に記載の半導体装置の製造方法。
3. 前記下面電極材料膜を形成する工程は、スパッタリングまたはＣＶＤ法で前記下面電極材料膜を形成する工程を含む請求項２に記載の半導体装置の製造方法。
4. 前記溝を形成する工程において、前記溝の側面にテーパーを形成する請求項２に記載の半導体装置の製造方法。
5. 前記溝を形成する工程において、前記溝の側面と底面との境界をなだらかに形成する、請求項２または４に記載の半導体装置の製造方法。
6. 絶縁膜に第１の溝を形成する工程と、
   前記第１の溝の底面に第２の溝を形成する工程と、
   前記絶縁膜の表面、前記第１の溝内、および前記第２の溝内に、下面電極材料膜を形成する工程と、
   前記絶縁膜、前記第１の溝、および前記第２の溝において、前記下面電極材料膜上に強誘電体材料膜を形成する工程と、
   前記絶縁膜、前記第１の溝、および前記第２の溝において、前記強誘電体材料膜上に上面電極材料膜を形成する工程と、
   前記絶縁膜、前記第１の溝、および前記第２の溝の上をＣＭＰ研磨して、前記上面電極材料膜、前記強誘電体材料膜および前記下面電極材料膜を前記絶縁膜上から除去するとともに、前記上面電極材料膜および前記強誘電体材料膜を前記第１の溝上から除去することにより、前記第２の溝内に容量素子を形成するとともに前記第１の溝において前記下面電極材料膜を露出させる工程と
   を具備する半導体装置の製造方法。
7. 前記下面電極材料膜を形成する工程において、前記下面電極材料膜を、前記第１の溝において膜厚が前記第１の溝の深さ以上となるように形成する請求項６に記載の半導体装置の製造方法。
8. 前記上面電極材料膜および前記強誘電体膜を除去する工程において、前記第１の溝上に形成された前記下面電極材料膜を前記第２の溝内から連続した状態で残す請求項６に記載の半導体装置の製造方法。
9. 絶縁膜上に形成された溝と、
   前記絶縁膜の表面の少なくとも一部から前記溝内にわたって連続して形成された下面電極と、
   前記溝内かつ前記下面電極上に形成された強誘電体膜と、
   前記溝内かつ前記強誘電体膜上に形成された上面電極と
   を具備する容量素子を有する半導体装置。
10. 絶縁膜上に形成された第１の溝と、
    前記第１の溝の底面に形成された第２の溝と、
    前記第１の溝の底面の少なくとも一部から前記第２の溝内にわたって連続して形成された下面電極と、
    前記第２の溝内かつ前記下面電極上に形成された強誘電体膜と、
    前記第２の溝内かつ前記強誘電体膜上に形成された上面電極と
    を具備する容量素子を有する半導体装置。
11. 基板にトランジスタを形成する工程と、
    前記基板に絶縁膜を形成する工程と、
    前記絶縁膜に溝を形成する工程と、
    前記絶縁膜上および前記溝内に下面電極材料膜を形成する工程と、
    前記絶縁膜上および前記溝内において、前記下面電極材料膜上に強誘電体材料膜を形成する工程と、
    前記絶縁膜上および前記溝内において、前記強誘電材料体膜上に上面電極材料膜を形成する工程と、
    前記絶縁膜上および前記溝上をＣＭＰ研磨して、前記上面電極材料膜および前記強誘電体材料膜を前記絶縁膜上から除去し、かつ前記溝内に前記上面電極材料膜及び前記強誘電体材料膜を残すことにより、前記溝内に容量素子を形成する工程と
    前記容量素子を前記トランジスタに電気的に接続するための配線を形成する工程と
    を具備する半導体装置の製造方法。
12. 基板にトランジスタを形成する工程と、
    前記基板に絶縁膜を形成する工程と、
    前記絶縁膜に第１の溝を形成する工程と、
    前記第１の溝の底面に第２の溝を形成する工程と、
    前記絶縁膜の表面、前記第１の溝、および前記第２の溝内に、下面電極材料膜を形成する工程と、
    前記絶縁膜上、前記第１の溝上、および前記第２の溝内において、前記下面電極材料膜上に強誘電体材料膜を形成する工程と、
    前記絶縁膜上、前記第１の溝上、および前記第２の溝内において、前記強誘電体材料膜上に上面電極材料膜を形成する工程と、
    前記絶縁膜、前記第１の溝、および前記第２の溝の上をＣＭＰ研磨して、前記上面電極材料膜、前記強誘電体材料膜および前記下面電極材料膜を前記絶縁膜上から除去するとともに、前記上面電極材料膜および前記強誘電体材料膜を前記第１の溝上から除去することにより、前記第２の溝内に容量素子を形成するとともに前記第１の溝において前記下面電極材料膜を露出させる工程と、
    前記容量素子を前記トランジスタに電気的に接続するための配線を形成する工程と
    を具備する半導体装置の製造方法。
13. 基板に形成されたトランジスタと、
    前記基板上に形成された絶縁膜と、
    前記絶縁膜上に形成された溝と、
    前記絶縁膜の表面の少なくとも一部から前記溝内にわたって連続して形成された、容量素子の下面電極と、
    前記溝内かつ前記下面電極上に形成された、容量素子の強誘電体膜と、
    前記溝内かつ前記強誘電体膜上に形成された、容量素子の上面電極と
    を具備し、
    前記上面電極、前記強誘電体膜、前記下面電極からなる容量素子は前記トランジスタと接続している半導体装置。
14. 基板に形成されたトランジスタと、
    前記基板上に形成された絶縁膜と、
    前記絶縁膜状に形成された第１の溝と、
    前記第１の溝の底面に形成された第２の溝と、
    前記第１の溝の底面の少なくとも一部から前記第２の溝内にわたって連続して形成された下面電極と、
    前記第２の溝内かつ前記下面電極上に形成された強誘電体膜と、
    前記第２の溝内かつ前記強誘電体膜上に形成された上面電極と
    を具備し、
    前記上面電極、前記強誘電体膜、前記下面電極からなる容量素子は前記トランジスタと接続している半導体装置。
    
    

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