JP2012099195A

JP2012099195A - 半導体装置

Info

Publication number: JP2012099195A
Application number: JP2010247947A
Authority: JP
Inventors: Kazuhiko Kajitani; 一彦梶谷
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2010-11-04
Filing date: 2010-11-04
Publication date: 2012-05-24
Also published as: US20120113736A1; US8472272B2

Abstract

【課題】ビット線構成が階層化されたメモリセルアレイにおいて、隣接グローバルビット線間のカップリングノイズを抑制可能な半導体装置を提供する。
【解決手段】本発明の半導体装置のメモリセルアレイにおいて、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬ１〜ＧＢＬ４と、スイッチＳ１、Ｓ２と、両側のセンスアンプＳＡ１、ＳＡ２と、スイッチＳ３、Ｓ４を備えている。選択ワード線ＷＬ１、ＷＬ２上の４つのメモリセルＭＣに対し、最初にスイッチＳ２を導通、スイッチＳ１を非導通、スイッチＳ３、Ｓ４をグローバルビット線ＧＢＬ１、ＧＢＬ２側にした状態でセンスアンプＳＡ１、ＳＡ２の増幅動作を行い、続いてスイッチＳ２を非導通、スイッチＳ１を導通、スイッチＳ３、Ｓ４をグローバルビット線ＧＢＬ３、ＧＢＬ４側にした状態でセンスアンプＳＡ１、ＳＡ２で増幅動作を行い、グローバルビット線間のカップリングノイズを抑制する。
【選択図】図１

Description

本発明は、グローバルビット線とローカルビット線とに階層化されたビット線構成を有するメモリセルアレイを備える半導体装置に関する。

近年、ＤＲＡＭ等の揮発性の半導体装置では、メモリセルアレイの微細化の進展に伴い、ビット線に接続されるメモリセル数の増加に起因する性能上の問題を克服するため、ビット線をグローバルビット線とローカルビット線とに階層化する構成が提案されている。例えば、メモリセルサイズとしては、６Ｆ２セルや４Ｆ２セル（Ｆは最小加工寸法）に縮小することが要請されており、この場合のビット線ピッチは加工限界である２Ｆにする必要がある。一方、階層化ビット線構成を有するメモリセルアレイにおいても、従来の構成と同様、それぞれのメモリセルのデータを保持すべく、オートリフレッシュモードやセルフリフレッシュモードなどのメモリセルのリフレッシュ動作を所定の周期で実行する必要がある。特に、ＤＲＡＭにおいて階層化ビット線構成を採用したメモリセルアレイでは、メモリセル数の増加に伴うリフレッシュ動作の消費電流の増加を抑制することが求められる。また、ＤＲＡＭの微細化に伴うメモリセル容量の低減に起因するセンスアンプのセンスマージンの低下を防止することが求められる。

例えば、特許文献１には、リフレッシュ動作時の消費電流を低減するために、ビット線対を略中央部で左右の領域に分離し、左右それぞれの領域でリフレッシュすべきワード線を１本ずつ選択し、各領域におけるビット線対の偶数番目と奇数番目のセットに対して１個の割合でセンスアンプを配置し、時系列で２回に分けてリフレッシュを行う技術が開示されている。しかし、特許文献１に開示された技術を６Ｆ２セルや４Ｆ２セルなどの小サイズのメモリセルに適用するには、ビット線ピッチを縮小可能なオープンビット線構成やシングルエンド構成を採用する必要がある。

一方、例えば、特許文献２、３には、メモリセル容量の低減に起因するセンスマージンの減少を防止するため、センスアンプを階層化する技術が開示されている。この場合、リフレッシュ時の消費電流を低減するため、特許文献１に対し特許文献２、３の技術を組み合わせた構成も適用可能であるが、かかる構成においては、階層化ビット線構成において隣接するグローバルビット線の間のカップリングノイズの影響により、リフレッシュ時のセンスマージンが低下することが問題となる。

上記の問題に対処するため、例えば、特許文献４、５には、階層化ビット線構成において、オープンビット線構成のローカルビット線とフォールデッドビット線構成のグローバルビット線とを配置し、両者を接続してセンス増幅することにより、一対のグローバルビット線に対するコモンモードノイズをキャンセルする技術が開示されている。また例えば、特許文献６には、特許文献４、５と同様の構成のローカルビット線及びグローバルビット線とにより上記と同様のセンス増幅を行うことに加え、センスアンプの増幅動作の直前まで非選択の側のグローバルビット線にプリチャージ電圧を供給することで、読み出し動作時の隣接ビット線間のノイズを抑制する技術が開示されている。さらに、特許文献６には、グローバルビット線をツイストすることにより、隣接する一対のグローバルビット線からのカップリングノイズをキャンセルする技術が開示されている。

特開２００６−２８６０９０号公報特開２００８−２６２６３２号公報特開２００８−２９４３１０号公報特開平８−８７８８０号公報特開２０００−１１４４９１号公報特開２００７−２８７２０９号公報

まず、上述の特許文献４、５に開示された技術によれば、隣接する一対のグローバルビット線からのカップリングノイズをキャンセルすることはできない。また、上述の特許文献６に開示された技術によれば、このようなカップリングノイズのキャンセルは可能であるものの、１本のローカルビット線に対応して２本（１対）のグローバルビット線を配置する必要がある。そのため、グローバルビット線のピッチに対し、メモリセルセルのサイズは必然的にグローバルビット線の配線ピッチの２倍以下にできず、メモリセルのサイズの縮小が制約されるという問題がある。例えば、グローバルビット線を最小の２Ｆの配線ピッチで配線できたとしても、メモリセルのサイズは８Ｆ２(２×２Ｆ×２Ｆ)となってしまうため、６Ｆ２や４Ｆ２に比べて大きくなることは避けられない。また、特許文献６に開示されているように、グローバルビット線をツイストする場合は、そのためにメモリセルアレイの面積が増加するという問題もある。このように、従来の階層化ビット線構成を採用したメモリセルアレイにおいては、メモリセルのサイズの縮小と、リフレッシュ時の消費電力の低減と、カップリングノイズに起因するセンスマージンの低下防止とを同時に実現することは困難であった。

上記課題を解決するために、本発明の半導体装置は、ビット線構成が階層化されたメモリセルアレイを備える半導体装置であって、選択されたメモリセルの第１（第２〜第４）の信号を伝送する所定数の第１（第２〜第４）のローカルビット線と選択的に接続される第１（第２〜第４）のグローバルビット線と、前記第１（第３）のグローバルビット線の一端と前記第２（第４）のグローバルビット線の一端との間の接続を制御する第１(第２)のスイッチと、第１・第２のセンスアンプと、前記第１(第２)のグローバルビット線の他端と前記第３(第４)のグローバルビット線の他端のいずれかを前記第１（第２）のセンスアンプと選択的に接続する第３（第４）のスイッチとを備えて構成される。本発明の半導体装置において、第１の期間には、前記第１のスイッチにより前記第１及び第２のグローバルビット線を切り離し、前記第２のスイッチを介して前記第３及び第４のグローバルビット線を接続し、前記第３のスイッチを介して前記第１のグローバルビット線を前記第１のセンスアンプに接続し、前記第４のスイッチを介して前記第２のグローバルビット線を前記第２のセンスアンプに接続した状態で、前記第１（第２）の信号を前記第１（第２）のセンスアンプにより増幅する第１(第２)の動作が行われる。また、前記第１の期間と異なる第２の期間には、前記第１のスイッチを介して前記第１及び第２のグローバルビット線を接続し、前記第２のスイッチにより前記第３及び第４のグローバルビット線を切り離し、前記第３のスイッチを介して前記第３のグローバルビット線を前記第１のセンスアンプに接続し、前記第４のスイッチを介して前記第４のグローバルビット線を前記第２のセンスアンプに接続した状態で、前記第３（第４）の信号を前記第１（第２）のセンスアンプにより増幅する第３(第４)の動作が行われる。

本発明の半導体装置によれば、第１のスイッチで分割される第１及び第２のグローバルビット線の側の動作と、第２のスイッチで分割される第３及び第４のグローバルビット線の側の動作が、互いに異なる期間に行われる。すなわち、第１の期間には、第１及び第２のローカルビット線から読み出した２ビット分の信号を、第１及び第２のグローバルビット線を経由して第１及び第２のセンスアンプで増幅し、第２の期間には、第３及び第４のローカルビット線から読み出した２ビット分の信号を、第３及び第４のグローバルビット線を経由して第１及び第２のセンスアンプで増幅するように制御される。これにより、例えば、メモリセルアレイのリフレッシュ動作を実行する際、隣接するグローバルビット線間のカップリングノイズを抑制することができ、センスマージンの低下を防止しつつ、消費電流の低減が可能となる。

本発明は、シングルエンド型の構成を有するメモリセルアレイに対して適用してもよく、あるいはオープンビット線構成のメモリセルアレイに対して適用してもよい。また、前記第１及び第２のグローバルビット線を第１の方向の同一直線上に配置し、前記第３及び第４のグローバルビット線を前記第１及び第２のグローバルビット線と所定ピッチを置いて前記第１の方向の同一直線上に配置する場合は、カップリングノイズの抑制効果が十分に得られる。さらに、前記第１〜第４動作として、前記メモリセルのデータを保持するリフレッシュ動作を行う場合に本発明の効果が顕著になる。リフレッシュ動作は、オートリフレッシュモードあるいはセルフリフレッシュモードのいずれであってもよい。ただし、リフレッシュ動作には限られず、前記第１〜第４動作として、通常動作としての読み出し動作あるいは書き込み動作を行う場合であっても本発明を適用することができる。

以上述べたように、本発明によれば、階層化ビット線構成を有するメモリセルアレイの微細化の進展に伴い、隣接グローバルビット線間の結合容量の増加に起因して両者の間のカップリングノイズが大きくなる問題に対し、第１及び第２の期間に分けで動作を行うとともに、一方のグローバルビット線の動作時に他方のグローバルビット線をシールドとして用いることが可能となる。そのため、隣接グローバルビット線間のカップリングノイズによるセンスマージンの低下を抑制するとともに、第１及び第２のスイッチによりグローバルビット線の容量を実質的に半分に削減できる。よって、メモリセルのサイズを縮小しつつ、リフレッシュ動作等におけるセンスマージンの向上と消費電流の低減に大きな効果がある。

また、本発明の構成の採用により、グローバルビット線をフォールデッドビット線構成にしたり、あるいはツイストすることは不要になるので、チップ面積の増加を抑えつつ、リフレッシュ時のセンスマージンの向上と消費電流の低減を実現する効果もある。さらに、シングルエンド型のメモリセルアレイを採用する場合、共有タイプのグローバルセンスアンプを用いる構成に対しても本発明を有効に適用することができる。

本発明の技術思想を示す原理図である。第１実施形態のＤＲＡＭの全体構成を示すブロック図である。第１実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。第１実施形態において、リフレッシュモード時のメモリセルアレイ各部の動作波形を示す図である。図４の第１のプリチャージ期間におけるメモリセルアレイの接続関係の制御を示す図である。図４の第１のアクティブ期間におけるメモリセルアレイの接続関係の制御を示す図である。図４の第２のプリチャージ期間におけるメモリセルアレイの接続関係の制御を示す図である。図４の第２のアクティブ期間におけるメモリセルアレイの接続関係の制御を示す図である。第１実施形態のメモリセルアレイの全体の構成例を示すブロック図である。図９において共有タイプのグローバルセンスアンプの接続状態を示す図である。第１実施形態において、読み出し動作時のメモリセルアレイ各部の動作波形を示す図である。第１実施形態において、書き込み動作時のメモリセルアレイ各部の動作波形を示す図である。第２実施形態のＤＲＡＭのうちメモリセルアレイ及びその周辺部の構成を示す図である。第２実施形態の第１のプリチャージ期間におけるメモリセルアレイの接続関係の制御を示す図である。第２実施形態の第１のアクティブ期間におけるメモリセルアレイの接続関係の制御を示す図である。第２実施形態の第２のプリチャージ期間におけるメモリセルアレイの接続関係の制御を示す図である。第２実施形態の第２のアクティブ期間におけるメモリセルアレイの接続関係の制御を示す図である。

本発明の課題を解決する技術思想の代表的な例を以下に示す。ただし、本願の請求対象は、この技術思想に限定されるものではなく、本願の特許請求の範囲に記載された内容にあることは言うまでもない。
図１に示すように、本発明の技術思想の一例は、グローバルビット線ＧＢＬとローカルビット線ＬＢＬとに階層化されたビット線構成を有する半導体装置に対して適用されるものである。第１のグローバルビット線ＧＢＬ１は第１のローカルビット線ＬＢＬ１と選択的に接続され、第２のグローバルビット線ＧＢＬ２は第２のローカルビット線ＬＢＬ２と選択的に接続され、第１のスイッチＳ１により第１及び第２のグローバルビット線ＧＢＬ１、ＧＢＬ２の間の接続が制御される。また、第３のグローバルビット線ＧＢＬ３は第３のローカルビット線ＬＢＬ３と選択的に接続され、第４のグローバルビット線ＧＢＬ４は第４のローカルビット線ＬＢＬ４と選択的に接続され、第２のスイッチＳ２により第３及び第４のグローバルビット線ＧＢＬ３、ＧＢＬ４の間の接続が制御される。第１のセンスアンプＳＡ１は、第３のスイッチＳ３により２本のグローバルビット線ＧＢＬ１、ＧＢＬ３との間の接続が選択的に制御される。第２のセンスアンプＳＡ２は、第４のスイッチＳ４により２本のグローバルビット線ＧＢＬ２、ＧＢＬ４との間の接続が選択的に制御される。なお、図１では、グローバルビット線ＧＢＬ１、ＧＢＬ３の領域の１本のワード線ＷＬ１と、グローバルビット線ＧＢＬ２、ＧＢＬ４の領域の１本のワード線ＷＬ２とを例示するとともに、これらのワード線ＷＬ１、ＷＬ２と各ローカルビット線ＬＢＬ１〜ＬＢＬ４の交点の４つのメモリセルＭＣを例示している。ワード線ＷＬ１とワード線ＷＬ２は、同時に選択される。すると、前記４つのメモリセルＭＣからそれぞれ対応する４つのデータが、それぞれ対応するローカルビット線ＬＢＬ１〜ＬＢＬ４に伝送される。

図１に示す構成において、第１の期間には、第１のスイッチＳ１により第１及び第２のグローバルビット線ＧＢＬ１、ＧＢＬ２を切り離し、第２のスイッチＳ２を介して第３及び第４のグローバルビット線ＧＢＬ３、ＧＢＬ４を接続し、第３及び第４のスイッチＳ３、Ｓ４を介して第１及び第２グローバルビット線ＧＢＬ１、ＧＢＬ２を両側の第１及び第２のセンスアンプＳＡ１、ＳＡ２に接続した状態で、それぞれの経路を経由して第１及び第２のセンスアンプＳＡ１、ＳＡ２で各信号が増幅される。一方、第２の期間には、第２のスイッチＳ２により第３及び第４のグローバルビット線ＧＢＬ３、ＧＢＬ４を切り離し、第１のスイッチＳ１を介して第１及び第２のグローバルビット線ＧＢＬ１、ＧＢＬ２を接続し、第３及び第４のスイッチＳ３、Ｓ４を介して第３及び第４グローバルビット線ＧＢＬ３、ＧＢＬ４を両側の第１及び第２のセンスアンプＳＡ１、ＳＡ２に接続した状態で、それぞれの経路を経由して第１及び第２のセンスアンプＳＡ１、ＳＡ２で各信号が増幅される。以上のように制御することで、例えば、４ビット相当分の信号は、両側のセンスアンプＳＡ１、ＳＡ２で各１ビットずつ２回に分けて増幅することができ、リフレッシュ動作等の実行時に、隣接グローバルビット線間のカップリングノイズの抑制に顕著な効果を奏する。

以下、本発明の好ましい実施形態について添付図面を参照しながら詳しく説明する。以下では、半導体装置の一例としてのＤＲＡＭ（Dynamic Random Access Memory）に対して本発明を適用した２つの実施形態ついて順次説明する。なお、本明細書において、「スイッチを介して接続」及び「スイッチを介して切り離し」は、それぞれスイッチの電気的な作用であって、導通及び非導通であることを示す。

［第１実施形態］
図２は、本発明を適用した第１実施形態のＤＲＡＭの全体構成を示すブロック図である。図２に示すＤＲＡＭは、複数のワード線ＷＬと複数のビット線ＢＬ（後述のローカルビット線ＬＢＬ）の各交点に配置された多数のメモリセルＭＣを含むメモリセルアレイ１０と、このメモリセルアレイ１０に付随するロウ系回路１１及びカラム系回路１２とを備えている。ロウ系回路１１には、複数のワード線ＷＬに対応して設けられる多数の回路群が含まれ、カラム系回路１２には、複数のビット線ＢＬに対応して設けられる多数の回路群が含まれる。なお、第１実施形態では、階層化ビット線構成が採用されるので、メモリセルアレイ１０のビット線ＢＬは、上位階層のグローバルビット線ＧＢＬと下位階層のローカルビット線ＬＢＬとに階層化されるが、詳細については後述する。

外部から入力されるアドレスにはロウアドレスとカラムアドレスが含まれ、ロウアドレスはロウアドレスバッファ１３に保持されてロウ系回路１１に送られ、カラムアドレスはカラムアドレスバッファ１４に保持されてカラム系回路１２に送られる。カラム系回路１２は、入出力制御回路１５によりデータバッファ１６とのデータ転送が制御され、外部との間でデータ入出力（ＤＱ）が行われる。

コマンドデコーダ１７は、外部から入力される制御信号に基づきＤＡＲＭに対するコマンドを判別して制御回路１８に送出する。制御回路１８は、コマンドデコーダ１７により判別されるコマンドの種別に応じてＤＲＡＭの各部の動作を制御する。制御回路１８による動作制御は、クロック発生回路（不図示）が発生する内部クロックに連動して行われる。また、モードレジスタ１９は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報を制御回路１８に送出する。本実施形態においては、制御回路１８により、メモリセルアレイ１０の読み出し動作及び書き込み動作等の通常動作が制御されることに加え、メモリセルアレイ１０のデータ保持のためのリフレッシュ動作が制御される。リフレッシュ動作としては、通常動作時に外部からのリフレッシュコマンドに応答して実行制御されるオートリフレッシュと、待機時に所定の時間間隔で自動的に実行制御されるセルフリフレッシュがある。

次に図３は、図２のＤＲＡＭのうちメモリセルアレイ１０及びその周辺部の構成を示す図である。図３に示すように、第１実施形態のメモリセルアレイ１０は、ビット線ＢＬの構成がローカルビット線ＬＢＬとグローバルビット線ＧＢＬとに階層化されている。図３のメモリセルアレイ１０において、例えば、Ｍ本のグローバルビット線ＧＢＬが所定ピッチで配列されるとすると、メモリセルアレイ１０の左側と右側にそれぞれＭ／２個ずつのグローバルセンスアンプＧＳＡが配置され、各々のグローバルセンスアンプＧＳＡは隣接する２本のグローバルビット線ＧＢＬと選択的に接続可能となっている。また、階層化ビット線構成に対応して、各々のグローバルビット線ＧＢＬの延在方向にセグメント化されたＮ本のローカルビット線ＬＢＬが同方向に配置されている。すなわち、メモリセルアレイ１０には全部でＭ×Ｎ本のローカルビット線ＬＢＬが配置されることになる。よって、ローカルビット線ＬＢＬはグローバルビット線ＧＢＬに比べて十分に短く設定でき、その寄生容量を小さくすることができる。メモリセルアレイ１０内のメモリセルＭＣは、例えば、６Ｆ２セルや４Ｆ２セルなど小さいセルサイズで構成することができる。なお、４Ｆ２サイズのメモリセルＭＣを採用する場合、ローカルビット線ＬＢＬはシリコン基板内に埋め込まれる構造を採用してもよい。

図３に示すように、各々のグローバルビット線ＧＢＬは、略中央の位置に挿入されるスイッチＳ１０（本発明の第１のスイッチ）及びスイッチＳ２０（本発明の第２のスイッチ）によって左右に分割されている。スイッチＳ１０は、ゲートに印加される制御信号ＧＳＣＥに応じて導通制御されるＮＭＯＳ型のトランジスタであり、スイッチＳ２０は、ゲートに印加される制御信号ＧＳＣＯに応じて導通制御されるＮＭＯＳ型のトランジスタである。ここで、Ｍ本のグローバルビット線ＧＢＬが図３の上端から０番〜Ｍ−１番の順に並ぶとしたとき、一方のスイッチＳ１０は偶数番目のグローバルビット線ＧＢＬに挿入され、他方のスイッチＳ２０は奇数番目のグローバルビット線ＧＢＬに挿入される。すなわち、メモリセルアレイ１０の左側の領域には、偶数番目のグローバルビット線ＧＢＬ（ＬＥ）（本発明の第１のグローバルビット線）と奇数番目のグローバルビット線ＧＢＬ（ＬＯ）（本発明の第３のグローバルビット線）が交互に配列され、メモリセルアレイ１０の右側の領域には、偶数番目のグローバルビット線ＧＢＬ（ＲＥ）（本発明の第２のグローバルビット線）と奇数番目のグローバルビット線ＧＢＬ（ＲＯ）（本発明の第４のグローバルビット線）が所定のピッチで交互に配列される。以下では主に、１組のグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＲＥ）及び１組のグローバルビット線ＧＢＬ（ＬＯ）、ＧＢＬ（ＲＯ）を含む範囲の単位回路の構成について説明を行うものとする。

グルーバルセンスアンプＧＳＡとグローバルビット線ＧＢＬとの間には、スイッチＳ１１、Ｓ１２、Ｓ２１、Ｓ２２が配置されている。左側のスイッチＳ１１、Ｓ２１は一体的に本発明の第３のスイッチとして機能し、右側のスイッチＳ１２、Ｓ２２は一体的に本発明の第４のスイッチとして機能する。すなわち、左側のグローバルセンスアンプＧＳＡ（Ｌ）（本発明の第１のセンスアンプ）は、スイッチＳ１１、Ｓ２１を介して２本のグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＬＯ）と選択的に接続される。また、右側のグローバルセンスアンプＧＳＡ（Ｒ）（本発明の第２のセンスアンプ）は、スイッチＳ１２、Ｓ２２を介して２本のグローバルビット線ＧＢＬ（ＲＥ）、ＧＢＬ（ＲＯ）と選択的に接続される。スイッチＳ１１、Ｓ１２、Ｓ２１、Ｓ２２は、この順に、各々のゲートに印加される制御信号ＧＳＬＥ、ＧＳＲＥ、ＧＳＬＯ、ＧＳＲＯに応じて導通制御されるＮＭＯＳ型のトランジスタである。

グローバルビット線ＧＢＬには、プリチャージ用トランジスタＰ１、Ｐ２が接続されている。すなわち、一方のプリチャージ用トランジスタＰ１（本発明の第１のプリチャージ回路）は、ゲートに印加されるプリチャージ制御信号ＧＢＰＥに応じて、左側の偶数番目のグローバルビット線ＧＢＬ（ＬＥ）をプリチャージ電圧ＶＧＢＰにプリチャージする。また、他方のプリチャージ用トランジスタＰ２（本発明の第２のプリチャージ回路）は、ゲートに印加されるプリチャージ制御信号ＧＢＰＯに応じて、右側の奇数番目のグローバルビット線ＧＢＬ（ＲＯ）をプリチャージ電圧ＶＧＢＰにプリチャージする。

各々のローカルビット線ＬＢＬの一端は、ローカルセンスアンプＬＳＡに接続されている。各々のローカルセンスアンプＬＳＡの出力ノードは、スイッチＳ１３、Ｓ１４、Ｓ２３、Ｓ２４を介してグローバルビット線ＧＢＬと選択的に接続される。ここで、ローカルビット線ＬＢＬは、グローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＲＥ）、ＧＢＬ（ＬＯ）、ＧＢＬ（ＲＯ）に対応するローカルビット線ＬＢＬ（ＬＥ）（本発明の第１のローカルビット線）、ＬＢＬ（ＲＥ）（本発明の第２のローカルビット線）、ＬＢＬ（ＬＯ）（本発明の第３のローカルビット線）、ＬＢＬ（ＲＯ）（本発明の第４のローカルビット線）に区分される。そして、スイッチＳ１３（本発明の第５のスイッチ）は、ゲートに印加される制御信号ＬＳＬＥに応じて、左側の偶数番目のグローバルビット線ＧＢＬ（ＬＥ）とローカルビット線ＬＢＬ（ＬＥ）との間の接続を制御する。スイッチＳ１４（本発明の第６のスイッチ）は、ゲートに印加される制御信号ＬＳＲＥに応じて、右側の偶数番目のグローバルビット線ＧＢＬ（ＲＥ）とローカルビット線ＬＢＬ（ＲＥ）との間の接続を制御する。スイッチＳ２３（本発明の第７のスイッチ）は、ゲートに印加される制御信号ＬＳＬＯに応じて、左側の奇数番目のグローバルビット線ＧＢＬ（ＬＯ）とローカルビット線ＬＢＬ（ＬＯ）との間の接続を制御する。スイッチＳ２４（本発明の第８のスイッチ）は、ゲートに印加される制御信号ＬＳＲＯに応じて、右側の奇数番目のグローバルビット線ＧＢＬ（ＲＯ）とローカルビット線ＬＢＬ（ＲＯ）との間の接続を制御する。

図３に示すように、各々のローカルビット線ＬＢＬと各々のワード線ＷＬとの交点には、図２で説明したメモリセルＭＣが配置されている。よって、メモリセルＭＣの信号電圧がローカルビット線ＬＢＬに読み出されてローカルセンスアンプＬＳＡで増幅され、スイッチＳ１３、Ｓ１４、Ｓ２３、Ｓ２４を介してグローバルビット線ＧＢＬに伝送される。なお、図３では簡単のため、左側の領域のｉ番目のワード線ＷＬＬｉと右側の領域のｉ番目のワード線ＷＬＲｉのみを示すものとし、これらのワード線ＷＬＬｉ、ＷＬＲｉとローカルビット線ＬＢＬの交点に各メモリセルＭＣを示している。また、各々のグローバルビット線ＧＢＬに対応して、１本のローカルビット線ＬＢＬのみを示しているが、実際には上記セグメント化により、例えば、グローバルビット線ＧＢＬ（ＬＥ）の領域ではＮ／２本のローカルビット線ＬＢＬが配置され、他の領域についても同様である。

以上のように、第１実施形態ではローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬはシングルエンド構成であり、ローカルセンスアンプＬＳＡ及びグローバルセンスアンプＧＳＡもシングルエンド構成となっている。

次に、第１実施形態のメモリセルアレイ１０のリフレッシュモード時の動作について、図４〜図８を参照して説明する。図４は、リフレッシュモード時のメモリセルアレイ１０各部の動作波形を示し、図５〜図８は、図４に示される複数のタイミングｔ１、ｔ２、ｔ３、ｔ４に対応するメモリセルアレイ１０の接続関係のそれぞれを模式的に示している。ここでは、図４の上部に示すように、入力されたリフレッシコマンドに応答する場合の１回のリフレッシュサイクル期間ｔＲＦＣ内における動作について説明する。なお、図４では、ワード線ＷＬが、メインワード線ＭＷＬとサブワード線ＳＷＬとに階層化されることを前提としているが（図９参照）、図５〜図８では説明の便宜上、図３に従って２本のワード線ＷＬＬｉ、ＷＬＲｉが表記されている。

リフレッシュコマンドによりリフレッシュモードに移行した後、第１のプリチャージ期間（図４のタイミングｔ１の直前）においては、図５に示す接続関係に制御される。このとき、制御信号ＧＳＬＥ、ＧＳＲＥがハイ、かつ制御信号ＧＳＬＯ、ＧＳＲＯがローにそれぞれ制御されるので、両側のグローバルセンスアンプＧＳＡにはスイッチＳ１１、Ｓ１２を介して偶数番目のグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＲＥ）が接続される。また、制御信号ＧＳＣＥ、ＧＳＣＯ、ＧＢＰＥ、ＧＢＰＯがハイに制御されるので、全てのグローバルビット線ＧＢＬがプリチャージ電圧ＶＧＢＰにプリチャージされている。

一方、タイミングｔ１には、制御信号ＬＳＬＥ、ＬＳＬＯ、ＬＳＲＥ、ＬＳＲＯがローに制御されるので、各々のローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切り離された状態にある。このとき、各々のローカルビット線ＬＢＬは、図示しないプリチャージ回路によってプリチャージ電圧ＶＧＢＰにプリチャージされている。また、ワード線ＷＬは非選択の状態（ロー）にあり、ローカルビット線ＬＢＬから切り離されたメモリセルＭＣはデータ保持状態にある。

次いで、上記第１のプリチャージ期間に続く第１のアクティブ期間（本発明の第１の期間：図４のタイミングｔ２の直前）においては、図６に示す接続関係に制御される。第１のアクティブ期間には、メモリセルアレイ１０の偶数番目のグローバルビット線ＧＢＬに対応するローカルビット線ＬＢＬに属するメモリセルＭＣがリフレッシュされる。このとき、制御信号ＧＢＰＥ、ＧＳＣＥがローに制御されるので、偶数番目の左右のグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＲＥ）はスイッチＳ１０で切り離されるとともに、上述のプリチャージが終了する。一方、奇数番目のグローバルビット線ＧＢＬ（ＬＯ）、ＧＢＬ（ＲＯ）はプリチャージ電圧ＶＧＢＰにプリチャージされた状態を保持しているので、隣接する偶数番目のグローバルビット線ＧＢＬの間をシールドする役割を果たす。

また、左右のワード線ＷＬＬｉ、ＷＬＲｉが同時に選択状態（ハイ）になり、メモリセルＭＣからローカルビット線ＬＢＬに信号が読み出されてローカルセンスアンプＬＳＡに伝送される。なお、この時点でローカルビット線ＬＢＬのプリチャージは終了している。次いで、制御信号ＬＳＬＥ、ＬＳＲＥがハイに制御されるので、左右のローカルセンスアンプＬＳＡ（ＬＥ）、ＬＳＡ（ＲＥ）がスイッチＳ１３、Ｓ１４を介してグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＲＥ）に接続される。これにより、上記信号が両側のグローバルセンスアンプＧＳＡで増幅さされた後、再びグローバルビット線ＧＢＬ、ローカルセンスアンプＬＳＡ、ローカルビット線ＬＢＬを経由して、対応するメモリセルＭＣにリストアされる。

次いで、上記第１のアクティブ期間に続く第２のプリチャージ期間（図４のタイミングｔ３の直前）においては、図７に示す接続関係に制御される。このとき、制御信号ＬＳＬＥ、ＬＳＲＥがローに制御されるので、左右のローカルセンスアンプＬＳＡ（ＬＥ）、ＬＳＡ（ＲＥ）がスイッチＳ１３、Ｓ１４でグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＲＥ）からそれぞれ切り離される。

次いで、制御信号ＧＳＬＥ、ＧＳＲＥがロー、かつ制御信号ＧＳＬＯ、ＧＳＲＯがハイにそれぞれ制御されるので、両側のグローバルセンスアンプＧＳＡにはスイッチＳ２１、Ｓ２２を介して奇数番目のグローバルビット線ＧＢＬ（ＬＯ）、ＧＢＬ（ＲＯ）が接続される。また、制御信号ＧＳＣＥ、ＧＢＰＥがハイに制御されるので、全てのグローバルビット線ＧＢＬが再びプリチャージ電圧ＶＧＢＰにプリチャージされる。

次いで、上記第２のプリチャージ期間に続く第２のアクティブ期間（本発明の第２の期間：図４のタイミングｔ４の直前）においては、図８に示す接続関係に制御される。第２のアクティブ期間には、メモリセルアレイ１０の奇数番目のグローバルビット線ＧＢＬに対応するローカルビット線ＬＢＬに属するメモリセルＭＣがリフレッシュされる。このとき、制御信号ＧＳＣＯ、ＧＢＰＯがローに制御されるので、奇数番目の左右のグローバルビット線ＧＢＬ（ＬＯ）、ＧＢＬ（ＲＯ）はスイッチＳ２０で切り離されるとともに、上述のプリチャージが終了する。一方、偶数番目のグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＲＥ）はプリチャージ電圧ＶＧＢＰにプリチャージされた状態を保持しているので、隣接する奇数番目のグローバルビット線ＧＢＬの間をシールドする役割を果たす。

また、制御信号ＬＳＬＯ、ＬＳＲＯがハイに制御されるので、左右のローカルセンスアンプＬＳＡ（ＬＯ）、ＬＳＡ（ＲＯ）がスイッチＳ２３、Ｓ２４を介してグローバルビット線ＧＢＬ（ＬＯ）、ＧＢＬ（ＲＯ）に接続される。これにより、読み出された信号が両側のグローバルセンスアンプＧＳＡで増幅された後、再びグローバルビット線ＧＢＬ、ローカルセンスアンプＬＳＡ、ローカルビット線ＬＢＬを経由して、対応するメモリセルＭＣにリストアされ、この時点で一連のリフレッシュ動作が終了する。

その後、図４に示すように、上述のワード線ＷＬＬｉ、ＷＬＲｉに引き続いて次にワード線ＷＬＬｉ＋１とＷＬＲｉ＋１を選択してリフレッシュ動作が続けられる。これ以降は、図５〜図８で説明した第１のプリチャージ期間、第１のアクティブ期間、第２のプリチャージ期間、第２のアクティブ期間を含む一連のリフレッシュ動作が繰り返されるが、その動作の詳細については省略する。なお、図４の例は、既に説明したように、１回のリフレッシュサイクル期間ｔＲＦＣ内で、単位となる上記リフレッシュ動作（図５〜図８）を４回連続して実行する場合に対応するので、同じパターンの動作波形が４回繰り返して現れる。

以上のように、第１実施形態の半導体装置に対し、図４〜図８のリフレッシュ動作を実行することにより、隣接する奇数番目と偶数番目のグローバルビット線ＧＢＬを介したリフレッシュ動作が異なる時間に実行されるとともに、上述のシールド効果を得られるため、カップリングノイズを確実に抑制してグローバルセンスアンプＧＳＡのセンスマージンを高めることができる。また、メモリセルアレイ１０の略中央に配置されるスイッチＳ１０、Ｓ２０により各グローバルビット線ＧＢＬを分割した状態でリフレッシュ動作を行うことができるので、各グローバルビット線ＧＢＬの容量を実質的に半分にすることができる。従って、その分だけリフレッシュ動作に伴う消費電流を低減することができる。

図９は、第１実施形態のメモリセルアレイ１０の全体の構成例を示すブロック図である。図９の構成例では、メモリセルアレイ１０はビット線延伸方向に並ぶ８個のマットＭ（Ｍ０〜Ｍ７）から構成される。各々のマットＭの両側には、図３の左右のグローバルセンスアンプＧＳＡが配置されている。各々のグローバルセンスアンプＧＳＡは、図９の両端のグローバルセンスアンプＧＳＡを除き、左右に隣接するマットＭに属するグローバルビット線ＧＢＬに共有されている。具体的には、図１０に示すように、共有タイプのグローバルセンスアンプＧＳＡにおいては、右側の入力端子が制御信号ＧＳＬＥ、ＧＳＬＯに応じて制御されるスイッチＳ１１、Ｓ２１（図３）を介して右側のマットＭの２本のグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＬＯ）と選択的に接続され、左側の入力端子が制御信号ＧＳＲＥ、ＧＳＲＯに応じて制御されるスイッチＳ１２、Ｓ２２（図３）を介して左側のマットＭの２本のグローバルビット線ＧＢＬ（ＲＥ）、ＧＢＬ（ＲＯ）と選択的に接続される。

また、上述したように、ワード線ＷＬは、メインワード線ＭＷＬとサブワード線ＳＷＬに階層化されている。メインワードデコーダＭＷＤによって１本のメインワード線ＭＷＬが選択され、サブワードドライバＳＷＤによって、メインワード線ＭＷＬに対応する８本のサブワード線ＳＷＬのうちの１本が選択的に駆動される。なお、メモリセルアレイ１０に含まれるマットＭの個数や、ワード線ＷＬの階層構成については、図９の構成例に制約されることなく適宜に変更することができる。

各々のマットＭは、図３に示すスイッチＳ１０、Ｓ２０を境にして左右の領域に分割される。図９に示すように、マットＭ内の左側の領域には１２８本のメインワード線ＭＷＬＬ０〜ＭＷＬＬ１２７と１本の冗長メインワード線ＲＭＷＬＬが配置され、マットＭ内の右側の領域には１２８本のメインワード線ＭＷＬＲ０〜ＭＷＬＲ１２７と１本の冗長メインワード線ＲＭＷＬＲが配置されている。図９のメモリセルアレイ１０を上述のリフレッシュモードで動作させる場合、左右の領域で同じ番地に位置するメインワード線ＭＷＬ（又は冗長メインワード線ＲＭＷＬ）が２本同時に選択される。この場合、各々のマットＭにおいては、左右の領域を合計して２０４８本のサブワード線ＳＷＬと１６本の冗長サブワード線が配置されることになる。

次に、第１実施形態のメモリセルアレイ１０の通常動作としての読み出し動作及び書き込み動作について、図１１及び図１２を参照して説明する。図１１は、読み出し動作時のメモリセルアレイ１０各部の動作波形を示し、図１２は、書き込み動作時のメモリセルアレイ１０各部の動作波形を示し、それぞれの制御信号の多くは図４の表記に対応している。

読み出し動作時は、図１１に示すように、最初にアクティブコマンドＡＣＴが入力され、その次のクロックでリードコマンドＲＤが入力される。ここで、読み出し動作に際してローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを経由して読み出されたデータを格納するリードレジスタＲＤＲ（図３では不図示）として、偶数番目に対応するリードレジスタＲＤＲ（Ｅ）と奇数番目に対応するリードレジスタＲＤＲ（Ｏ）が設けられている。

リードコマンドＲＤの入力後において、まず、制御信号ＧＳＬＥ、ＧＳＲＥ、ＬＳＬＥ、ＬＳＲＥの制御に応じて、偶数番目のローカルビット線ＬＢＬに読み出された信号が、ローカルセンスアンプＬＳＡ、グローバルビット線ＧＢＬ、グローバルセンスアンプＧＳＡを経由する経路（図５参照）で読み出され、そのデータが偶数用のリードレジスタＲＤＲ（Ｅ）に格納される。続いて、制御信号ＧＳＬＯ、ＧＳＲＯ、ＬＳＬＯ、ＬＳＲＯの制御に応じて、奇数番目のローカルビット線ＬＢＬに読み出された信号が、ローカルセンスアンプＬＳＡ、グローバルビット線ＧＢＬ、グローバルセンスアンプＧＳＡを経由する経路（図７参照）で読み出され、そのデータが奇数用のリードレジスタＲＤＲ（Ｏ）に格納される。この場合、両側のグローバルセンスアンプＧＳＡに対応する１対のリードレジスタＲＤＲ（Ｅ）、ＲＤＲ（Ｏ）に対し各１ビットずつ２回の読み出しが行われるので、計４ビットのデータが格納されることになる。

次いで、リードレイテンシ２に一致するタイミングになると、リードレジスタＲＤＲ（Ｅ）、ＲＤＲ（Ｏ）に格納されているデータに対するＤＱピンからのバースト出力が開始され、ローカルビット線ＬＢＬ（ＬＥ）、ＬＢＬ（ＲＥ）、ＬＢＬ（ＬＯ）、ＬＢＬ（ＲＯ）からの読み出しデータがこの順番で順次出力される。その後、プリチャージコマンドＰＲＥが入力されると、選択ワード線ＷＬが非活性化され、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬのプリチャージが開始される。

一方、書き込み動作時は、図１２に示すように、最初に上述のアクティブコマンドＡＣＴが入力され、その次のクロックでライトコマンドＷＴが入力される。ここで、書き込み動作に際してローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬを経由して書き込むデータを格納するライトレジスタＷＴＲ（図３では不図示）として、偶数番目に対応するライトレジスタＷＴＲ（Ｅ）と奇数番目に対応するライトレジスタＷＴＲ（Ｏ）が設けられている。

ライトコマンドＷＴの入力後において、まず、ライトレイテンシ１に一致するタイミングになると、ＤＱピンから書き込みデータのライトレジスタＷＴＲへのバースト入力が開始され、ローカルビット線ＬＢＬ（ＬＥ）、ＬＢＬ（ＲＥ）、ＬＢＬ（ＬＯ）、ＬＢＬ（ＲＯ）に対する書き込みデータがこの順番で順次入力される。この時点で、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬはプリチャージ状態に保たれている。

次いで、ローカルビット線ＬＢＬ（ＬＥ）、ＬＢＬ（ＲＥ）に対応する２ビット分のデータがライトレジスタＷＴＲ（Ｅ）に格納される。そして、制御信号ＧＳＬＥ、ＧＳＲＥ、ＬＳＬＥ、ＬＳＲＥの制御に応じて、ライトレジスタＷＴＲ（Ｅ）の２ビットのデータが偶数番目のグローバルビット線ＧＬＢ及びローカルビット線ＬＢＬを経由してメモリセルＭＣに書き込まれる。一方、ローカルビット線ＬＢＬ（ＬＯ）、ＬＢＬ（ＲＯ）に対応する２ビット分のデータがライトレジスタＷＴＲ（Ｏ）に格納される。そして、制御信号ＧＳＬＯ、ＧＳＲＯ、ＬＳＬＯ、ＬＳＲＯの制御に応じて、ライトレジスタＷＴＲ（Ｏ）の２ビットのデータが奇数番目のグローバルビット線ＧＬＢ及びローカルビット線ＬＢＬを経由してメモリセルＭＣに書き込まれる。その後、プリチャージコマンドＰＲＥが入力されると、選択ワード線ＷＬが非活性化され、ローカルビット線ＬＢＬ及びグローバルビット線ＧＢＬのプリチャージが開始される。

なお、第１実施形態において図１１の読み出し動作及び図１２の書き込み動作を行う場合においても、上述のリフレッシュ動作の場合と同様、隣接グローバルビット線間のカップリングノイズの抑制によるセンスマージンの向上と、各グローバルビット線ＧＢＬの容量削減による動作電流の低減を実現することができる。

［第２実施形態］
次に、本発明を適用した第２実施形態のＤＲＡＭについて説明する。第２実施形態では、図２のＤＲＡＭの全体構成については共通するので、説明を省略する。図１３は、第２実施形態のＤＲＡＭのうちメモリセルアレイ１０及びその周辺部の構成を示す図であり、図３に対応する範囲を示している。図１３に示すように、第２実施形態のメモリセルアレイ１０は、階層化ビット線構成を採用している点では第１実施形態と同様であるが、オープンビット線方式を採用している点及びセンスアンプを階層化していない点では第１実施形態とは異なっている。

図１３において、グローバルビット線ＧＢＬ及びローカルビット線ＬＢＬの配置と、スイッチＳ１０〜Ｓ１２、Ｓ２０〜Ｓ２２及びプリチャージ用トランジスタＰ１、Ｐ２の接続関係については、図３と同様である。一方、図１３においては、ローカルセンスアンプＬＳＡが設けられておらず、スイッチＳ１３、Ｓ１４、Ｓ２３、Ｓ２４の各々が直接ローカルビット線ＬＢＬの一端に接続されている点で図３とは異なる。なお、スイッチＳ１１、Ｓ１２、Ｓ２１、Ｓ２２は、この順に、各々のゲートに印加される制御信号ＧＳＬＥ、ＧＳＲＥ、ＧＳＬＯ、ＧＳＲＯに応じて導通制御されるＮＭＯＳ型のトランジスタである点は図３と同様である。

また、第２実施形態ではオープンビット線構成を採用しているので、図３のグローバルセンスアンプＧＳＡに代えて、差動型のセンスアンプＳＡが配置されている。各々のセンスアンプＳＡは、一方の端子がスイッチＳ１１、Ｓ２１、Ｓ１２、Ｓ２２を介して２本のグローバルビット線ＧＢＬと選択的に接続されるとともに、他方の端子がスイッチＳ１１ａ、Ｓ２１ａ、Ｓ１２ａ、Ｓ２２ａを介して２本の相補グローバルビット線／ＧＢＬと選択的に接続され、センスアンプＳＡを挟んで対向する１本のグローバルビット線ＧＢＬ及び１本の相補グローバルビット線／ＧＢＬとを接続した状態でセンス増幅及びリフレッシュ動作が行われる。なお、左側のセンスアンプＳＡ（Ｌ）に接続されるスイッチＳ１１ａ、Ｓ２１ａ及び右側のセンスアンプＳＡ（Ｒ）に接続されるスイッチＳ１２ａ、Ｓ２２ａは、この順に、各々のゲートに印加される制御信号ＧＳＲＥ、ＧＳＲＯ、ＧＳＬＥ、ＧＳＬＯに応じて導通制御されるＮＭＯＳ型のトランジスタである。

次に、第２実施形態のメモリセルアレイ１０のリフレッシュモード時の動作について、図１４〜図１７を参照して説明する。図１４は、リフレッシュモード時における図４の複数のタイミングｔ１、ｔ２、ｔ３、ｔ４に対応する第２実施形態のメモリセルアレイ１０の接続関係のそれぞれを模式的に示している。図１４〜図１７における基本的な動作の多くは第１実施形態の図５〜図８と共通するので、以下では主に相違点について説明する。なお、図１４〜図１７におけるワード線ＷＬＬｉ、ＷＬＲｉの表記は、図５〜図８の場合と同様である。

リフレッシュコマンドによりリフレッシュモードに移行した後、第１のプリチャージ期間（図４のタイミングｔ１の直前）においては、図１４に示す接続関係に制御される。このときの各制御信号の状態は図５とほぼ同様に制御される。そして、両側のセンスアンプＳＡにはスイッチＳ１１、Ｓ１２を介して偶数番目のグローバルビット線ＧＢＬ（ＬＥ）、ＧＢＬ（ＲＥ）が接続されるとともに、スイッチＳ１１ａ、Ｓ１２ａを介して対応する相補グローバルビット線／ＧＢＬが接続される。このとき、全てのグローバルビット線ＧＢＬがプリチャージ電圧ＶＧＢＰにプリチャージされている。一方、図５と同様、各々のローカルビット線ＬＢＬは、プリチャージ電圧ＶＧＢＰにプリチャージされた状態でグローバルビット線ＧＢＬから切り離された状態にあり、非選択のメモリセルＭＣはデータ保持状態にある。

次いで、上記第１のプリチャージ期間に続く第１のアクティブ期間（図４のタイミングｔ２の直前）においては、図１５に示す接続関係に制御される。このときの各制御信号の状態は図６とほぼ同様に制御され、メモリセルアレイ１０の偶数番目のグローバルビット線ＧＢＬに対応するローカルビット線ＬＢＬに属するメモリセルＭＣがリフレッシュされる。一方、プリチャージ電圧ＶＧＢＰに保たれる奇数番目のグローバルビット線については、図６と同様、隣接する偶数番目のグローバルビット線ＧＢＬの間をシールドする役割を果たす。また、図６と同様の経路で、センスアンプＳＡにより増幅された信号がメモリセルＭＣにリストアされる。

次いで、上記第１のアクティブ期間に続く第２のプリチャージ期間（図４のタイミングｔ３の直前）においては、図１６に示す接続関係に制御される。このときの各制御信号の状態は図７とほぼ同様に制御される。そして、両側のセンスアンプＳＡにはスイッチＳ２１、Ｓ２２を介して奇数番目のグローバルビット線ＧＢＬ（ＬＯ）、ＧＢＬ（ＲＯ）が接続されるとともに、スイッチＳ２１ａ、Ｓ２２ａを介して対応する相補グローバルビット線／ＧＢＬが接続される。このとき、全てのグローバルビット線ＧＢＬがプリチャージ電圧ＶＧＢＰにプリチャージされている。一方、偶数番目のローカルビット線ＬＢＬ（ＬＥ）、ＬＢＬ（ＲＥ）には上記第１のアクティブ期間にセンスアンプＳＡにより増幅された信号が保持され、偶数番目のローカルビット線ＬＢＬ（ＬＯ）、ＬＢＬ（ＲＯ）には上記第１のアクティブ期間に選択されたメモリセルＭＣから読み出された信号が保持された状態でグローバルビット線ＧＢＬから切り離された状態にあり、非選択のメモリセルＭＣがデータ保持状態にある。

次いで、上記第２のプリチャージ期間に続く第２のアクティブ期間（図４のタイミングｔ４の直前）においては、図１７に示す接続関係に制御される。このときの各制御信号の状態は図８とほぼ同様に制御され、メモリセルアレイ１０の奇数番目のグローバルビット線ＧＢＬに対応するローカルビット線ＬＢＬに属するメモリセルＭＣがリフレッシュされる。一方、プリチャージ電圧ＶＧＢＰに保たれる偶数番目のグローバルビット線については、図８と同様、隣接する偶数番目のグローバルビット線ＧＢＬの間をシールドする役割を果たす。また、図８と同様の経路で、センスアンプＳＡにより増幅された信号がメモリセルＭＣにリストアされ、一連のリフレッシュ動作が終了する。

以上のように、第２実施形態においても、第１実施形態の場合と同様、隣接グローバルビット線間のカップリングノイズの抑制によるセンスマージンの向上と、各グローバルビット線ＧＢＬの容量削減による動作電流の低減についての基本的な効果を得ることができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能である。例えば、メモリセルアレイ１０に含まれる回路部分に関しては、上記各実施形態で示した回路形式には限定されず、多様な回路形式を採用することができる。また、メモリセルアレイ１０の周辺の回路ブロック（図２参照）についても同様に上記各実施形態で示した回路形式には限定されることはない。

本発明は、上記各実施形態で開示したＤＲＡＭに限られることなく、多様な半導体装置に適用することができる。本発明は、例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、その他のメモリ等の多様な半導体装置に対して適用可能である。また、本発明を適用可能な半導体装置の製品形態としては、例えば、ＳＯＣ（System on Chip）、ＭＣＰ（Multi Chip Package）、ＰＯＰ（Package on Package）など、多様なパッケージ形態を有する半導体装置を挙げることができる。

本発明のトランジスタとしては、電界効果トランジスタ（Field Effect Transistor: FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ(Thin Film Transistor)等の様々なＦＥＴに適用できる。また、装置内に一部のバイポーラ型トランジスタを有してもよい。さらに、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。

本発明の適用対象には、種々の開示要素の多様な組み合わせ又は選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想に従って当業者であればなし得るであろう各種変形、修正を含むことは言うまでもない。

１０…メモリセルアレイ
１１…ロウ系回路
１２…カラム系回路
１３…ロウアドレスバッファ
１４…カラムアドレスバッファ
１５…入出力制御回路
１６…データバッファ
１７…コマンドデコーダ
１８…制御回路
１９…モードレジスタ
ＢＬ…ビット線
ＧＢＬ…グローバルビット線
ＧＳＡ…グローバルセンスアンプ
ＬＢＬ…ローカルビット線
ＬＳＡ…ローカルセンスアンプ
ＭＣ…メモリセル
Ｐ１、Ｐ２…プリチャージ用トランジスタ
ＳＡ…センスアンプ
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ１０、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ２０、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ１１ａ、Ｓ１２ａ、Ｓ２１ａ、Ｓ２２ａ…スイッチ
ＷＬ…ワード線
ＭＷＬ…メインワード線
ＳＷＬ…サブワード線
ＭＷＤ…メインワードデコーダ
ＳＷＤ…サブワードドライバ

Claims

ローカルビット線とグローバルビット線とが階層化されたメモリセルアレイを備える半導体装置であって、
同時に選択された第１乃至第４のメモリセルにそれぞれ対応する第１乃至第４の信号をそれぞれ伝送する第１乃至第４のローカルビット線と、
前記第１乃至第４のローカルビット線にそれぞれ対応する第１乃至第４のグローバルビット線と、
前記第１のグローバルビット線の一端と前記第２のグローバルビット線の一端との間の接続を制御する第１のスイッチと、
前記第３のグローバルビット線の一端と前記第４のグローバルビット線の一端との間の接続を制御する第２のスイッチと、
第１及び第２のセンスアンプと、
前記第１のグローバルビット線の他端と前記第３のグローバルビット線の他端のいずれかを前記第１のセンスアンプと選択的に接続する第３のスイッチと、
前記第２のグローバルビット線の他端と前記第４のグローバルビット線の他端のいずれかを前記第２のセンスアンプと選択的に接続する第４のスイッチと、
前記第１乃至第４のローカルビット線と前記第１乃至第４のグローバルビット線とをそれぞれ接続する第５乃至第８のスイッチと、
前記第１乃至第８のスイッチを制御する制御回路と、
を備え、
前記第１及び第３のグローバルビット線、並びに前記第２及び第４のグローバルビット線は、それぞれ互いに物理的に隣接し、
前記制御回路は、第１の期間において、
前記第１のスイッチにより前記第１及び第２のグローバルビット線を電気的に切り離し、前記第２のスイッチを介して前記第３及び第４のグローバルビット線を電気的に接続し、前記第５及び第６のスイッチを電気的に導通させ、前記第７及び第８のスイッチを電気的に非導通とし、前記第３及び第４のグローバルビット線を所定の電位に制御し、前記第３のスイッチを介して前記第１のグローバルビット線を前記第１のセンスアンプに電気的に接続し、前記第４のスイッチを介して前記第２のグローバルビット線を前記第２のセンスアンプに電気的に接続した状態で、前記第１の信号を前記第１のセンスアンプにより増幅する第１の動作と、前記第２の信号を前記第２のセンスアンプにより増幅する第２の動作と、を行い、
前記制御回路は、更に、前記第１の期間と異なる第２の期間において、
前記第１のスイッチを介して前記第１及び第２のグローバルビット線を電気的に接続し、前記第２のスイッチにより前記第３及び第４のグローバルビット線を電気的に切り離し、前記第７及び第８のスイッチを電気的に導通させ、前記第５及び第６のスイッチを電気的に非導通とし、前記第１及び第２のグローバルビット線を前記所定の電位に制御し、前記第３のスイッチを介して前記第３のグローバルビット線を前記第１のセンスアンプに電気的に接続し、前記第４のスイッチを介して前記第４のグローバルビット線を前記第２のセンスアンプに電気的に接続した状態で、前記第３の信号を前記第１のセンスアンプにより増幅する第３の動作と、前記第３の信号を前記第２のセンスアンプにより増幅する第４の動作と、を行う、
ことを特徴とする半導体装置。
前記第１及び第２のグローバルビット線の少なくともいずれか一方に、前記所定の電位として第１のプリチャージ電圧を供給する第１のプリチャージ回路と、
前記第３及び第４のグローバルビット線の少なくともいずれか一方に、前記第１のプリチャージ電圧を供給する第２のプリチャージ回路と、
をさらに備え、
前記第１の期間に先立つ第１のプリチャージ期間には、前記第１のプリチャージ回路により前記第１のスイッチを介して前記第１及び第２のグローバルビット線に前記第１のプリチャージ電圧を供給し、
前記第１の期間の後であって前記第２の期間に先立つ第２のプリチャージ期間には、前記第２のプリチャージ回路により前記第２のスイッチを介して前記第３及び第４のグローバルビット線に前記第１のプリチャージ電圧を供給する、
ことを特徴とする請求項１に記載の半導体装置。
前記第１及び第２のグローバルビット線は第１の方向の同一直線上に配置され、前記第３及び第４のグローバルビット線は、前記第１及び第２のグローバルビット線と所定ピッチを置いて前記第１の方向の同一直線上に配置されることを特徴とする請求項２に記載の半導体装置。
前記第１の動作と前記第２の動作とを同一タイミングで行うとともに、前記第３の動作と前記第４の動作とを同一タイミングで行うことを特徴とする請求項３に記載の半導体装置。
前記第１乃至第４の動作は、少なくとも前記第１乃至第４のメモリセルのデータを保持するリフレッシュ動作である、ことを特徴とする請求項４に記載の半導体装置。
前記第１のセンスアンプは、前記メモリセルアレイの前記第１の方向の一方の端部に配置され、前記第２のセンスアンプは前記メモリセルアレイの前記第１の方向の他方の端部に配置される、ことを特徴とする請求項３に記載の半導体装置。
前記第１のセンスアンプは、その両側に隣接する第１の前記メモリセルアレイに属する前記第１及び第３のグローバルビット線、並びに第２の前記メモリセルアレイに属する前記第１及び第３のグローバルビット線を共有し、
前記第２のセンスアンプは、その両側に隣接する前記第１のメモリセルアレイに属する前記第２及び第４のグローバルビット線、並びに第３の前記メモリセルアレイに属する前記第２及び第４のグローバルビット線を共有する、ことを特徴とする請求項６に記載の半導体装置。
前記第１及び第２のスイッチの各々は、ゲート電圧に応じて制御される１個のトランジスタで構成し、
前記第３及び第４のスイッチの各々は、互いに異なるゲート電圧に応じて制御される２個のトランジスタで構成する、
ことを特徴とする請求項１に記載の半導体装置。
ローカルビット線とグローバルビット線とが階層化されたシングルエンド型のメモリセルアレイを備える半導体装置であって、
同時に選択された第１乃至第４のメモリセルにそれぞれ対応する第１乃至第４の信号をそれぞれ伝送する第１乃至第４のローカルビット線と、
前記第１乃至第４のローカルビット線にそれぞれ対応する第１乃至第４のグローバルビット線と、
前記第１のグローバルビット線の一端と前記第２のグローバルビット線の一端との間の接続を制御する第１のスイッチと、
前記第３のグローバルビット線の一端と前記第４のグローバルビット線の一端との間の接続を制御する第２のスイッチと、
第１及び第２のグローバルセンスアンプと、
前記第１のグローバルビット線の他端と前記第３のグローバルビット線の他端のいずれかを前記第１のグローバルセンスアンプと選択的に接続する第３のスイッチと、
前記第２のグローバルビット線の他端と前記第４のグローバルビット線の他端のいずれかを前記第２のグローバルセンスアンプと選択的に接続する第４のスイッチと、
前記第１乃至第４のローカルビット線にそれぞれ接続する第１乃至第４のローカルセンスアンプと、
前記第１乃至第４のローカルセンスアンプのそれぞれの出力ノードと、前記第１乃至第４のグローバルビット線との間の接続をそれぞれ制御する第５乃至第８のスイッチと、
前記第１乃至第８のスイッチを制御する制御回路と、
を備え、
前記第１及び第３のグローバルビット線、並びに前記第２及び第４のグローバルビット線は、それぞれ互いに物理的に隣接し、
前記制御回路は、第１の期間において、
前記第１のスイッチにより前記第１及び第２のグローバルビット線を電気的に切り離し、前記第２のスイッチを介して前記第３及び第４のグローバルビット線を電気的に接続し、前記第５及び第６のスイッチを電気的に導通させ、前記第７及び第８のスイッチを電気的に非導通とし、前記第３及び第４のグローバルビット線を所定の電位に制御し、前記第３のスイッチを介して前記第１のグローバルビット線を前記第１のグローバルセンスアンプに電気的に接続し、前記第４のスイッチを介して前記第２のグローバルビット線を前記第２のグローバルセンスアンプに電気的に接続した状態で、前記第１の信号を前記第１のグローバルセンスアンプにより増幅する第１の動作と、前記第２の信号を前記第２のグローバルセンスアンプにより増幅する第２の動作とを行い、
前記制御回路は、更に、前記第１の期間と異なる第２の期間において、
前記第１のスイッチを介して前記第１及び第２のグローバルビット線を電気的に接続し、前記第２のスイッチにより前記第３及び第４のグローバルビット線を電気的に切り離し、前記第７及び第８のスイッチを電気的に導通させ、前記第５及び第６のスイッチを電気的に非導通とし、前記第１及び第２のグローバルビット線を前記所定の電位に制御し、前記第３のスイッチを介して前記第３のグローバルビット線を前記第１のグローバルセンスアンプに電気的に接続し、前記第４のスイッチを介して前記第４のグローバルビット線を前記第２のグローバルセンスアンプに電気的に接続した状態で、前記第３の信号を前記第１のグローバルセンスアンプにより増幅する第３の動作と、前記第３の信号を前記第２のグローバルセンスアンプにより増幅する第４の動作とを行う、
ことを特徴とする半導体装置。
前記第１及び第２のグローバルビット線の少なくともいずれか一方に、前記所定の電位として第１のプリチャージ電圧を供給する第１のプリチャージ回路と、
前記第３及び第４のグローバルビット線の少なくともいずれか一方に、前記第１のプリチャージ電圧を供給する第２のプリチャージ回路と、
をさらに備え、
前記第１の期間に先立つ第１のプリチャージ期間には、前記第１のプリチャージ回路により前記第１のスイッチを介して前記第１及び第２のグローバルビット線に前記第１のプリチャージ電圧を供給し、
前記第１の期間の後であって前記第２の期間に先立つ第２のプリチャージ期間には、前記第２のプリチャージ回路により前記第２のスイッチを介して前記第３及び第４のグローバルビット線に前記第１のプリチャージ電圧を供給する、
ことを特徴とする請求項９に記載の半導体装置。
前記第１及び第２のグローバルビット線は第１の方向の同一直線上に配置され、前記第３及び第４のグローバルビット線は、前記第１及び第２のグローバルビット線と所定ピッチを置いて前記第１の方向の同一直線上に配置されることを特徴とする請求項１０に記載の半導体装置。
前記第１の動作と前記第２の動作とを同一タイミングで行うとともに、前記第３の動作と前記第４の動作とを同一タイミングで行う、ことを特徴とする請求項１１に記載の半導体装置。
前記第１乃至第４の動作は、少なくとも前記第１乃至第４メモリセルのデータを保持するリフレッシュ動作である、ことを特徴とする請求項１２に記載の半導体装置。
ローカルビット線とグローバルビット線とが階層化されたオープンビット線方式のメモリセルアレイを備える半導体装置であって、
同時に選択された第１乃至第４のメモリセルにそれぞれ対応する第１乃至第４の信号をそれぞれ伝送する第１乃至第４のローカルビット線と、
前記第１乃至第４のローカルビット線にそれぞれ対応する第１乃至第４のグローバルビット線と、
前記第１のグローバルビット線の一端と前記第２のグローバルビット線の一端との間の接続を制御する第１のスイッチと、
前記第３のグローバルビット線の一端と前記第４のグローバルビット線の一端との間の接続を制御する第２のスイッチと、
差動型の第１及び第２のセンスアンプと、
前記第１のグローバルビット線の他端と前記第３のグローバルビット線の他端のいずれかを前記第１のセンスアンプと選択的に接続する第３のスイッチと、
前記第２のグローバルビット線の他端と前記第４のグローバルビット線の他端のいずれかを前記第２のセンスアンプと選択的に接続する第４のスイッチと、
前記第１乃至第４のローカルビット線と前記第１乃至第４のグローバルビット線とをそれぞれ接続する第５乃至第８のスイッチと、
前記第１乃至第４のローカルビット線のそれぞれの一端と前記第１乃至第４のグローバルビット線との間の接続をそれぞれ制御する第５乃至第８のスイッチと、
前記第１乃至第８のスイッチを制御する制御回路と、
を備え、
前記第１及び第３のグローバルビット線、並びに前記第２及び第４のグローバルビット線は、それぞれ互いに物理的に隣接し、
前記第１のセンスアンプは、その両側に隣接する第１の前記メモリセルアレイに属する前記第１及び第３のグローバルビット線のいずれか一方と、第２の前記メモリセルアレイに属する前記第１及び第３のグローバルビット線のいずれか一方と、の差電圧によってセンシングし、
前記第２のセンスアンプは、その両側に隣接する前記第１のメモリセルアレイに属する前記第２及び第４のグローバルビット線のいずれか一方と、第３の前記メモリセルアレイに属する前記第２及び第４のグローバルビット線のいずれか一方と、の差電圧によってセンシングし、
前記制御回路は、第１の期間において、
前記第１のスイッチにより前記第１及び第２のグローバルビット線を電気的に切り離し、前記第２のスイッチを介して前記第３及び第４のグローバルビット線を電気的に接続し、前記第５及び第６のスイッチを電気的に導通させ、前記第７及び第８のスイッチを電気的に非導通とし、前記第３及び第４のグローバルビット線を所定の電位に制御し、前記第３のスイッチを介して前記第１のグローバルビット線を前記第１のセンスアンプに電気的に接続し、前記第４のスイッチを介して前記第２のグローバルビット線を前記第２のセンスアンプに電気的に接続した状態で、前記第５のスイッチを介して前記第１の信号を前記第１のセンスアンプにより増幅する第１の動作と、前記第６のスイッチを介して前記第２の信号を前記第２のセンスアンプにより増幅する第２の動作とを行い、
前記制御回路は、更に、前記第１の期間と異なる第２の期間において、
前記第１のスイッチを介して前記第１及び第２のグローバルビット線を電気的に接続し、前記第２のスイッチにより前記第３及び第４のグローバルビット線を電気的に切り離し、前記第７及び第８のスイッチを電気的に導通させ、前記第５及び第６のスイッチを電気的に非導通とし、前記第１及び第２のグローバルビット線を前記所定の電位に制御し、前記第３のスイッチを介して前記第３のグローバルビット線を前記第１のセンスアンプに電気的に接続し、前記第４のスイッチを介して前記第４のグローバルビット線を前記第２のセンスアンプに電気的に接続した状態で、前記第７のスイッチを介して前記第３の信号を前記第１のセンスアンプにより増幅する第３の動作と、前記第８のスイッチを介して前記第３の信号を前記第２のセンスアンプにより増幅する第４の動作とを行う、
ことを特徴とする半導体装置。
前記第１及び第２のグローバルビット線の少なくともいずれか一方に、前記所定の電位として第１のプリチャージ電圧を供給する第１のプリチャージ回路と、
前記第３及び第４のグローバルビット線の少なく共いずれか一方に、前記第１のプリチャージ電圧を供給する第２のプリチャージ回路と、
をさらに備え、
前記第１の期間に先立つ第１のプリチャージ期間には、前記第１のプリチャージ回路により前記第１のスイッチを介して前記第１及び第２のグローバルビット線に前記第１のプリチャージ電圧を供給し、
前記第１の期間の後であって前記第２の期間に先立つ第２のプリチャージ期間には、前記第２のプリチャージ回路により前記第２のスイッチを介して前記第３及び第４のグローバルビット線に前記第１のプリチャージ電圧を供給する、
ことを特徴とする請求項１４に記載の半導体装置。
前記第１及び第２のグローバルビット線は第１の方向の同一直線上に配置され、前記第３及び第４のグローバルビット線は、前記第１及び第２のグローバルビット線と所定ピッチを置いて前記第１の方向の同一直線上に配置されることを特徴とする請求項１５に記載の半導体装置。
前記第１の動作と前記第２の動作とを同一タイミングで行うとともに、前記第３の動作と前記第４の動作とを同一タイミングで行う、ことを特徴とする請求項１６に記載の半導体装置。
前記第１乃至第４の動作は、少なくとも前記第１乃至第４のメモリセルのデータを保持するリフレッシュ動作である、ことを特徴とする請求項１７に記載の半導体装置。