JP3876606B2 - ディジタル／アナログ変換器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、多ビット数、高精度のディジタル／アナログ（以下、Ｄ／Ａと言う）変換器に関する。
【０００２】
【従来の技術】
従来、Ｄ／Ａ変換器として種々の回路構成のものが考案され、実用化されている。例えば、図１８に示す回路はラダー回路を用いた４ビットのＤ／Ａ変換器であり、ラダー回路で形成された電圧が被変換データによってオン／オフされるスイッチを通して加算回路へ供給され、この加算回路で合成され変換後電圧として出力される。
ところで、このＤ／Ａ変換器は、抵抗トリミングなしでは１２ビットが限度であり、それ以上のビット数のＤ／Ａ変換器を作成する場合は抵抗トリミングが不可欠である。しかし、抵抗トリミングはコストがかかり、しかも、Ｄ／Ａ変換器をＣＭＯＳによって作成できない欠点がある。
【０００３】
他方、Ｄ／Ａ変換器の回路構成として、抵抗ストリング方式が知られている。この抵抗ストリング方式は、多数の抵抗を直列接続してその両端に電圧を印加し、各抵抗の接続点の電圧を変換後電圧として取り出す方式であり、高精度の変換が可能であって、しかも、ＣＭＯＳによって形成できる利点がある。しかしながら、この方式のＤ／Ａ変換器も例えば２４ビットというような多ビットのＤ／Ａ変換器には対応できない欠点があった。
【０００４】
【発明が解決しようとする課題】
この発明は、このような事情を考慮してなされたもので、その目的は高精度かつ多ビットであって、しかも、ＣＭＯＳによって作成することができるＤ／Ａ変換器を提供することにある。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に記載の発明は、直列接続された複数の抵抗と、前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続されたＭ（Ｍ：１より大きい整数）個のスイッチから構成されるＮ（Ｎ：１より大きい整数）列のスイッチ列と、前記スイッチ列の各スイッチを被変換データの上位側ビットに基づいてオン／オフ制御するスイッチ制御手段と、前記被変換データの下位側ビットに対応する電圧を形成して出力する電圧形成手段と、前記複数のスイッチ列の各共通接続点の電圧と前記電圧形成手段の出力とを加減算する減加算手段とによってＤ／Ａ変換器を構成したことを特徴とする。
【０００６】
また、請求項２に記載の発明は、請求項１に記載のディジタル／アナログ変換器において、前記電圧形成手段を、前記被変換データの下位側ビットによってオン／オフされて所定の電圧を出力する複数のスイッチと、前記スイッチの出力を重み付けした抵抗を通して前記加算へ印加する回路とから構成したことを特徴とする。
また、請求項３に記載の発明は、請求項１に記載のディジタル／アナログ変換器において、前記電圧形成手段を、前記被変換データの下位側ビットによってオン／オフされて所定の電圧を出力する複数のスイッチと、前記スイッチの出力をオンとされたスイッチに応じた電圧に変換する抵抗ラダー回路とから構成したことを特徴とする。
【０００７】
また、請求項４に記載の発明は、前記電圧形成手段を、前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続された複数のスイッチからなる１または複数のスイッチ列と、前記スイッチ列の各スイッチを被変換データの下位側ビットに基づいてオン／オフ制御する下位側スイッチ制御手段と、前記スイッチ列の共通接続点の電圧を重み付けした抵抗を介して前記加減算手段へ印加する回路とから構成したことを特徴とする。
【０００８】
また、請求項５に記載の発明は、請求項１に記載のディジタル／アナログ変換器において、前記電圧形成手段を、前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続された複数のスイッチからなる１または複数のスイッチ列と、前記スイッチ列の各スイッチを被変換データの下位側ビットに基づいてオン／オフ制御する下位側スイッチ制御手段と、前記スイッチ列の共通接続点の電圧を抵抗ラダー回路を介して前記加減算手段へ印加する回路とから構成したことを特徴とする。
【０００９】
また、請求項６に記載の発明は、請求項１〜５のいずれかの項に記載のディジタル／アナログ変換器において、前記スイッチ制御手段は、前記複数のスイッチ列の各共通接続点に発生する、前記複数の抵抗の誤差に基づく電圧誤差が相殺されるように前記各スイッチをオン／オフ制御することを特徴とする。
また、請求項７に記載の発明は、請求項１〜請求項５のいずれかの項に記載のディジタル／アナログ変換器において、前記スイッチ列は、共通接続点の電圧が前記加減算手段において加算される第１、第２のスイッチ列と、共通接続点の電圧が前記加減算手段において減算される第３、第４のスイッチ列とから構成され、前記スイッチ制御手段は、前記第１、第２のスイッチ列の出力電圧の誤差が相殺されるように前記第１、第２のスイッチ列の各スイッチをオン／オフ制御すると共に、前記第３、第４のスイッチ列の出力電圧の誤差が相殺されるように前記第３、第４のスイッチ列の各スイッチをオン／オフ制御することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照しこの発明の実施形態について説明する。図１はこの発明の第１の実施形態によるＤ／Ａ変換器の構成を示す回路図であり、この図に示すＤ／Ａ変換器は８ビットの被変換データをアナログ電圧に変換する回路である。このＤ／Ａ変換器は、大きく分けて、被変換データの上位４ビットをアナログ電圧に変換するスイッチマトリクス回路１と、下位４ビットをアナログ電圧に変換する下位ビット変換回路２と、スイッチマトリクス回路１の出力と下位ビット変換回路２の出力を加算する加算回路として機能する演算増幅器３とから構成されている。
【００１１】
スイッチマトリクス回路１は、抵抗ストリングおよびスイッチマトリクスによってＤ／Ａ変換を行うもので、直列接続された８個の抵抗４、４・・・（値はいずれもＲ）によって構成された抵抗ストリング５と、抵抗４、４・・・の接続点に一端が接続され、他端が共通接続されたスイッチＳ０ａ〜Ｓ８ａと、同様に、抵抗４、４・・・の接続点に一端が接続され、他端が共通接続されたスイッチＳ０ｂ〜Ｓ８ｂと、スイッチＳ０ａ〜Ｓ８ａの共通接続点の電圧が印加される増幅度１のアンプ１６と、スイッチＳ０ｂ〜Ｓ８ｂの共通接続点の電圧が印加される増幅度１のアンプ１７と、アンプ１６の出力端と演算増幅器３の反転入力端間に介挿された抵抗６（値Ｒ）と、アンプ１７の出力端と演算増幅器３の反転入力端間に介挿された抵抗７（値Ｒ）とから構成されている。そして、抵抗ストリング５の一端に直流電圧Ｖｃが印加され、他端が接地されている。
【００１２】
また、下位ビット変換回路２は、接地電位に一端が接続されたスイッチＳ０ｅ、Ｓ０ｆ、Ｓ０ｇ、Ｓ０ｈと、抵抗ストリング５の内の最下部の抵抗（一端が接地された抵抗）と２番目の抵抗の接続点に一端が接続されたスイッチＳ１ｅ、Ｓ１ｆ、Ｓ１ｇ、Ｓ１ｈと、スイッチＳ０ｅ，Ｓ１ｅの各他端、スイッチＳ０ｆ，Ｓ１ｆの各他端、スイッチＳ０ｇ，Ｓ１ｇの各他端、スイッチＳ０ｈ，Ｓ１ｈの各他端が各々その入力端に接続された増幅度１のアンプ２１〜２４と、アンプ２１〜２４と演算増幅器３の反転入力端間に接続され、重み付けされた抵抗１１（値２Ｒ）、抵抗１２（値４Ｒ）、抵抗１３（値８Ｒ）、抵抗１４（値１６Ｒ）とから構成されている。
また、符号８は演算増幅器３の帰還抵抗（値Ｒｆ）、９は変換後のアナログ電圧Ｓoutが出力される出力端子である。
【００１３】
次に、上記Ｄ／Ａ変換器の動作を説明する。まず、このＤ／Ａ変換器によってアナログ電圧に変換される８ビットの非変換データは、２’ｓＣＯＭＰの形式のデータである。すなわち、この非変換データを１０進数および２進数で各々示すと、次の第１表の通りである。また、この表に変換後のアナログ電圧を示す。
動作を説明すると、まず、被変換データの上位４ビットは、デコーダ（図示略）によってデコードされ、そのデコード出力によってスイッチマトリクス回路１のスイッチＳ０ａ〜Ｓ８ａおよびスイッチＳ０ｂ〜Ｓ８ｂがオン／オフ制御される。図２に、被変換データの上位４ビットと各スイッチのオン／オフ状態の関係を示す。図において”１”はオン、”０”はオフを示す。また、被変換データの下位４ビットは、デコーダを通さず、そのまま下位ビット変換回路２のスイッチＳ０ｅ〜Ｓ０ｈおよびスイッチＳ１ｅ〜Ｓ１ｈをオン／オフ制御する。図３に、被変換データの下位４ビットと各スイッチのオン／オフ状態の関係を示す。
【００１４】
いま、例えば、被変換データが”０１１１１１１１”（＋１２７）であった場合は、上位４ビットおよび図２の最上行から、スイッチＳ７ａとスイッチＳ８ｂがオン（他のスイッチはオフ）となる。したがって、１つの抵抗４の両端電圧をＶとすると、アンプ１６の出力が７Ｖ、アンプ１７の出力が８Ｖとなる。また、下位４ビットおよび図３の最上行から、スイッチＳ１ｅ，Ｓ１ｆ、Ｓ１ｇ、Ｓ１ｈがオン（他のスイッチはオフ）となる。この結果、アンプ２１〜２４の出力がいずれもＶとなる。
【００１５】
そして、上述したアンプ１６，１７，２１〜２４の各出力電圧が演算増幅器３によって加算されることから、出力端子９に得られる出力電圧Ｓoutは、
となる。また、例えば、被変換データが”０１１１１１１０”（＋１２６）であった場合は、スイッチＳ７ａ、Ｓ８ｂ、Ｓ１ｅ，Ｓ１ｆ、Ｓ１ｇ、Ｓ０ｈがオンとなる。この結果、アンプ１６、アンプ１７、アンプ２１〜２３の出力は上記と同じであり、アンプ２４の出力のみ０となる。これにより、出力電圧は、
となる。
【００１６】
同様に、例えば被変換データが”００００００００”（０）の場合は、スイッチＳ０ａ、Ｓ８ｂ、Ｓ０ｅ〜Ｓ０ｈが各々オンとなり、したがって、アンプ１７の出力が８Ｖ、他のアンプの出力はいずれも「０」となる。この結果、出力電圧は、
Ｓout＝−（Ｒｆ／Ｒ)８Ｖ・・・（３）
となる。同様にして、被変換データが”１０００００００”（−１２８）の場合は、
Ｓout＝−(Ｒｆ／Ｒ)×０＝０・・・（４）
となる。
このように、図１に示すＤ／Ａ変換器は(1/16)Ｖを最小電圧として８ビットの被変換データをアナログ電圧に変換する。
【００１７】
次に、この発明の第２の実施形態について説明する。図４は同実施形態の構成を示す回路図である。この図に示す回路は被変換データの下位４ビットをアナログ電圧に変換する下位ビット変換回路２８であり、図１における下位ビット変換回路２の代わりに用いられるもので、下位ビット変換回路２における抵抗１１〜１４に代えて、ラダー接続された抵抗３０〜３３（値はいずれも２Ｒ）、抵抗３４〜３６（値はいずれもＲ）、抵抗３７（値２Ｒ）が用いられている。この図に示す回路も、各スイッチＳ０ｅ〜Ｓ０ｈおよびスイッチＳ１ｅ〜Ｓ１ｈが各々被変換データの下位４ビットによって図３に示すようにオン／オフ制御され、これにより、図４に示す点Ｐの位置に被変換データに対応する電圧が得られる。そして、この電圧が演算増幅器３（図１）によってスイッチマトリクス回路１の出力に加算される。
【００１８】
次に、この発明の第３の実施形態について説明する。図５は同実施形態の構成を示す回路図である。この図に示す回路も図４の回路と同様に、被変換データの下位４ビットをアナログ電圧に変換する下位ビット変換回路４０であり、図１における下位ビット変換回路２の代わりに用いられる。この図に示す下位ビット変換回路４０は、図１におけるスイッチマトリクス回路１と同様に、抵抗ストリングおよびスイッチマトリクスによって変換を行う。
【００１９】
すなわち、図におけるスイッチＳ０ｅ、Ｓ０ｆの各一端は図１に示す抵抗ストリング５の最下端部（接地電位）に接続され、スイッチＳ１ｅ、Ｓ１ｆの各一端は抵抗ストリング５の第１番目の抵抗接続点に接続され、スイッチＳ２ｅ、Ｓ２ｆの各一端は抵抗ストリング５の第２番目の抵抗接続点に接続され、スイッチＳ３ｅ、Ｓ３ｆの各一端は抵抗ストリング５の第３番目の抵抗接続点に接続されている。そして、スイッチＳ０ｅ〜Ｓ３ｅの各他端が共通接続されてアンプ４１の入力端に接続され、また、スイッチＳ０ｆ〜Ｓ３ｆの各他端が共通接続されてアンプ４２の入力端に接続されている。
アンプ４１，４２は増幅度１のアンプであり、その出力端は各々抵抗４４（値４Ｒ）および抵抗４５（値１６Ｒ）を介して演算増幅器３（図１）の反転入力端に接続されている。
【００２０】
このような構成において、各スイッチＳ０ｅ〜Ｓ３ｅ、Ｓ０ｆ〜Ｓ３ｆは被変換データの下位４ビットをデコードした信号によってオン／オフ制御される。図６に、被変換データの下位４ビットと各スイッチのオン／オフ状態の関係を示す。例えば、被変換データの下位４ビットが”００００”の場合、図６から明らかなように、スイッチＳ０ｅ，Ｓ０ｆがオンとされる。これにより、アンプ４１，４２の入力端へ電圧０が供給され、従ってアンプ４１，４２の出力が０となる。
【００２１】
また、被変換データの下位４ビットが”０００１”の場合、図６から、スイッチＳ０ｅ，Ｓ１ｆがオンとされる。これにより、アンプ４１の入力端へ電圧０が，アンプ４２の入力端へ電圧Ｖが供給され、アンプ４１，４２の各出力が０、Ｖとなる。これにより、演算増幅器３（図１）において、スイッチマトリクス回路１の出力に、−（Ｒｆ／Ｒ）（Ｖ／１６）が加算される。
同様に、被変換データの下位４ビットが”０００２”の場合、スイッチＳ０ｅ，Ｓ２ｆがオンとされ、これにより、アンプ４１，４２の各出力が０、２Ｖとなる。この結果、演算増幅器３において、スイッチマトリクス回路１の出力に、−（Ｒｆ／Ｒ）（２Ｖ／１６）が加算される。また、被変換データの下位４ビットが”１１１１”の場合、スイッチＳ３ｅ，Ｓ３ｆがオンとされ、これにより、アンプ４１，４２の各出力が共に３Ｖとなる。この結果、演算増幅器３において、スイッチマトリクス回路１の出力に、−（Ｒｆ／Ｒ）（３Ｖ／４）および−（Ｒｆ／Ｒ）（３Ｖ／１６）が加算される。すなわち、合計で−（Ｒｆ／Ｒ）（１５Ｖ／１６）が加算される。
【００２２】
このように、図５の回路によっても図１または図４の下位ビット変換回路２，２８と同様の変換を行うことができる。
次に、この発明の第４の実施形態について説明する。図７は同実施形態の構成を示す回路図であり、この図に示すＤ／Ａ変換器は２’ｓＣＯＭＰ形式の１０ビットの被変換データをアナログ電圧に変換するものである。また、このＤ／Ａ変換器は、上述した各Ｄ／Ａ変換器が演算増幅器３の非反転入力端の電位に対し、一方の側の電圧のみを変換後電圧として出力するものであったのに対し、両側の電圧を出力する点で異なっている。
【００２３】
この図において、５０，５０・・・は直列接続され抵抗（値はいずれもＲ）であり、これらの抵抗５０によって抵抗ストリング５３が形成されている。そして、この抵抗ストリング５３の一端には正電圧が印加され、他端は接地されている。スイッチＳ０ａ〜Ｓ８ａおよびスイッチＳ０ｂ〜Ｓ７ｂは被変換データの上位４ビットによってオン／オフ制御されるスイッチであり、これらのスイッチの各一端は抵抗５０、５０・・・の各接続点に接続され、スイッチＳ０ａ〜Ｓ８ａの各他端は共通接続されてアンプ５１の入力端に接続され、スイッチＳ０ｂ〜Ｓ８ｂの各他端は共通接続されてアンプ５２の入力端に接続されている。アンプ５１は増幅度１のアンプであり、その出力は抵抗５４（値Ｒ）の一端に接続され、抵抗５４の他端が演算増幅器５５の反転入力端に接続されている。また、アンプ５２は増幅度１のアンプであり、その出力端は抵抗５５（値Ｒ）の一端に接続され、抵抗５５の他端が演算増幅器５５の非反転入力端に接続されている。上記の構成は図１におけるスイッチマトリクス回路１と同じであるが、抵抗５４，５５の他端と演算増幅器５５の入力端との接続状態が異なっている。
【００２４】
スイッチＳ０ｃ〜Ｓ４ｃの各一端は、接地点および抵抗ストリング５３の接続点に順次接続され、他端は共通接続されてアンプ５７（増幅度１）の入力端に接続されている。アンプ５７の出力端は抵抗５８（値８Ｒ）を介して演算増幅器５５の反転入力端に接続されている。
スイッチＳ０ｄ〜Ｓ３ｄの各一端は、接地点および直列接続抵抗の接続点に順次接続され、他端は共通接続されてアンプ５９（増幅度１）の入力端に接続されている。アンプ５９の出力端は抵抗６０（値８Ｒ）を介して演算増幅器５５の非反転入力端に接続されている。
【００２５】
スイッチＳ０ｅ〜Ｓ４ｅの各一端は、接地点および直列接続抵抗の接続点に順次接続され、他端は共通接続されてアンプ６１（増幅度１）の入力端に接続されている。アンプ６１の出力端は抵抗６２（値６４Ｒ）を介して演算増幅器５５の反転入力端に接続されている。
スイッチＳ０ｆ〜Ｓ３ｆの各一端は、接地点および直列接続抵抗の接続点に順次接続され、他端は共通接続されてアンプ６３（増幅度１）の入力端に接続されている。アンプ６３の出力端は抵抗６４（値６４Ｒ）を介して演算増幅器５５の非反転入力端に接続されている。
【００２６】
６５は演算増幅器５５の帰還抵抗（値Ｒｆ）、６６は接地抵抗（値Ｒｆ）、６７は出力端子である。
図８、図９は被変換データと各スイッチのオン／オフ状態との関係を示す図であり、１０ｂｉｔの被変換データはデコーダによってデコードされ、そのデコード出力によって各スイッチが図８、図９に示すようにオン／オフ制御される。
【００２７】
いま、例えば、被変換データが”０１１１１１１１１１”（＋５１１）の場合、図８、図９からスイッチＳ０ａ、Ｓ７ｂ、Ｓ０ｃ、Ｓ３ｄ、Ｓ０ｅ、Ｓ３ｆがオンとなり、これにより、アンプ５２，５９，６３の出力が各々７Ｖ、３Ｖ、３Ｖとなり（Ｖ；抵抗５０の両端電圧）、アンプ５１，５７，６１の出力が０となる。この結果、出力電圧Ｓoutは、
となる。
【００２８】
また、被変換データが”００００００００００”の場合は、図８、図９よりスイッチＳ４ａ、Ｓ４ｂ、Ｓ２ｃ、Ｓ２ｄ、Ｓ２ｅ、Ｓ２ｆがオンとなり、この結果、出力電圧Ｓoutは、
となる。
【００２９】
また、被変換データが”１０００００００００”（−５１２）の場合、図８、図９からスイッチＳ８ａ、Ｓ０ｂ、Ｓ４ｃ、Ｓ０ｄ、Ｓ４ｅ、Ｓ０ｆがオンとなり、これにより、アンプ５１，５７，６１の出力が各々８Ｖ、４Ｖ、４Ｖとなり、アンプ５２，５９，６３の出力が０となる。この結果、出力電圧Ｓoutは、
となる。
【００３０】
図１０は上述したＤ／Ａ変換器を、被変換データ＝２４ビットに拡張したこの発明の第５の実施形態の構成を示す回路図である。この図において、抵抗ストリングは２５８個の直列接続した抵抗から構成されている。また、「１〜１１Ｂｉｔ」と記載してある１６行の各スイッチが被変換データの上位１２ビットによってオン／オフ制御されるスイッチであり、これらのスイッチは合計４１１２個（２５７×１６）設けられている。なお、実際は４１１１個で足りる。すなわち、１２ビット分のスイッチは４０９６個であり、これにゼロ位置（接地位置）を選択するためのスイッチ１６個を加えると４１１２個となり、４０９６番目のスイッチは不要であるので、スイッチ数の合計は４１１１個となる。
【００３１】
また、「１５Ｂｉｔ」、「１９Ｂｉｔ」、「２３Ｂｉｔ」と記載された６行のスイッチが被変換データの下位１２ビットによってオン／オフ制御され、アンプの出力側のラダー接続された抵抗と共に下位１２ビットに対応する電圧を形成する。そして、上述した上位１２ビットに基づく電圧と下位１２ビットに基づく電圧が演算増幅器７０によって合成され、変換後アナログ電圧として出力される。
【００３２】
図１１はこの発明の第６の実施形態の構成を示す回路図であり、この図に示すＤ／Ａ変換器は１１ビットの２’ＣＯＭＰ形式の被変換データをアナログ電圧に変換するものである。この図に示すＤ／Ａ変換器が図７に示すものと異なる点は、被変換データの上位ビットをアナログ電圧に変換するスイッチ列が＋側２列、−側２列の合計４列設けられている点である。
【００３３】
すなわち、スイッチＳ０ａ〜Ｓ８ａの各一端が抵抗ストリング５３の各節点に接続され、各他端が共通接続されてアンプ５１の入力端に接続され、スイッチＳ０ｃ〜Ｓ８ｃの各一端が抵抗ストリング５３の各節点に接続され、各他端が共通接続されてアンプ７０の入力端に接続されている。そして、アンプ５１の出力端が抵抗５４（値Ｒ）を介して、また、アンプ７０の出力端が抵抗７１（値Ｒ）を介して各々演算増幅器５５の反転入力端に接続されている。同様に、スイッチＳ０ｂ〜Ｓ８ｂの各一端が抵抗ストリング５３の各節点に接続され、各他端が共通接続されてアンプ５２の入力端に接続され、スイッチＳ０ｄ〜Ｓ８ｄの各一端が抵抗ストリング５３の各節点に接続され、各他端が共通接続されてアンプ７２の入力端に接続されている。そして、アンプ５２の出力端が抵抗５５（値Ｒ）を介して、また、アンプ７２の出力端が抵抗７３（値Ｒ）を介して各々演算増幅器５５の非反転入力端に接続されている。そして、上述した各スイッチＳ０ａ〜Ｓ８ｄが被変換データの上位５ビットによってオン／オフ制御され、スイッチＳ０ｅ〜Ｓ４ｈが被変換データの下位５ビットによってオン／オフ制御される。
【００３４】
図１２、図１３は、被変換データと各スイッチのオン／オフ状態との関係を示す図であり、１１ｂｉｔの被変換データはデコーダによってデコードされ、そのデコード出力によって各スイッチがこれらの図に示すようにオン／オフ制御される。
【００３５】
いま、例えば、被変換データが”０１１１１１１１１１１”（１０進数＋１０２３）の場合、図１２、図１３からスイッチＳ０ａ、Ｓ８ｂ、Ｓ０ｃ、Ｓ７ｄ、Ｓ０ｅ、Ｓ３ｆ、Ｓ０ｇ、Ｓ３ｈがオンとなり、これにより、アンプ５２，７２、５９，６３の出力が各々８Ｖ、７Ｖ、３Ｖ、３Ｖとなり（Ｖ；抵抗５０の両端電圧）、アンプ５１，７０、５７，６１の出力が０となる。この結果、出力電圧Ｓoutは、
となる。同様に、被変換データが”０１１１１１１１１１０”（１０進数＋１０２２）の場合、図１２、図１３からスイッチＳ０ａ、Ｓ８ｂ、Ｓ０ｃ、Ｓ７ｄ、Ｓ０ｅ、Ｓ３ｆ、Ｓ１ｇ、Ｓ３ｈがオンとなる。これにより、
となる。以下同様であり、このＤ／Ａ変換器は被変換データが「１」変化する毎に出力電圧が(1/64)Ｖずつ変化する。
【００３６】
また、被変換データの上位５ビットとスイッチＳ０ａ〜Ｓ８ｄのオン／オフ関係は次の通りである。なお、「−」は上の欄と同じを意味する。
このように、上記実施形態においては、プラス側のスイッチＳ０ｂ〜Ｓ８ｂ、Ｓ０ｄ〜Ｓ８ｄが、被変換データが小となるに従い高電圧側のスイッチＳ８ｂ、Ｓ７ｄから順次オンとなり、一方、マイナス側のスイッチＳ０ａ〜Ｓ８ａ、Ｓ０ｃ〜Ｓ８ｃが、被変換データが小となるに従い低電圧側のスイッチＳ０ａ、Ｓ０ｃから順次オンとなる。
【００３７】
ところで、抵抗ストリング５３の各抵抗５０の抵抗値Ｒは、全く同一であることが望ましいが、厳密には僅かに誤差がある。この抵抗誤差は、バラバラに発生するのではなく、抵抗ストリング５３の一端から他端に向かって徐々に抵抗値が小さくなる、あるいは、大きくなる状態で発生する。このため、上記実施形態のように、各スイッチを高電圧側および接地側から順々にオンとするよりも、なるべく離れた位置のスイッチを順次オンとすることが望ましい。以下、このような考察に基づく第７の実施形態について説明する。
【００３８】
この第７の実施形態のスイッチ回路の構成は図１１と同じである。この実施形態が上記第６の実施形態と異なる点は、被変換データをデコードし、そのデコード結果に従って図１１の各スイッチをオン／オフ制御するデコーダである。すなわち、図１４、図１５はこの第７の実施形態によるデコーダによって制御される各スイッチのオン／オフ状態を示す図である。この場合、被変換データの下位６ビットと、スイッチＳ０ｅ〜Ｓ４ｅ、Ｓ０ｆ〜Ｓ４ｆ、Ｓ０ｇ〜Ｓ４ｇ、Ｓ０ｈ〜Ｓ４ｈのオン／オフ状態との対応関係は第６の実施形態（図１２、図１３）と同じである。第６の実施形態と異なる点は、被変換データの上位５ビットと、スイッチＳ０ａ〜Ｓ８ａ、Ｓ０ｂ〜Ｓ８ｂ、Ｓ０ｃ〜Ｓ８ｃ、Ｓ０ｄ〜Ｓ８ｄのオン／オフ状態との対応関係である。
【００３９】
すなわち、この実施形態では、被変換データの上位５ビットに対応して次の各スイッチがオンとなる。
【００４０】
このように各スイッチをオン／オフ制御することによって、アンプ５２の出力に含まれる抵抗誤差に基づく誤差電圧と、アンプ７２の出力に含まれる抵抗誤差に基づく誤差電圧とが一部相殺される。同様に、アンプ５１の出力に含まれる抵抗誤差に基づく誤差電圧と、アンプ７０の出力に含まれる抵抗誤差に基づく誤差電圧とが一部相殺される。これにより、抵抗ストリング５３の抵抗誤差に基づく出力変動を最小限に押さえることができる。図１６は、被変換データと出力電圧Ｓｏｕｔとの対応関係を示す図であり、この図において、破線Ｌ１、Ｌ２は前述した第６の実施形態の特性を示し、また、破線Ｌ３、Ｌ４は上述した第７の実施形態の特性を示している。実線Ｌ５は変換誤差が０の場合である。また、曲線Ｌ１、Ｌ３は抵抗ストリング５３の接地側から高電圧側へ向かって抵抗値が徐々小さくなる場合であり、曲線Ｌ２、Ｌ４は逆に大きくなる場合である。この図に示すように、上記第７の実施形態によれば、第６の実施形態より抵抗誤差に基づく変換誤差をさらに小さくすることができる。
なお、上記第６、第７の実施形態においては、アンプ出力抵抗がＲのラインについて説明したが、アンプ出力抵抗が８Ｒ、６４Ｒのラインについても同様の考えを適用できることは勿論である。
図１７は上述した第６、第７の実施形態によるＤ／Ａ変換器の全体構成を示すブロック図である。この図において、符号８０はデコーダ、８１は図１１に示す回路である。デコーダ８０は被変換ディジタルデータをデコードするデコーダであり、このデコーダ８０の出力によって図１１に示す各スイッチＳ８ａ、Ｓ８ｂ、・・・Ｓ０ｈのオン／オフが図１２〜図１５に示すように制御される。８３はローパスフィルタであり、出力端子Ｓｏｕｔに含まれる高周波成分をカットする。なお、前述した図１、図７、図１０に示す回路も図１７に示す回路と同様に、前段にデコーダ、後段にローパスフィルタが設けられて、Ｄ／Ａ変換器として構成される。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、上位ビットの変換を抵抗ストリングおよびスイッチマトリクスによって行うようにしたので、高精度かつ多ビットであって、しかも作成に抵抗トリミングのような手間を必要としないＤ／Ａ変換器を提供することができる効果がある。また、この発明によるＤ／Ａ変換器はＣＭＯＳによって作成することが可能であり、量産に適する利点が得られる。また、請求項６および請求項７に記載の発明によれば、抵抗誤差に基づく変換誤差を最小限とすることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態の構成を示す回路図である。
【図２】 同実施形態におけるスイッチマトリクス回路１の各スイッチのオン／オフ状態を示す図である。
【図３】 同実施形態における下位ビット変換回路２の各スイッチのオン／オフ状態を示す図である。
【図４】 この発明の第２の実施形態の要部の構成を示す回路図である。
【図５】 この発明の第３の実施形態の要部の構成を示す回路図である。
【図６】 同図の各スイッチのオン／オフ状態を示す図である。
【図７】 この発明の第４の実施形態の構成を示す回路図である。
【図８】 同実施形態における各スイッチのオン／オフ状態を示す図である。
【図９】 同実施形態における各スイッチのオン／オフ状態を示す図であり、図８に連続する図である。
【図１０】 この発明の第５の実施形態の構成を示す回路図である。
【図１１】 この発明の第６および第７の実施形態の構成を示す回路図である。
【図１２】 この発明の第６の実施形態における各スイッチのオン／オフ状態を示す図である。
【図１３】 同実施形態における各スイッチのオン／オフ状態を示す図であり、図１２に連続する図である。
【図１４】 この発明の第７の実施形態における各スイッチのオン／オフ状態を示す図である。
【図１５】 同実施形態における各スイッチのオン／オフ状態を示す図であり、図１４に連続する図である。
【図１６】 この発明の第６、第７の実施形態の変換特性を示す図である。
【図１７】 第６、第７の実施形態の全体構成を示すブロック図である。
【図１８】 従来のＤ／Ａ変換器の構成例を示す回路図である。
【符号の説明】
１…スイッチマトリクス回路、２…下位ビット変換回路、３、５５…演算増幅器、４，６，７，１１〜１４、３０〜３３、３４〜３７、４４，４５、５４，５５，５８，６０，６２，６４…抵抗、１６，１７，２１〜２４、４１，４２、５１，５２，５７，５９，６１，６３…アンプ、Ｓ０ａ〜Ｓ８ａ、Ｓ０ｂ〜Ｓ８ｂ、Ｓ０ｅ、Ｓ１ｅ、Ｓ０ｆ、Ｓ１ｆ、Ｓ０ｇ、Ｓ１ｇ、Ｓ０ｈ、Ｓ１ｈ…スイッチ。
【発明の属する技術分野】
この発明は、多ビット数、高精度のディジタル／アナログ（以下、Ｄ／Ａと言う）変換器に関する。
【０００２】
【従来の技術】
従来、Ｄ／Ａ変換器として種々の回路構成のものが考案され、実用化されている。例えば、図１８に示す回路はラダー回路を用いた４ビットのＤ／Ａ変換器であり、ラダー回路で形成された電圧が被変換データによってオン／オフされるスイッチを通して加算回路へ供給され、この加算回路で合成され変換後電圧として出力される。
ところで、このＤ／Ａ変換器は、抵抗トリミングなしでは１２ビットが限度であり、それ以上のビット数のＤ／Ａ変換器を作成する場合は抵抗トリミングが不可欠である。しかし、抵抗トリミングはコストがかかり、しかも、Ｄ／Ａ変換器をＣＭＯＳによって作成できない欠点がある。
【０００３】
他方、Ｄ／Ａ変換器の回路構成として、抵抗ストリング方式が知られている。この抵抗ストリング方式は、多数の抵抗を直列接続してその両端に電圧を印加し、各抵抗の接続点の電圧を変換後電圧として取り出す方式であり、高精度の変換が可能であって、しかも、ＣＭＯＳによって形成できる利点がある。しかしながら、この方式のＤ／Ａ変換器も例えば２４ビットというような多ビットのＤ／Ａ変換器には対応できない欠点があった。
【０００４】
【発明が解決しようとする課題】
この発明は、このような事情を考慮してなされたもので、その目的は高精度かつ多ビットであって、しかも、ＣＭＯＳによって作成することができるＤ／Ａ変換器を提供することにある。
【０００５】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に記載の発明は、直列接続された複数の抵抗と、前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続されたＭ（Ｍ：１より大きい整数）個のスイッチから構成されるＮ（Ｎ：１より大きい整数）列のスイッチ列と、前記スイッチ列の各スイッチを被変換データの上位側ビットに基づいてオン／オフ制御するスイッチ制御手段と、前記被変換データの下位側ビットに対応する電圧を形成して出力する電圧形成手段と、前記複数のスイッチ列の各共通接続点の電圧と前記電圧形成手段の出力とを加減算する減加算手段とによってＤ／Ａ変換器を構成したことを特徴とする。
【０００６】
また、請求項２に記載の発明は、請求項１に記載のディジタル／アナログ変換器において、前記電圧形成手段を、前記被変換データの下位側ビットによってオン／オフされて所定の電圧を出力する複数のスイッチと、前記スイッチの出力を重み付けした抵抗を通して前記加算へ印加する回路とから構成したことを特徴とする。
また、請求項３に記載の発明は、請求項１に記載のディジタル／アナログ変換器において、前記電圧形成手段を、前記被変換データの下位側ビットによってオン／オフされて所定の電圧を出力する複数のスイッチと、前記スイッチの出力をオンとされたスイッチに応じた電圧に変換する抵抗ラダー回路とから構成したことを特徴とする。
【０００７】
また、請求項４に記載の発明は、前記電圧形成手段を、前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続された複数のスイッチからなる１または複数のスイッチ列と、前記スイッチ列の各スイッチを被変換データの下位側ビットに基づいてオン／オフ制御する下位側スイッチ制御手段と、前記スイッチ列の共通接続点の電圧を重み付けした抵抗を介して前記加減算手段へ印加する回路とから構成したことを特徴とする。
【０００８】
また、請求項５に記載の発明は、請求項１に記載のディジタル／アナログ変換器において、前記電圧形成手段を、前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続された複数のスイッチからなる１または複数のスイッチ列と、前記スイッチ列の各スイッチを被変換データの下位側ビットに基づいてオン／オフ制御する下位側スイッチ制御手段と、前記スイッチ列の共通接続点の電圧を抵抗ラダー回路を介して前記加減算手段へ印加する回路とから構成したことを特徴とする。
【０００９】
また、請求項６に記載の発明は、請求項１〜５のいずれかの項に記載のディジタル／アナログ変換器において、前記スイッチ制御手段は、前記複数のスイッチ列の各共通接続点に発生する、前記複数の抵抗の誤差に基づく電圧誤差が相殺されるように前記各スイッチをオン／オフ制御することを特徴とする。
また、請求項７に記載の発明は、請求項１〜請求項５のいずれかの項に記載のディジタル／アナログ変換器において、前記スイッチ列は、共通接続点の電圧が前記加減算手段において加算される第１、第２のスイッチ列と、共通接続点の電圧が前記加減算手段において減算される第３、第４のスイッチ列とから構成され、前記スイッチ制御手段は、前記第１、第２のスイッチ列の出力電圧の誤差が相殺されるように前記第１、第２のスイッチ列の各スイッチをオン／オフ制御すると共に、前記第３、第４のスイッチ列の出力電圧の誤差が相殺されるように前記第３、第４のスイッチ列の各スイッチをオン／オフ制御することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照しこの発明の実施形態について説明する。図１はこの発明の第１の実施形態によるＤ／Ａ変換器の構成を示す回路図であり、この図に示すＤ／Ａ変換器は８ビットの被変換データをアナログ電圧に変換する回路である。このＤ／Ａ変換器は、大きく分けて、被変換データの上位４ビットをアナログ電圧に変換するスイッチマトリクス回路１と、下位４ビットをアナログ電圧に変換する下位ビット変換回路２と、スイッチマトリクス回路１の出力と下位ビット変換回路２の出力を加算する加算回路として機能する演算増幅器３とから構成されている。
【００１１】
スイッチマトリクス回路１は、抵抗ストリングおよびスイッチマトリクスによってＤ／Ａ変換を行うもので、直列接続された８個の抵抗４、４・・・（値はいずれもＲ）によって構成された抵抗ストリング５と、抵抗４、４・・・の接続点に一端が接続され、他端が共通接続されたスイッチＳ０ａ〜Ｓ８ａと、同様に、抵抗４、４・・・の接続点に一端が接続され、他端が共通接続されたスイッチＳ０ｂ〜Ｓ８ｂと、スイッチＳ０ａ〜Ｓ８ａの共通接続点の電圧が印加される増幅度１のアンプ１６と、スイッチＳ０ｂ〜Ｓ８ｂの共通接続点の電圧が印加される増幅度１のアンプ１７と、アンプ１６の出力端と演算増幅器３の反転入力端間に介挿された抵抗６（値Ｒ）と、アンプ１７の出力端と演算増幅器３の反転入力端間に介挿された抵抗７（値Ｒ）とから構成されている。そして、抵抗ストリング５の一端に直流電圧Ｖｃが印加され、他端が接地されている。
【００１２】
また、下位ビット変換回路２は、接地電位に一端が接続されたスイッチＳ０ｅ、Ｓ０ｆ、Ｓ０ｇ、Ｓ０ｈと、抵抗ストリング５の内の最下部の抵抗（一端が接地された抵抗）と２番目の抵抗の接続点に一端が接続されたスイッチＳ１ｅ、Ｓ１ｆ、Ｓ１ｇ、Ｓ１ｈと、スイッチＳ０ｅ，Ｓ１ｅの各他端、スイッチＳ０ｆ，Ｓ１ｆの各他端、スイッチＳ０ｇ，Ｓ１ｇの各他端、スイッチＳ０ｈ，Ｓ１ｈの各他端が各々その入力端に接続された増幅度１のアンプ２１〜２４と、アンプ２１〜２４と演算増幅器３の反転入力端間に接続され、重み付けされた抵抗１１（値２Ｒ）、抵抗１２（値４Ｒ）、抵抗１３（値８Ｒ）、抵抗１４（値１６Ｒ）とから構成されている。
また、符号８は演算増幅器３の帰還抵抗（値Ｒｆ）、９は変換後のアナログ電圧Ｓoutが出力される出力端子である。
【００１３】
次に、上記Ｄ／Ａ変換器の動作を説明する。まず、このＤ／Ａ変換器によってアナログ電圧に変換される８ビットの非変換データは、２’ｓＣＯＭＰの形式のデータである。すなわち、この非変換データを１０進数および２進数で各々示すと、次の第１表の通りである。また、この表に変換後のアナログ電圧を示す。
【００１４】
いま、例えば、被変換データが”０１１１１１１１”（＋１２７）であった場合は、上位４ビットおよび図２の最上行から、スイッチＳ７ａとスイッチＳ８ｂがオン（他のスイッチはオフ）となる。したがって、１つの抵抗４の両端電圧をＶとすると、アンプ１６の出力が７Ｖ、アンプ１７の出力が８Ｖとなる。また、下位４ビットおよび図３の最上行から、スイッチＳ１ｅ，Ｓ１ｆ、Ｓ１ｇ、Ｓ１ｈがオン（他のスイッチはオフ）となる。この結果、アンプ２１〜２４の出力がいずれもＶとなる。
【００１５】
そして、上述したアンプ１６，１７，２１〜２４の各出力電圧が演算増幅器３によって加算されることから、出力端子９に得られる出力電圧Ｓoutは、
【００１６】
同様に、例えば被変換データが”００００００００”（０）の場合は、スイッチＳ０ａ、Ｓ８ｂ、Ｓ０ｅ〜Ｓ０ｈが各々オンとなり、したがって、アンプ１７の出力が８Ｖ、他のアンプの出力はいずれも「０」となる。この結果、出力電圧は、
Ｓout＝−（Ｒｆ／Ｒ)８Ｖ・・・（３）
となる。同様にして、被変換データが”１０００００００”（−１２８）の場合は、
Ｓout＝−(Ｒｆ／Ｒ)×０＝０・・・（４）
となる。
このように、図１に示すＤ／Ａ変換器は(1/16)Ｖを最小電圧として８ビットの被変換データをアナログ電圧に変換する。
【００１７】
次に、この発明の第２の実施形態について説明する。図４は同実施形態の構成を示す回路図である。この図に示す回路は被変換データの下位４ビットをアナログ電圧に変換する下位ビット変換回路２８であり、図１における下位ビット変換回路２の代わりに用いられるもので、下位ビット変換回路２における抵抗１１〜１４に代えて、ラダー接続された抵抗３０〜３３（値はいずれも２Ｒ）、抵抗３４〜３６（値はいずれもＲ）、抵抗３７（値２Ｒ）が用いられている。この図に示す回路も、各スイッチＳ０ｅ〜Ｓ０ｈおよびスイッチＳ１ｅ〜Ｓ１ｈが各々被変換データの下位４ビットによって図３に示すようにオン／オフ制御され、これにより、図４に示す点Ｐの位置に被変換データに対応する電圧が得られる。そして、この電圧が演算増幅器３（図１）によってスイッチマトリクス回路１の出力に加算される。
【００１８】
次に、この発明の第３の実施形態について説明する。図５は同実施形態の構成を示す回路図である。この図に示す回路も図４の回路と同様に、被変換データの下位４ビットをアナログ電圧に変換する下位ビット変換回路４０であり、図１における下位ビット変換回路２の代わりに用いられる。この図に示す下位ビット変換回路４０は、図１におけるスイッチマトリクス回路１と同様に、抵抗ストリングおよびスイッチマトリクスによって変換を行う。
【００１９】
すなわち、図におけるスイッチＳ０ｅ、Ｓ０ｆの各一端は図１に示す抵抗ストリング５の最下端部（接地電位）に接続され、スイッチＳ１ｅ、Ｓ１ｆの各一端は抵抗ストリング５の第１番目の抵抗接続点に接続され、スイッチＳ２ｅ、Ｓ２ｆの各一端は抵抗ストリング５の第２番目の抵抗接続点に接続され、スイッチＳ３ｅ、Ｓ３ｆの各一端は抵抗ストリング５の第３番目の抵抗接続点に接続されている。そして、スイッチＳ０ｅ〜Ｓ３ｅの各他端が共通接続されてアンプ４１の入力端に接続され、また、スイッチＳ０ｆ〜Ｓ３ｆの各他端が共通接続されてアンプ４２の入力端に接続されている。
アンプ４１，４２は増幅度１のアンプであり、その出力端は各々抵抗４４（値４Ｒ）および抵抗４５（値１６Ｒ）を介して演算増幅器３（図１）の反転入力端に接続されている。
【００２０】
このような構成において、各スイッチＳ０ｅ〜Ｓ３ｅ、Ｓ０ｆ〜Ｓ３ｆは被変換データの下位４ビットをデコードした信号によってオン／オフ制御される。図６に、被変換データの下位４ビットと各スイッチのオン／オフ状態の関係を示す。例えば、被変換データの下位４ビットが”００００”の場合、図６から明らかなように、スイッチＳ０ｅ，Ｓ０ｆがオンとされる。これにより、アンプ４１，４２の入力端へ電圧０が供給され、従ってアンプ４１，４２の出力が０となる。
【００２１】
また、被変換データの下位４ビットが”０００１”の場合、図６から、スイッチＳ０ｅ，Ｓ１ｆがオンとされる。これにより、アンプ４１の入力端へ電圧０が，アンプ４２の入力端へ電圧Ｖが供給され、アンプ４１，４２の各出力が０、Ｖとなる。これにより、演算増幅器３（図１）において、スイッチマトリクス回路１の出力に、−（Ｒｆ／Ｒ）（Ｖ／１６）が加算される。
同様に、被変換データの下位４ビットが”０００２”の場合、スイッチＳ０ｅ，Ｓ２ｆがオンとされ、これにより、アンプ４１，４２の各出力が０、２Ｖとなる。この結果、演算増幅器３において、スイッチマトリクス回路１の出力に、−（Ｒｆ／Ｒ）（２Ｖ／１６）が加算される。また、被変換データの下位４ビットが”１１１１”の場合、スイッチＳ３ｅ，Ｓ３ｆがオンとされ、これにより、アンプ４１，４２の各出力が共に３Ｖとなる。この結果、演算増幅器３において、スイッチマトリクス回路１の出力に、−（Ｒｆ／Ｒ）（３Ｖ／４）および−（Ｒｆ／Ｒ）（３Ｖ／１６）が加算される。すなわち、合計で−（Ｒｆ／Ｒ）（１５Ｖ／１６）が加算される。
【００２２】
このように、図５の回路によっても図１または図４の下位ビット変換回路２，２８と同様の変換を行うことができる。
次に、この発明の第４の実施形態について説明する。図７は同実施形態の構成を示す回路図であり、この図に示すＤ／Ａ変換器は２’ｓＣＯＭＰ形式の１０ビットの被変換データをアナログ電圧に変換するものである。また、このＤ／Ａ変換器は、上述した各Ｄ／Ａ変換器が演算増幅器３の非反転入力端の電位に対し、一方の側の電圧のみを変換後電圧として出力するものであったのに対し、両側の電圧を出力する点で異なっている。
【００２３】
この図において、５０，５０・・・は直列接続され抵抗（値はいずれもＲ）であり、これらの抵抗５０によって抵抗ストリング５３が形成されている。そして、この抵抗ストリング５３の一端には正電圧が印加され、他端は接地されている。スイッチＳ０ａ〜Ｓ８ａおよびスイッチＳ０ｂ〜Ｓ７ｂは被変換データの上位４ビットによってオン／オフ制御されるスイッチであり、これらのスイッチの各一端は抵抗５０、５０・・・の各接続点に接続され、スイッチＳ０ａ〜Ｓ８ａの各他端は共通接続されてアンプ５１の入力端に接続され、スイッチＳ０ｂ〜Ｓ８ｂの各他端は共通接続されてアンプ５２の入力端に接続されている。アンプ５１は増幅度１のアンプであり、その出力は抵抗５４（値Ｒ）の一端に接続され、抵抗５４の他端が演算増幅器５５の反転入力端に接続されている。また、アンプ５２は増幅度１のアンプであり、その出力端は抵抗５５（値Ｒ）の一端に接続され、抵抗５５の他端が演算増幅器５５の非反転入力端に接続されている。上記の構成は図１におけるスイッチマトリクス回路１と同じであるが、抵抗５４，５５の他端と演算増幅器５５の入力端との接続状態が異なっている。
【００２４】
スイッチＳ０ｃ〜Ｓ４ｃの各一端は、接地点および抵抗ストリング５３の接続点に順次接続され、他端は共通接続されてアンプ５７（増幅度１）の入力端に接続されている。アンプ５７の出力端は抵抗５８（値８Ｒ）を介して演算増幅器５５の反転入力端に接続されている。
スイッチＳ０ｄ〜Ｓ３ｄの各一端は、接地点および直列接続抵抗の接続点に順次接続され、他端は共通接続されてアンプ５９（増幅度１）の入力端に接続されている。アンプ５９の出力端は抵抗６０（値８Ｒ）を介して演算増幅器５５の非反転入力端に接続されている。
【００２５】
スイッチＳ０ｅ〜Ｓ４ｅの各一端は、接地点および直列接続抵抗の接続点に順次接続され、他端は共通接続されてアンプ６１（増幅度１）の入力端に接続されている。アンプ６１の出力端は抵抗６２（値６４Ｒ）を介して演算増幅器５５の反転入力端に接続されている。
スイッチＳ０ｆ〜Ｓ３ｆの各一端は、接地点および直列接続抵抗の接続点に順次接続され、他端は共通接続されてアンプ６３（増幅度１）の入力端に接続されている。アンプ６３の出力端は抵抗６４（値６４Ｒ）を介して演算増幅器５５の非反転入力端に接続されている。
【００２６】
６５は演算増幅器５５の帰還抵抗（値Ｒｆ）、６６は接地抵抗（値Ｒｆ）、６７は出力端子である。
図８、図９は被変換データと各スイッチのオン／オフ状態との関係を示す図であり、１０ｂｉｔの被変換データはデコーダによってデコードされ、そのデコード出力によって各スイッチが図８、図９に示すようにオン／オフ制御される。
【００２７】
いま、例えば、被変換データが”０１１１１１１１１１”（＋５１１）の場合、図８、図９からスイッチＳ０ａ、Ｓ７ｂ、Ｓ０ｃ、Ｓ３ｄ、Ｓ０ｅ、Ｓ３ｆがオンとなり、これにより、アンプ５２，５９，６３の出力が各々７Ｖ、３Ｖ、３Ｖとなり（Ｖ；抵抗５０の両端電圧）、アンプ５１，５７，６１の出力が０となる。この結果、出力電圧Ｓoutは、
【００２８】
また、被変換データが”００００００００００”の場合は、図８、図９よりスイッチＳ４ａ、Ｓ４ｂ、Ｓ２ｃ、Ｓ２ｄ、Ｓ２ｅ、Ｓ２ｆがオンとなり、この結果、出力電圧Ｓoutは、
【００２９】
また、被変換データが”１０００００００００”（−５１２）の場合、図８、図９からスイッチＳ８ａ、Ｓ０ｂ、Ｓ４ｃ、Ｓ０ｄ、Ｓ４ｅ、Ｓ０ｆがオンとなり、これにより、アンプ５１，５７，６１の出力が各々８Ｖ、４Ｖ、４Ｖとなり、アンプ５２，５９，６３の出力が０となる。この結果、出力電圧Ｓoutは、
【００３０】
図１０は上述したＤ／Ａ変換器を、被変換データ＝２４ビットに拡張したこの発明の第５の実施形態の構成を示す回路図である。この図において、抵抗ストリングは２５８個の直列接続した抵抗から構成されている。また、「１〜１１Ｂｉｔ」と記載してある１６行の各スイッチが被変換データの上位１２ビットによってオン／オフ制御されるスイッチであり、これらのスイッチは合計４１１２個（２５７×１６）設けられている。なお、実際は４１１１個で足りる。すなわち、１２ビット分のスイッチは４０９６個であり、これにゼロ位置（接地位置）を選択するためのスイッチ１６個を加えると４１１２個となり、４０９６番目のスイッチは不要であるので、スイッチ数の合計は４１１１個となる。
【００３１】
また、「１５Ｂｉｔ」、「１９Ｂｉｔ」、「２３Ｂｉｔ」と記載された６行のスイッチが被変換データの下位１２ビットによってオン／オフ制御され、アンプの出力側のラダー接続された抵抗と共に下位１２ビットに対応する電圧を形成する。そして、上述した上位１２ビットに基づく電圧と下位１２ビットに基づく電圧が演算増幅器７０によって合成され、変換後アナログ電圧として出力される。
【００３２】
図１１はこの発明の第６の実施形態の構成を示す回路図であり、この図に示すＤ／Ａ変換器は１１ビットの２’ＣＯＭＰ形式の被変換データをアナログ電圧に変換するものである。この図に示すＤ／Ａ変換器が図７に示すものと異なる点は、被変換データの上位ビットをアナログ電圧に変換するスイッチ列が＋側２列、−側２列の合計４列設けられている点である。
【００３３】
すなわち、スイッチＳ０ａ〜Ｓ８ａの各一端が抵抗ストリング５３の各節点に接続され、各他端が共通接続されてアンプ５１の入力端に接続され、スイッチＳ０ｃ〜Ｓ８ｃの各一端が抵抗ストリング５３の各節点に接続され、各他端が共通接続されてアンプ７０の入力端に接続されている。そして、アンプ５１の出力端が抵抗５４（値Ｒ）を介して、また、アンプ７０の出力端が抵抗７１（値Ｒ）を介して各々演算増幅器５５の反転入力端に接続されている。同様に、スイッチＳ０ｂ〜Ｓ８ｂの各一端が抵抗ストリング５３の各節点に接続され、各他端が共通接続されてアンプ５２の入力端に接続され、スイッチＳ０ｄ〜Ｓ８ｄの各一端が抵抗ストリング５３の各節点に接続され、各他端が共通接続されてアンプ７２の入力端に接続されている。そして、アンプ５２の出力端が抵抗５５（値Ｒ）を介して、また、アンプ７２の出力端が抵抗７３（値Ｒ）を介して各々演算増幅器５５の非反転入力端に接続されている。そして、上述した各スイッチＳ０ａ〜Ｓ８ｄが被変換データの上位５ビットによってオン／オフ制御され、スイッチＳ０ｅ〜Ｓ４ｈが被変換データの下位５ビットによってオン／オフ制御される。
【００３４】
図１２、図１３は、被変換データと各スイッチのオン／オフ状態との関係を示す図であり、１１ｂｉｔの被変換データはデコーダによってデコードされ、そのデコード出力によって各スイッチがこれらの図に示すようにオン／オフ制御される。
【００３５】
いま、例えば、被変換データが”０１１１１１１１１１１”（１０進数＋１０２３）の場合、図１２、図１３からスイッチＳ０ａ、Ｓ８ｂ、Ｓ０ｃ、Ｓ７ｄ、Ｓ０ｅ、Ｓ３ｆ、Ｓ０ｇ、Ｓ３ｈがオンとなり、これにより、アンプ５２，７２、５９，６３の出力が各々８Ｖ、７Ｖ、３Ｖ、３Ｖとなり（Ｖ；抵抗５０の両端電圧）、アンプ５１，７０、５７，６１の出力が０となる。この結果、出力電圧Ｓoutは、
【００３６】
また、被変換データの上位５ビットとスイッチＳ０ａ〜Ｓ８ｄのオン／オフ関係は次の通りである。なお、「−」は上の欄と同じを意味する。
【００３７】
ところで、抵抗ストリング５３の各抵抗５０の抵抗値Ｒは、全く同一であることが望ましいが、厳密には僅かに誤差がある。この抵抗誤差は、バラバラに発生するのではなく、抵抗ストリング５３の一端から他端に向かって徐々に抵抗値が小さくなる、あるいは、大きくなる状態で発生する。このため、上記実施形態のように、各スイッチを高電圧側および接地側から順々にオンとするよりも、なるべく離れた位置のスイッチを順次オンとすることが望ましい。以下、このような考察に基づく第７の実施形態について説明する。
【００３８】
この第７の実施形態のスイッチ回路の構成は図１１と同じである。この実施形態が上記第６の実施形態と異なる点は、被変換データをデコードし、そのデコード結果に従って図１１の各スイッチをオン／オフ制御するデコーダである。すなわち、図１４、図１５はこの第７の実施形態によるデコーダによって制御される各スイッチのオン／オフ状態を示す図である。この場合、被変換データの下位６ビットと、スイッチＳ０ｅ〜Ｓ４ｅ、Ｓ０ｆ〜Ｓ４ｆ、Ｓ０ｇ〜Ｓ４ｇ、Ｓ０ｈ〜Ｓ４ｈのオン／オフ状態との対応関係は第６の実施形態（図１２、図１３）と同じである。第６の実施形態と異なる点は、被変換データの上位５ビットと、スイッチＳ０ａ〜Ｓ８ａ、Ｓ０ｂ〜Ｓ８ｂ、Ｓ０ｃ〜Ｓ８ｃ、Ｓ０ｄ〜Ｓ８ｄのオン／オフ状態との対応関係である。
【００３９】
すなわち、この実施形態では、被変換データの上位５ビットに対応して次の各スイッチがオンとなる。
このように各スイッチをオン／オフ制御することによって、アンプ５２の出力に含まれる抵抗誤差に基づく誤差電圧と、アンプ７２の出力に含まれる抵抗誤差に基づく誤差電圧とが一部相殺される。同様に、アンプ５１の出力に含まれる抵抗誤差に基づく誤差電圧と、アンプ７０の出力に含まれる抵抗誤差に基づく誤差電圧とが一部相殺される。これにより、抵抗ストリング５３の抵抗誤差に基づく出力変動を最小限に押さえることができる。図１６は、被変換データと出力電圧Ｓｏｕｔとの対応関係を示す図であり、この図において、破線Ｌ１、Ｌ２は前述した第６の実施形態の特性を示し、また、破線Ｌ３、Ｌ４は上述した第７の実施形態の特性を示している。実線Ｌ５は変換誤差が０の場合である。また、曲線Ｌ１、Ｌ３は抵抗ストリング５３の接地側から高電圧側へ向かって抵抗値が徐々小さくなる場合であり、曲線Ｌ２、Ｌ４は逆に大きくなる場合である。この図に示すように、上記第７の実施形態によれば、第６の実施形態より抵抗誤差に基づく変換誤差をさらに小さくすることができる。
なお、上記第６、第７の実施形態においては、アンプ出力抵抗がＲのラインについて説明したが、アンプ出力抵抗が８Ｒ、６４Ｒのラインについても同様の考えを適用できることは勿論である。
図１７は上述した第６、第７の実施形態によるＤ／Ａ変換器の全体構成を示すブロック図である。この図において、符号８０はデコーダ、８１は図１１に示す回路である。デコーダ８０は被変換ディジタルデータをデコードするデコーダであり、このデコーダ８０の出力によって図１１に示す各スイッチＳ８ａ、Ｓ８ｂ、・・・Ｓ０ｈのオン／オフが図１２〜図１５に示すように制御される。８３はローパスフィルタであり、出力端子Ｓｏｕｔに含まれる高周波成分をカットする。なお、前述した図１、図７、図１０に示す回路も図１７に示す回路と同様に、前段にデコーダ、後段にローパスフィルタが設けられて、Ｄ／Ａ変換器として構成される。
【００４１】
【発明の効果】
以上説明したように、この発明によれば、上位ビットの変換を抵抗ストリングおよびスイッチマトリクスによって行うようにしたので、高精度かつ多ビットであって、しかも作成に抵抗トリミングのような手間を必要としないＤ／Ａ変換器を提供することができる効果がある。また、この発明によるＤ／Ａ変換器はＣＭＯＳによって作成することが可能であり、量産に適する利点が得られる。また、請求項６および請求項７に記載の発明によれば、抵抗誤差に基づく変換誤差を最小限とすることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態の構成を示す回路図である。
【図２】 同実施形態におけるスイッチマトリクス回路１の各スイッチのオン／オフ状態を示す図である。
【図３】 同実施形態における下位ビット変換回路２の各スイッチのオン／オフ状態を示す図である。
【図４】 この発明の第２の実施形態の要部の構成を示す回路図である。
【図５】 この発明の第３の実施形態の要部の構成を示す回路図である。
【図６】 同図の各スイッチのオン／オフ状態を示す図である。
【図７】 この発明の第４の実施形態の構成を示す回路図である。
【図８】 同実施形態における各スイッチのオン／オフ状態を示す図である。
【図９】 同実施形態における各スイッチのオン／オフ状態を示す図であり、図８に連続する図である。
【図１０】 この発明の第５の実施形態の構成を示す回路図である。
【図１１】 この発明の第６および第７の実施形態の構成を示す回路図である。
【図１２】 この発明の第６の実施形態における各スイッチのオン／オフ状態を示す図である。
【図１３】 同実施形態における各スイッチのオン／オフ状態を示す図であり、図１２に連続する図である。
【図１４】 この発明の第７の実施形態における各スイッチのオン／オフ状態を示す図である。
【図１５】 同実施形態における各スイッチのオン／オフ状態を示す図であり、図１４に連続する図である。
【図１６】 この発明の第６、第７の実施形態の変換特性を示す図である。
【図１７】 第６、第７の実施形態の全体構成を示すブロック図である。
【図１８】 従来のＤ／Ａ変換器の構成例を示す回路図である。
【符号の説明】
１…スイッチマトリクス回路、２…下位ビット変換回路、３、５５…演算増幅器、４，６，７，１１〜１４、３０〜３３、３４〜３７、４４，４５、５４，５５，５８，６０，６２，６４…抵抗、１６，１７，２１〜２４、４１，４２、５１，５２，５７，５９，６１，６３…アンプ、Ｓ０ａ〜Ｓ８ａ、Ｓ０ｂ〜Ｓ８ｂ、Ｓ０ｅ、Ｓ１ｅ、Ｓ０ｆ、Ｓ１ｆ、Ｓ０ｇ、Ｓ１ｇ、Ｓ０ｈ、Ｓ１ｈ…スイッチ。
Claims (7)
- 直列接続された複数の抵抗と、
前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続されたＭ（Ｍ：１より大きい整数）個のスイッチから構成されるＮ（Ｎ：１より大きい整数）列のスイッチ列と、
前記スイッチ列の各スイッチを被変換データの上位側ビットに基づいてオン／オフ制御するスイッチ制御手段と、
前記被変換データの下位側ビットに対応する電圧を形成して出力する電圧形成手段と、
前記複数のスイッチ列の各共通接続点の電圧と前記電圧形成手段の出力とを加減算する加減算手段と、
を具備してなるディジタル／アナログ変換器。 - 前記電圧形成手段は、前記被変換データの下位側ビットによってオン／オフされて所定の電圧を出力する複数のスイッチと、前記スイッチの出力を重み付けした抵抗を通して前記加算へ印加する回路とから構成されることを特徴とする請求項１に記載のディジタル／アナログ変換器。
- 前記電圧形成手段は、前記被変換データの下位側ビットによってオン／オフされて所定の電圧を出力する複数のスイッチと、前記スイッチの出力をオンとされたスイッチに応じた電圧に変換する抵抗ラダー回路とから構成されることを特徴とする請求項１に記載のディジタル／アナログ変換器。
- 前記電圧形成手段は、前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続された複数のスイッチからなる１または複数のスイッチ列と、
前記スイッチ列の各スイッチを被変換データの下位側ビットに基づいてオン／オフ制御する下位側スイッチ制御手段と、
前記スイッチ列の共通接続点の電圧を重み付けした抵抗を介して前記加減算手段へ印加する回路と、
を具備することを特徴とする請求項１に記載のディジタル／アナログ変換器。 - 前記電圧形成手段は、前記直列接続された抵抗の各接続点に一端が接続され、他端が共通接続された複数のスイッチからなる１または複数のスイッチ列と、
前記スイッチ列の各スイッチを被変換データの下位側ビットに基づいてオン／オフ制御する下位側スイッチ制御手段と、
前記スイッチ列の共通接続点の電圧を抵抗ラダー回路を介して前記加減算手段へ印加する回路と、
を具備することを特徴とする請求項１に記載のディジタル／アナログ変換器。 - 前記スイッチ制御手段は、前記複数のスイッチ列の各共通接続点に発生する、前記複数の抵抗の誤差に基づく電圧誤差が相殺されるように前記各スイッチをオン／オフ制御することを特徴とする請求項１〜５のいずれかの項に記載のディジタル／アナログ変換器。
- 前記スイッチ列は、共通接続点の電圧が前記加減算手段において加算される第１、第２のスイッチ列と、共通接続点の電圧が前記加減算手段において減算される第３、第４のスイッチ列とから構成され、
前記スイッチ制御手段は、前記第１、第２のスイッチ列の出力電圧の誤差が相殺されるように前記第１、第２のスイッチ列の各スイッチをオン／オフ制御すると共に、前記第３、第４のスイッチ列の出力電圧の誤差が相殺されるように前記第３、第４のスイッチ列の各スイッチをオン／オフ制御することを特徴とする請求項１〜請求項５のいずれかの項に記載のディジタル／アナログ変換器。
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