JP3825785B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3825785B2 JP3825785B2 JP2004089619A JP2004089619A JP3825785B2 JP 3825785 B2 JP3825785 B2 JP 3825785B2 JP 2004089619 A JP2004089619 A JP 2004089619A JP 2004089619 A JP2004089619 A JP 2004089619A JP 3825785 B2 JP3825785 B2 JP 3825785B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- thyristor
- circuit
- surge
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 29
- 239000003990 capacitor Substances 0.000 claims description 18
- 238000001514 detection method Methods 0.000 claims description 16
- 238000010304 firing Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 21
- 230000004048 modification Effects 0.000 description 11
- 238000012986 modification Methods 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Emergency Protection Circuit Devices (AREA)
Description
図1は、この発明の実施形態に係る半導体装置について説明するためのもので、静電保護回路の概略構成を示す回路図である。この回路は、サイリスタ21、トリガ回路22及びサージ検知/リーク低減回路23等を含んで構成されている。サイリスタ21のアノード(サイリスタ21を構成するPNP型バイポーラトランジスタ21aのエミッタ)は、第1の端子24に接続され、カソード(サイリスタ21を構成するNPN型バイポーラトランジスタ21bのエミッタ)は第2の端子25に接続されている。上記トリガ回路22は、上記サイリスタ21のアノードとゲート(PNP型バイポーラトランジスタ21aのコレクタとNPN型バイポーラトランジスタ21bのベースとの接続点)間に設けられている。このトリガ回路22は、第1の端子24に印加されるサージ(ESDサージ)電圧を検知してサイリスタ21を点弧するためのトリガ電流を生成するものである。また、上記サージ検知/リーク低減回路23は、上記サイリスタ21のゲートと第2の端子25間に設けられている。このサージ検知/リーク低減回路23は、サージ電圧を検知し、サージが印加されたときに上記トリガ回路22とともに上記サイリスタ21を点弧するためのトリガ電圧を設定し、通常動作時には上記トリガ回路22から第2の端子25に流れるリーク電流を遮断するものである。換言すれば、この回路23は、通常動作時は抵抗値が高く、保護動作時には抵抗値が低くなるように構成されている。
図2は、この発明の第1の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図2に示す回路では、トリガ回路22をn個のダイオード26−1〜26−nで形成し、サージ検知/リーク低減回路23をNチャネル型MOSトランジスタ27で構成している。また、第1の端子24に電源電圧VDDが印加され、第2の端子25に電源電圧(接地電位)VSSが印加される場合を例に取って示している。
図5は、この発明の第2の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。この図5に示す静電保護回路では、図2に示した回路におけるサイリスタ21をI/O端子28と電源端子25間に接続するとともに、サージ検知/リーク低減回路23をPチャネル型MOSトランジスタ29で構成している。すなわち、サイリスタ21のアノードはI/O端子28に接続され、カソードは電源端子25に接続されている。トリガ回路として働くダイオード26−1〜26−nは、カソードとアノードがそれぞれ順次接続されており、ダイオード26−1のアノードはI/O端子28に接続され、ダイオード26−nのカソードはサイリスタ21のゲートに接続される。また、MOSトランジスタ29のソースは上記サイリスタ21のゲートに接続され、ドレインは電源端子25に接続され、ゲートは電源端子24に接続されている。
図6は、この発明の第3の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図6に示す回路では、サージ検知/リーク低減回路23をNチャネル型MOSトランジスタ27、キャパシタ30及び抵抗31で構成している。すなわち、サイリスタ21のアノードは電源端子24に接続され、カソードは電源端子25に接続されている。トリガ回路として働くダイオード26−1〜26−nは、カソードとアノードがそれぞれ順次接続されており、ダイオード26−1のアノードは電源端子24に接続され、ダイオード26−nのカソードはサイリスタ21のゲートに接続される。また、MOSトランジスタ27のドレインは上記サイリスタ21のゲートに接続され、ソースとバックゲートは電源端子25に接続される。上記キャパシタ30の一方の電極は電源端子24に接続され、他方の電極は上記MOSトランジスタ27のゲートに接続される。上記抵抗31の一端は上記MOSトランジスタ27のゲートに接続され、他端は電源端子25に接続される。
図7は、この発明の第4の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図7に示す回路では、サージ検知/リーク低減回路23をPチャネル型MOSトランジスタ29、キャパシタ30及び抵抗31で構成している。すなわち、サイリスタ21のアノードは電源端子24に接続され、カソードは電源端子25に接続されている。トリガ回路として働くダイオード26−1〜26−nは、カソードとアノードがそれぞれ順次接続されており、ダイオード26−1のアノードは電源端子24に接続され、ダイオード26−nのカソードはサイリスタ21のゲートに接続される。また、MOSトランジスタ29のソースは上記サイリスタ21のゲートに接続され、ドレインは電源端子25に接続される。上記抵抗31の一端は電源端子24に接続され、他端は上記MOSトランジスタ29のゲートに接続される。上記キャパシタ30の一方の電極は上記MOSトランジスタ29のゲートに接続され、他方の電極は電源端子25に接続される。
図8は、この発明の第5の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図8に示す回路では、サージ検知/リーク低減回路23をPNP型バイポーラトランジスタ32、キャパシタ30及び抵抗31で構成している。すなわち、サイリスタ21のアノードは電源端子24に接続され、カソードは電源端子25に接続されている。トリガ回路として働くダイオード26−1〜26−nは、カソードとアノードがそれぞれ順次接続されており、ダイオード26−1のアノードは電源端子24に接続され、ダイオード26−nのカソードはサイリスタ21のゲートに接続される。また、バイポーラトランジスタ32のエミッタは上記サイリスタ21のゲートに接続され、コレクタは電源端子25に接続される。上記抵抗31の一端は電源電端子24に接続され、他端は上記バイポーラトランジスタ32のベースに接続される。上記キャパシタ30の一方の電極は上記バイポーラトランジスタ32のベースに接続され、他方の電極は電源端子25に接続される。
図9は、この発明の第6の実施形態に係る半導体装置について説明するためのもので、静電保護回路の具体的な構成例を示す回路図である。図9に示す回路では、サージ検知/リーク低減回路23をNPN型バイポーラトランジスタ33、キャパシタ30及び抵抗31で構成している。すなわち、サイリスタ21のアノードは電源端子24に接続され、カソードは電源端子25に接続されている。トリガ回路として働くダイオード26−1〜26−nは、カソードとアノードがそれぞれ順次接続されており、ダイオード26−1のアノードは電源端子24に接続され、ダイオード26−nのカソードはサイリスタ21のゲートに接続される。また、バイポーラトランジスタ33のコレクタは上記サイリスタ21のゲートに接続され、エミッタは電源端子25に接続される。上記キャパシタ30の一方の電極は上記電源端子24に接続され、他方の電極はバイポーラトランジスタ33のベースに接続される。上記抵抗31の一端は上記バイポーラトランジスタ33のベースに接続され、他端は電源端子25に接続される。
上記第1,第3乃至第6の実施形態では、サイリスタ21のアノードを電源端子24に接続する場合を例に取って説明したが、図10に示すようにサイリスタ21のアノードと電源端子24間にダイオード34を設けても良い。ダイオード34を設けることによって、使用する電源系に応じてサイリスタ21のスナップバック特性をシフト(調整)できる。
上記第1乃至第6の実施形態では、トリガ回路におけるダイオード26−1のアノードを電源端子24(サイリスタ21のアノード)に接続したが、サージが印加されたときにトリガ電流を生成してサイリスタ21のゲートに供給できれば、他の端子や回路に接続しても良い。
上記第1乃至第6の実施形態では、トリガ回路をダイオード26−1〜26−nで構成する場合について説明したが、他の構成のトリガ回路にも適用可能である。
上記第3乃至第6の実施形態では、サージ検知/リーク低減回路23におけるサージを検知する回路部をキャパシタ30と抵抗31で構成する場合について説明したが、サージが入ったときにスイッチ素子(MOSトランジスタ27,29やバイポーラトランジスタ32,33)をオンさせ、通常動作時にオフさせることができれば、他の構成の回路を用いても良い。
Claims (4)
- アノードが第1の端子に接続され、カソードが第2の端子に接続されたサイリスタと、
前記第1の端子にサージが印加されたときに、前記サイリスタを点弧するように構成されたトリガ回路と、
ドレインまたはソースが前記サイリスタのゲートに接続され、ソースまたはドレインが前記第2の端子に接続され、ゲートが前記サイリスタのゲートに接続された第1導電型のMOSトランジスタを備え、通常動作時には前記トリガ回路から前記第2の端子に流れる電流を遮断し、サージ印加時には前記トリガ回路とともに前記サイリスタを点弧するためのトリガ電圧を設定するように構成されたサージ検知/リーク低減回路と
を具備することを特徴とする半導体装置。 - アノードがI/O端子に接続され、カソードが接地端子に接続されたサイリスタと、
前記I/O端子にサージが印加されたときに、前記サイリスタを点弧するように構成されたトリガ回路と、
ソースまたはドレインが前記サイリスタのゲートに接続され、ドレインまたはソースが前記接地端子に接続され、ゲートが電源端子に接続された第2導電型のMOSトランジスタを備え、通常動作時には前記トリガ回路から前記接地端子に流れる電流を遮断し、サージ印加時には前記トリガ回路とともに前記サイリスタを点弧するためのトリガ電圧を設定するように構成されたサージ検知/リーク低減回路と
を具備することを特徴とする半導体装置。 - アノードが第1の端子に接続され、カソードが第2の端子に接続されたサイリスタと、
前記第1の端子にサージが印加されたときに、前記サイリスタを点弧するように構成されたトリガ回路と、
前記サイリスタのゲートと前記第2の端子間に接続されたスイッチ素子と、前記第1の端子と前記第2の端子間の電圧に基づいて前記スイッチ素子をオン/オフ制御する時定数回路とを備え、通常動作時には前記トリガ回路から前記第2の端子に流れる電流を遮断し、サージ印加時には前記トリガ回路とともに前記サイリスタを点弧するためのトリガ電圧を設定するように構成されたサージ検知/リーク低減回路と
を具備することを特徴とする半導体装置。 - 前記スイッチ素子はトランジスタであり、前記時定数回路は、前記第1の端子と前記第2の端子間に直列接続されたキャパシタと抵抗とを備え、
前記キャパシタと抵抗との接続点の電位で前記トランジスタがオン/オフ制御されることを特徴とする請求項3に記載の半導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089619A JP3825785B2 (ja) | 2004-03-25 | 2004-03-25 | 半導体装置 |
US10/958,319 US7405435B2 (en) | 2004-03-25 | 2004-10-04 | Semiconductor device having electrostatic destruction protection circuit using thyristor as protection element |
TW094103339A TWI246743B (en) | 2004-03-25 | 2005-02-03 | A semiconductor apparatus having electrostatic discharge circuit with thyristor circuit as protection device |
CNB2005100601540A CN100485923C (zh) | 2004-03-25 | 2005-03-25 | 具有将可控硅用作保护元件的静电保护电路的半导体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004089619A JP3825785B2 (ja) | 2004-03-25 | 2004-03-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005277184A JP2005277184A (ja) | 2005-10-06 |
JP3825785B2 true JP3825785B2 (ja) | 2006-09-27 |
Family
ID=34988737
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004089619A Expired - Fee Related JP3825785B2 (ja) | 2004-03-25 | 2004-03-25 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7405435B2 (ja) |
JP (1) | JP3825785B2 (ja) |
CN (1) | CN100485923C (ja) |
TW (1) | TWI246743B (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4515822B2 (ja) | 2004-05-25 | 2010-08-04 | 株式会社東芝 | 静電保護回路及びこれを用いた半導体集積回路装置 |
US20080123239A1 (en) * | 2006-11-28 | 2008-05-29 | Emerson Electric Co. | Transient voltage surge suppressor |
JP4303761B2 (ja) * | 2007-03-07 | 2009-07-29 | Necエレクトロニクス株式会社 | 半導体回路及びその動作方法 |
DE102008023126B4 (de) * | 2007-05-09 | 2012-08-30 | Infineon Technologies Ag | Schaltkreis und Verfahren zum Schalten einer Verbindung |
US20090052102A1 (en) * | 2007-08-20 | 2009-02-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
KR101006097B1 (ko) * | 2008-11-10 | 2011-01-07 | 주식회사 하이닉스반도체 | 정전기 보호회로 |
US8039868B2 (en) | 2008-12-23 | 2011-10-18 | International Business Machines Corporation | Structure and method for an electrostatic discharge (ESD) silicon controlled rectifier (SCR) structure |
CN101814498B (zh) * | 2010-03-10 | 2011-09-07 | 浙江大学 | 一种内嵌nmos辅助触发可控硅结构 |
CN102315215B (zh) * | 2010-06-29 | 2015-04-01 | 上海华虹宏力半导体制造有限公司 | 栅驱动晶闸管电路以及静电保护电路 |
US8335064B2 (en) * | 2010-06-30 | 2012-12-18 | Infineon Technologies Ag | ESD clamp adjustment |
US8451569B2 (en) * | 2010-07-12 | 2013-05-28 | National Semiconductor Corporation | High voltage tolerant, small footprint BJT-CMOS active clamp |
US8373956B2 (en) * | 2010-11-11 | 2013-02-12 | International Business Machines Corporation | Low leakage electrostatic discharge protection circuit |
US8680573B2 (en) | 2012-04-25 | 2014-03-25 | International Business Machines Corporation | Diode-triggered silicon controlled rectifier with an integrated diode |
US9882375B2 (en) * | 2013-03-15 | 2018-01-30 | Sofics Bvba | High holding voltage clamp |
KR102140734B1 (ko) * | 2014-05-14 | 2020-08-04 | 삼성전자주식회사 | 정전 보호 회로를 포함하는 반도체 장치 및 그것의 동작 방법 |
CN106099883A (zh) * | 2015-06-29 | 2016-11-09 | 苏州森特克测控技术有限公司 | 一种芯片esd防护电路 |
CN105552872A (zh) * | 2015-12-18 | 2016-05-04 | 锐迪科创微电子(北京)有限公司 | 一种esd保护电路 |
JP6602266B2 (ja) * | 2016-06-06 | 2019-11-06 | 株式会社東芝 | 半導体装置、電力変換装置、及び、車両 |
TWI661530B (zh) * | 2018-02-13 | 2019-06-01 | 力晶積成電子製造股份有限公司 | 靜電放電保護元件 |
US11296499B2 (en) * | 2018-10-31 | 2022-04-05 | Nxp B.V. | Discharge protection circuit and method for operating a discharge protection circuit |
KR20200074581A (ko) * | 2018-12-17 | 2020-06-25 | 에스케이하이닉스 주식회사 | Esd 보호 장치 |
CN115004367B (zh) * | 2022-04-20 | 2024-01-09 | 英诺赛科(苏州)半导体有限公司 | 用于电子装置的保护电路的晶片级调节的方法和用于促进所述方法的晶片 |
EP4362095A1 (en) * | 2022-10-28 | 2024-05-01 | Samsung Electronics Co., Ltd. | Device for electrostatic discharge protection using silicon controlled rectifier |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5452171A (en) | 1992-06-15 | 1995-09-19 | Hewlett-Packard Company | Electrostatic discharge protection circuit for integrated circuits |
US5528188A (en) * | 1995-03-13 | 1996-06-18 | International Business Machines Corporation | Electrostatic discharge suppression circuit employing low-voltage triggering silicon-controlled rectifier |
WO2002037566A2 (en) | 2000-11-06 | 2002-05-10 | Sarnoff Corporation | Silicon controlled rectifier electrostatic discharge protection device with external on-chip triggering and compact internal dimensions for fast triggering |
US6803633B2 (en) | 2001-03-16 | 2004-10-12 | Sarnoff Corporation | Electrostatic discharge protection structures having high holding current for latch-up immunity |
JP4176481B2 (ja) * | 2001-03-16 | 2008-11-05 | サーノフ コーポレーション | 混成した超低電圧電源を備えた、高速技術のための静電放電保護構造 |
JP3983067B2 (ja) | 2001-03-19 | 2007-09-26 | Necエレクトロニクス株式会社 | 半導体集積回路の静電保護回路 |
KR100441116B1 (ko) | 2001-07-21 | 2004-07-19 | 삼성전자주식회사 | 낮은 트리거 전압에서 동작 가능한 반도체-제어 정류기구조의 정전 방전 보호 회로 |
JP4915040B2 (ja) * | 2001-09-17 | 2012-04-11 | ヤマハ株式会社 | 入力保護回路 |
JP4008744B2 (ja) | 2002-04-19 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
-
2004
- 2004-03-25 JP JP2004089619A patent/JP3825785B2/ja not_active Expired - Fee Related
- 2004-10-04 US US10/958,319 patent/US7405435B2/en not_active Expired - Fee Related
-
2005
- 2005-02-03 TW TW094103339A patent/TWI246743B/zh not_active IP Right Cessation
- 2005-03-25 CN CNB2005100601540A patent/CN100485923C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20050212009A1 (en) | 2005-09-29 |
TWI246743B (en) | 2006-01-01 |
CN1674275A (zh) | 2005-09-28 |
JP2005277184A (ja) | 2005-10-06 |
TW200532852A (en) | 2005-10-01 |
CN100485923C (zh) | 2009-05-06 |
US7405435B2 (en) | 2008-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3825785B2 (ja) | 半導体装置 | |
KR100697750B1 (ko) | 정전 보호 회로 및 이것을 이용한 반도체 집적 회로 장치 | |
US7394631B2 (en) | Electrostatic protection circuit | |
US7643258B2 (en) | Methods and apparatus for electrostatic discharge protection in a semiconductor circuit | |
US20060091464A1 (en) | Electrostatic protection circuit | |
US20030076636A1 (en) | On-chip ESD protection circuit with a substrate-triggered SCR device | |
US6577480B1 (en) | Adjustable trigger voltage circuit for sub-micrometer silicon IC ESD protection | |
JP2018064082A (ja) | 静電放電回路 | |
US6900970B2 (en) | Electrostatic discharge circuit and method therefor | |
US11411395B2 (en) | Electrostatic discharge protection circuit and operation method | |
JPS6118317A (ja) | 過電圧サージから電子回路を保護する回路 | |
KR100390155B1 (ko) | Esd 보호회로 | |
JP2003517215A (ja) | 改良型esdダイオード構造 | |
US20040100746A1 (en) | Silocon-controlled rectifier with dynamic holding voltage for on-chip electrostatic discharge protection | |
US20050111150A1 (en) | Electrostatic discharge protection circuit | |
US7768753B2 (en) | Circuit arrangement for protection against electrostatic discharges and method for diverting electrostatic discharges | |
US9431384B2 (en) | Programmable ESD protection circuit | |
US20090116157A1 (en) | Electrostatic discharge protection apparatus and method therefor | |
US7746610B2 (en) | Device for discharging static electricity | |
JP7038531B2 (ja) | 電源逆接続保護機能を備えた負荷駆動回路 | |
US6879476B2 (en) | Electrostatic discharge circuit and method therefor | |
JP4723443B2 (ja) | 半導体集積回路 | |
JPH07193195A (ja) | Cmos集積回路装置 | |
JP2005310993A (ja) | 静電保護回路 | |
JP2008085125A (ja) | Esd保護回路及び半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060327 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060601 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060627 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060630 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090707 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100707 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110707 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120707 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130707 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |