CN106099883A - 一种芯片esd防护电路 - Google Patents

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CN106099883A
CN106099883A CN201610495783.4A CN201610495783A CN106099883A CN 106099883 A CN106099883 A CN 106099883A CN 201610495783 A CN201610495783 A CN 201610495783A CN 106099883 A CN106099883 A CN 106099883A
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张文伟
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Suzhou Cent Gram Observation And Control Technology Co Ltd
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Suzhou Cent Gram Observation And Control Technology Co Ltd
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    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
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Abstract

本申请实施例提供一种芯片ESD防护电路，防护电路包括一钳位电路，所述钳位电路包括：连接在芯片输出口与VSS之间的PMOS管与第一电阻R1，连接在VDD与VSS之间的电容、与电容并联的第三电阻R3以及连接在VDD与VSS之间的第二电阻R2和NMOS管；PMOS管的源极与芯片输出口相连，PMOS管的漏极与第一电阻R1相连，PMOS管的栅极连接在第二电阻R2与NMOS管的漏极之间；第二电阻R2的一端与VDD相连，另一端与NMOS管的漏极相连，NMOS管的栅极连接在PMOS管的漏极与第一电租R1之间，NMOS管的源极与VSS相连。通过本发明实施例，在Vdd和芯片输出口以及VSS之间设置钳位电路，能够显著提高ESD的防护等级。

Description

一种芯片ESD防护电路
技术领域
本发明属于电子技术领域，涉及芯片的静电释放(Electro-Static discharge，简称ESD)半保护电路设计技术，尤其涉及一种芯片ESD防护电路。
背景技术
静电放电往往会使芯片早到永久性的破坏，从而造成严重损失，因此芯片在设计时，往往会在每个引脚旁加一个防护电路，以消除ESD高压产生的破坏作用。现有的防护电路一般针对人体模型，上述的在引脚旁加防护电路的方式所能达到的防护等级多在2KV左右，而汽车和工业自动化等高端应用中，对芯片动辄要求6KV的ESD防护要求，因此，需要设计一种新的防护电路以提高防护等级。
发明内容
本发明提供一种芯片ESD防护电路，以提高ESD防护等级。
为实现上述目的，本发明实施例提供一种芯片ESD防护电路，所述防护电路包括一钳位电路，所述钳位电路包括：连接在芯片输出口与VSS之间的PMOS管与第一电阻R1，连接在VDD与所述VSS之间的电容、与电容并联的第三电阻以及连接在所述VDD与所述VSS之间的第二电阻R2和NMOS管；
所述PMOS管的源极与所述芯片输出口相连，所述PMOS管的漏极与所述第一电阻R1相连，所述PMOS管的栅极连接在所述第二电阻R2与所述NMOS管的漏极之间；
所述第二电阻R2的一端与所述VDD相连，另一端与所述NMOS管的漏极相连，所述NMOS管的栅极连接在所述PMOS管的漏极与第一电租R1之间，所述NMOS管的源极与所述VSS相连。
优选的，所述防护电路应用于ESD机器模式。
优选的，所述ESD防护等级为6KV。
优选的，所述钳位电路设置在走线长的一侧。
优选的，所述芯片为磁传感器芯片。
通过本发明实施例，在Vdd和芯片输出口以及VSS之间设置钳位电路，能够显著提高ESD的防护等级。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为芯片ESD防护电路结构图。
具体实施方式
为了使本技术领域的人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
本发明提供一种芯片ESD防护电路，以提高ESD防护等级。
与现有技术不同，本发明为了提高芯片ESD能力，设计了Vdd和芯片输出口(PAD)和地VSS之间的钳位结构，并将其放在电源线以及芯片输出口和地走线较长的地方，可提高ESD达到6KV。走线较长的地方，易于形成ESD放电，成为ESD的瓶颈。在该处嵌位，可显著提高ESD值。
如图1所示，本发明的防护电路包括一钳位电路，所述钳位电路包括：连接在芯片输出口与VSS之间的PMOS管与第一电阻R1，连接在VDD与所述VSS之间的电容、与电容并联的第三电阻R3以及连接在所述VDD与所述VSS之间的第二电阻R2和NMOS管；
所述PMOS管的源极与所述芯片输出口相连，所述PMOS管的漏极与所述第一电阻R1相连，所述PMOS管的栅极连接在所述第二电阻R2与所述NMOS管的漏极之间；
所述第二电阻R2的一端与所述VDD相连，另一端与所述NMOS管的漏极相连，所述NMOS管的栅极连接在所述PMOS管的漏极与第一电租R1之间，所述NMOS管的源极与所述VSS相连。
优选的，所述防护电路应用于ESD机器模式。
优选的，所述芯片为磁传感器芯片。
如图1所示为一种高ESD输入级的测试。电路通过G2钳位，将电流泄漏到电容上，可以减轻对G1的影响，从而提高器件的抗静电能力。
虽然通过实施例描绘了本申请，本领域普通技术人员知道，本申请有许多变形和变化而不脱离本申请的精神，希望所附的权利要求包括这些变形和变化而不脱离本申请的精神。

Claims (5)

1.一种芯片ESD防护电路，其特征在于，所述防护电路包括一钳位电路，所述钳位电路包括：连接在芯片输出口与VSS之间的PMOS管与第一电阻R1，连接在VDD与所述VSS之间的电容、与电容并联的第三电阻R3以及连接在所述VDD与所述VSS之间的第二电阻R2和NMOS管；
所述PMOS管的源极与所述芯片输出口相连，所述PMOS管的漏极与所述第一电阻R1相连，所述PMOS管的栅极连接在所述第二电阻R2与所述NMOS管的漏极之间；
所述第二电阻R2的一端与所述VDD相连，另一端与所述NMOS管的漏极相连，所述NMOS管的栅极连接在所述PMOS管的漏极与第一电租R1之间，所述NMOS管的源极与所述VSS相连。
2.如权利要求1所述的芯片ESD防护电路，其特征在于，所述防护电路应用于ESD机器模式。
3.如权利要求2所述的芯片ESD防护电路，其特征在于，所述ESD防护等级为6KV。
4.如权利要求1所述的芯片ESD防护电路，其特征在于，所述钳位电路设置在走线长的一侧。
5.如权利要求1所述的芯片ESD防护电路，其特征在于，所述芯片为磁传感器芯片。
CN201610495783.4A 2015-06-29 2016-06-29 一种芯片esd防护电路 Pending CN106099883A (zh)

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Citations (4)

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