JP3828376B2 - 記憶システム - Google Patents
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Description
【発明の属する技術分野】
本発明は、記憶システム、例えば電気的書き換え可能な多値記憶不揮発性半導体記憶装置(EEPROM)によって構成される記憶システムに関する。
【0002】
【従来の技術】
近年、電気的書き替え可能とした不揮発性半導体装置(EEPROM)の1つとしてNANDセル型EEPROMが提案されている。
【0003】
このEEPROMは、電荷蓄積層としての例えば浮遊ゲートと制御ゲートが積層されたnチャネルFETMOS構造の複数のメモリセルを、それらのソース、ドレインを隣接するもの同士で共有する形で直列接続し、これを1単位としてビット線に接続するものである。
【0004】
図36は、メモリセルアレイの1つのNANDセル部分を示す図で、(a)図は平面図、(b)図は等価回路図である。図37は断面図で、(a)図は図36(a)中のA−A’線に沿う断面図、(b)図は図36(a)中のB−B’線に沿う断面図である。
【0005】
p型シリコン基板(又はp型ウエル)11には、素子分離酸化膜12で囲まれた素子領域が設けられている。素子領域にはNANDセルが形成され、NANDセルが複数集まることで、メモリセルアレイが形成されている。
【0006】
図36および図37を参照し、1つのNANDセルに着目して説明する。
【0007】
図36および図37に示す装置では、8個のメモリセルM1〜M8が直列に接続されて1つのNANDセルを構成している。メモリセルはそれぞれ、基板11の上に、ゲート絶縁膜13を介して形成された浮遊ゲート14(14-1、14-2、…、14-8)を有している。浮遊ゲート14の上には、第2のゲート絶縁膜15を介して制御ゲート16が形成されている。メモリセルのソース、ドレインであるn型拡散層19はそれぞれ、隣接するメモリセルどうしで共有される。これにより、8個のメモリセルは、互いに直列に接続される。
【0008】
NANDセルのドレイン側、ソース側には各々、メモリセルの浮遊ゲート14-1〜14-8、制御ゲート16-1〜16-8と同時に形成された第1の選択ゲート14-9、16-9、及び第2の選択ゲート14-10 、16-10 が設けられている。メモリセルなどの素子が形成された基板11の上方は、CVD酸化膜17により覆われている。CVD酸化膜17の上には、ビット線18が配設されている。NANDセルの制御ゲート16は行方向に連続して形成され、行方向に隣接するNANDセルどうしで共通とされて、ワード線(制御ゲートCG1、CG2、…、CG8)として機能する。選択ゲート14-9、16-9、および14-10 、16-10 はそれぞれ、制御ゲート16-1〜16-8と同様に行方向に連続して形成され、行方向に隣接したNANDセルどうしで共通とされて、選択ゲートSG1、SG2として機能する。
【0009】
図38は、上記NANDセルがマトリクス状に配列されたメモリセルアレイの等価回路図である。
【0010】
図38に示すように、ソース線は、コンタクトを介して、アルミニウムや、導電性のポリシリコンなどから構成されている基準電位配線に接続される。ソース線と基準電位配線とのコンタクトは、例えば64本のビット線ごとに、1箇所設けられる。基準電位配線は、例えば動作モードに応じてソース線に与える電位を制御する、図示せぬ周辺回路に接続されている。
【0011】
制御ゲートCG1、CG2、…、第1、第2の選択ゲートSG1、SG2は、行方向に連続的に配設される。通常、制御ゲートにつながるメモリセルの集合を、ページ(1ページ)と呼び、1組のドレイン側(第1の選択ゲート)およびソース側(第2の選択ゲート)の選択ゲートによって挟まれた上記ページの集合を、NANDブロック(1NANDブロック)、又はブロック(1ブロック)と呼ぶ。1ページは、例えば256バイト(256×8)個のメモリセルから構成される。1ページ分のメモリセルは、ほぼ同時に書き込みが行われる。1ブロックは例えば2048バイト(2048×8)個のメモリセルから構成される。1ブロック分のメモリセルは、ほぼ同時に消去される。
【0012】
NAND型EEPROMの動作は、次の通りである。
【0013】
データ書き込みは、ビット線から遠い方のメモリセルから順に行われる。
【0014】
選択されたメモリセルの制御ゲートには、昇圧された書き込み電圧Vpp(=20V程度)を印加し、他の非選択メモリセルの制御ゲート、および第1の選択ゲートにはそれぞれ、中間電位(=10V程度)を印加し、ビット線には、データに応じて、0V(“0”書き込み)、又は中間電位(“1”書き込み)を印加する。このとき、ビット線の電位は、選択されているメモリセルに伝達される。データが“0”の時は、選択されているメモリセルの浮遊ゲートと基板との間に、高い電圧がかかり、基板から浮遊ゲートに、電子がトンネル注入され、しきい値電圧が正方向に移動する。データが”1”の時は、しきい値電圧は変化しない。
データ消去は、ブロック単位で、ほぼ同時に行われる。
【0015】
すなわち、消去を行うブロックに含まれている全ての制御ゲート、選択ゲートを0Vとし、p型シリコン基板(またはp型ウェルおよびn型基板)に、昇圧された昇圧電位VppE (20V程度)を印加する。一方、消去を行わないブロックに含まれている制御ゲート、選択ゲートには、上記昇圧電位VppE を印加する。これにより、消去が行われるブロックのメモリセルにおいて、浮遊ゲートに蓄積されていた電子がp型シリコン基板(またはウェル)に放出され、しきい値電圧が、負の方向に移動する。
【0016】
データ読み出し動作は、ビット線をプリチャージした後、ビット線をフローティングとし、選択されたメモリセルの制御ゲートを0V、それ以外のメモリセルの制御ゲート、選択ゲートを電源電圧Vcc(たとえば3V)、ソース線を0Vとして、選択されているメモリセルで、電流が流れるか否かをビット線に検出することにより、行われる。すなわち、メモリセルに書き込まれたデータが”0” (メモリセルのしきい値Vth>0)ならばメモリセルはオフになるので、ビット線はプリチャージ電位を保つが、”1”(メモリセルのしきい値Vth<0)ならばメモリセルは、オンしてビット線はプリチャージ電位からΔVだけ下がる。これらのビット線電位を、センスアンプで検出することによって、メモリセルのデータが読み出される。
【0017】
さらに最近では、EEPROMの大容量化を実現する手法の1つとして、1個のセルに3値以上の情報を記憶させる、多値記憶セルが知られている(例えば特開平7−93979号、特開平7−161852号)。
【0018】
図39は、一つのメモリセルに、4つの書き込み状態を設けることによって、4値を記憶する場合の、メモリセルのしきい値電圧と、4つの書き込み状態(4値データ“0”、“1”、“2”、“3”)との関係を示す図である。
【0019】
データ“0”の状態は、消去後の状態と同じで、例えば負のしきい値を持つ。データ“1”の状態は、例えば0.5Vから0.8Vの間のしきい値を持つ。データ“2”の状態は、例えば1.5Vから1.8Vの間のしきい値を持つ。データ“3”の状態は、例えば2.5Vから2.8Vの間のしきい値を持つ。
【0020】
したがって、メモリセルMの制御ゲートCGに、読み出し電圧VCG2R を印加して、メモリセルが“ON”か“OFF”かで、メモリセルのデータが「“0”、“1”のいずれかか、“2”、“3”のいずれかか」を検出できる。続けて、読み出し電圧VCG3R 、VCG1R を印加することでメモリセルのデータが完全に検出される。読み出し電圧VCG1R 、VCG2R 、VCG3R は、例えばそれぞれ0V、1V、2Vとされる。
【0021】
また、電圧VCG1V 、VCG2V 、VCG3V は、ベリファイ電圧と呼ばれ、データ書き込み時には、これらベリファイ電圧を制御ゲートに印加してメモリセルMの状態を検出し、十分に書き込みが行われたか否かをチェックする。ベリファイ電圧VCG1V 、VCG2V 、VCG3V は、例えばそれぞれ0.5V、1.5V、2.5Vとされる。
【0022】
【発明が解決しようとする課題】
フラッシュメモリでは、書き換え回数に、2値メモリセルで、例えば100万回の制限がある。この書き換え回数の制限は、例えば書き込み状態のメモリセルのフローティングゲートから基板に、フローティングゲートに蓄えた電子がリークすることにより生じる。図39のデータ“1”の状態のメモリセルから、電子がリークすることにより、メモリセルがデータ“0”の状態になると、書き込みデータが破壊されたことになる。
【0023】
メモリセルに多値データを蓄えると、状態間の電圧差(例えば図39の“3”状態と“2”状態の間の電圧差)が小さくなる。その結果、わずかな量の電子が基板にリークしても、データが、“3”の状態から、“2”の状態に変わってしまう。また、メモリセルを多値化すると、しきい値が最も大きい状態(図39では“3”状態)のしきい値が大きくなるので、フローティングゲートと基板との間の電界が大きくなる。その結果、フローティングゲートからの電子のリーク量が大きくなる。
【0024】
以上の事情から、メモリセルを多値化するほど信頼性、特にデータの書き換え回数に対する信頼性が悪化し、書き換え回数の制限値が減少し、例えば50万回になる。結果として、装置の耐久性(装置の寿命)が損なわれている。
【0025】
従来のメモリーカード(例えばN.Niijima ; IBM J.RES.DEVELOP.VOL.39 NO.5 SEPTEMBER 1995)では、ブロック毎に書き換え回数を記録し、書き換え回数が、例えば100万回を超えた場合には、該ブロックを使用しないようにしている。しかしながら、この方式でも、多値記憶化すればするほど、メモリーカードの使用回数は、2値記憶のときよりも減少する。
【0026】
この発明は、上記の事情に鑑みて為されたもので、その目的は、多値記憶のメモリセルを含みながらも、特に書き換えに関する耐久性に富む記憶システムを提供することにある。
【0027】
また、他の目的は、上記目的を達成する記憶システムに必要な、幾つかの新規なシステム要素を含んだ記憶システムを提供することにある。
【0028】
【課題を解決するための手段】
上記目的を達成するために、この発明の第1の態様に係る記憶システムでは、複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルと、前記複数のメモリセルを制御する制御回路と、を備え、前記制御回路は、前記複数のメモリセルの一部を前記n値の記憶部分として制御し、異なる一部のメモリセルをm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、更に異なる一部のメモリセルにどのメモリセルをm値の記憶部分として制御するかという制御情報を記憶させることを特徴とする。
【0029】
また、この発明の第2の態様に係る記憶システムでは、複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルと、前記複数のメモリセルを制御する制御回路と、を備え、前記制御回路は、前記複数のメモリセルの一部を前記n値の記憶部分として制御し、異なる一部のメモリセルをm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、更に異なる一部のメモリセルにどのメモリセルをm値の記憶部分として制御するかという制御情報を記憶させ、前記制御情報を書き換えることでm値の記憶をさせるメモリセルを変更することを特徴とする。
また、この発明の第3の態様に係る記憶システムでは、複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルと、前記複数のメモリセルを制御する制御回路と、を備え、前記制御回路は、前記複数のメモリセルの一部を前記n値の記憶部分として制御し、異なる一部のメモリセルをm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、更に異なる一部のメモリセルにどのメモリセルをn値の記憶部分として制御するかという制御情報を記憶させることを特徴とする。
また、この発明の第4の態様に係る記憶システムでは、複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルと、前記複数のメモリセルを制御する制御回路と、を備え、前記制御回路は、前記複数のメモリセルの一部を前記n値の記憶部分として制御し、異なる一部のメモリセルをm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、更に異なる一部のメモリセルにどのメモリセルをn値の記憶部分として制御するかという制御情報を記憶させ、前記制御情報を書き換えることでn値の記憶をさせるメモリセルを変更することを特徴とする。
また、この発明の第5の態様に係る記憶システムでは、複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルで構成されるメモリセルアレイと、前記複数のメモリセルを制御する制御回路と、を備え、前記制御回路は、前記メモリセルアレイの一部を前記n値の記憶部分として制御し、前記メモリセルアレイの異なる一部をm値(mは2以上の自 然数であり、m<n)の記憶部分として制御し、前記メモリセルアレイの更に異なる一部にメモリセルアレイのどの部分をm値の記憶部分として制御するかという制御情報を記憶させることを特徴とする。
また、この発明の第6の態様に係る記憶システムでは、複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルで構成されるメモリセルアレイと、前記複数のメモリセルを制御する制御回路と、を備え、前記制御回路は、前記メモリセルアレイの一部を前記n値の記憶部分として制御し、前記メモリセルアレイの異なる一部をm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、前記メモリセルアレイの更に異なる一部にメモリセルアレイのどの部分をm値の記憶部分として制御するかという制御情報を記憶させ、前記制御情報を書き換えることでm値の記憶をさせるメモリセルアレイを変更することを特徴とする。
また、この発明の第7の態様に係る記憶システムでは、複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルで構成されるメモリセルアレイと、前記複数のメモリセルを制御する制御回路と、を備え、前記制御回路は、前記メモリセルアレイの一部を前記n値の記憶部分として制御し、前記メモリセルアレイの異なる一部をm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、前記メモリセルアレイの更に異なる一部にメモリセルアレイのどの部分をn値の記憶部分として制御するかという制御情報を記憶させることを特徴とする。
また、この発明の第8の態様に係る記憶システムでは、複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルで構成されるメモリセルアレイと、前記複数のメモリセルを制御する制御回路と、を備え、前記制御回路は、前記メモリセルアレイの一部を前記n値の記憶部分として制御し、前記メモリセルアレイの異なる一部をm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、前記メモリセルアレイの更に異なる一部にメモリセルアレイのどの部分をn値の記憶部分として制御するかという制御情報を記憶させ、前記制御情報を書き換えることでn値の記憶をさせるメモリセルアレイを変更することを特徴とする。
【0030】
【発明の実施の形態】
以下、この発明の実施の形態を、多値NAND型フラッシュメモリを、例にとって説明する。
【0031】
図1〜図3はそれぞれ、この発明の第1の実施の形態に係る多値NAND型フラッシュメモリの各記憶モードごとの、しきい値電圧と多値データとの関係を示す図である。
【0032】
図1には、4値動作モードのときの、しきい値電圧と4値データとの関係の一つの例が、図2(a)〜(c)には、3値動作モードのときの、しきい値電圧と3値データとの関係の三つの例が、図3(a)、(b)には、2値動作モードのときの、しきい値電圧と2値データとの関係の二つの例がそれぞれ示されている。
【0033】
図1〜図3の各図において、“0”は消去状態、“1”、“2”、“3”はそれぞれ書き込み状態である。多値NAND型フラッシュメモリのチップ内部の動作 (書き込み、読み出し、消去など)は、特開平7−93979号、特開平7−161852号、特願平7−295137号、特願平8−61443号、特願平8−61445号などに記されているとうりである。
【0034】
上述したように、EEPROMの分野においては、多値化すればするほど、書き換え可能な回数が減少する。例えば図1に示すような4値の記憶状態をとる4値セルでは50万回、図2に示すような3値の記憶状態をとる3値セルでは80万回、図3に示すような2値の記憶状態をとる2値セルでは100万回がそれぞれ、書き換え可能な範囲である。
【0035】
この発明によると、まず、50万回の書き換えが行われるまでは、メモリセルを図1に示すような記憶状態をとる4値セルとして使用する。50万回の書き換えが行われた後、80万回の書き換えが行われるまでは、図2(a)〜(c)に示すような3値セルとして使用する。80万回の書き換え以降では、図3に示すような2値セルとして使用する。
【0036】
また、装置の動作の方法を簡略化するために、50万回の書き換えが行われるまでは、4値セルとして使用し、50万回の書き換えが行われた後、2値セルとして使用するようにしても良い。
【0037】
このように、4値セルとしての書き換え回数の限度を超えた場合には、3値セル、あるいは2値セルとして使用することにより、フラッシュメモリの使用回数を、増やすことができる。したがって、従来の多値記憶のフラッシュメモリよりも、特に書き換えに関する耐久性が向上する。
【0038】
上記の耐久性は、フラッシュメモリ単体、つまりチップの耐久性として向上することはもちろんのこと、このフラッシュメモリを様々なメモリ装置(例えばメモリカードなど)の中に組み込むことで、該メモリ装置の、耐久性についても、向上する。
【0039】
メモリセルを4値として動作させるか、あるいは3値として動作させるか、あるいは2値として動作させるかは、チップの外部から、フラッシュメモリにコマンドを入力することによって制御しても良い。つまり、フラッシュメモリ内部の動作モードとして4値用の書き込み動作モード(または動作方法)/読み出し動作モード(または動作方法)、3値用の書き込み動作モード(または動作方法)/読み出し動作モード(または動作方法)、2値用の書き込み動作モード(または動作方法)/読み出し動作モード(または動作方法)をそれぞれ持たせ、これらの動作モード(または動作方法)のいずれかを、コマンドの入力によって選び、それぞれの動作を制御しても良い。
【0040】
あるいはメモリセルを4値として動作させるか、あるいは3値として動作させるか、あるいは2値として動作させるかを、フラッシュメモリを制御するコントローラから入力する書き込みデータによって制御するようにしても良い。つまり、フラッシュメモリの内部動作は変えずに、外部から入力する書き込みデータを、4値、3値、2値と順次、あるいは4値、2値と制御する。つまり、4値セルとして動作させるときには「“0”、“1”、“2”、“3”」の4値を入力し、3値セルとして動作させるときには「“0”、“1”、“2”」の3値を入力し、2値セルとして動作させるときには、「“0”、“1”」の2値を入力するように、それぞれの入力データ値を制御しても良い。
【0041】
また、2値セルとしての書き換え回数の限度を超えた場合には、該セルは使用しないようにしても良い。
【0042】
また、2値セルとしての書き換え回数の限度を超えた場合には、該セルには、データの書き込み、あるいはデータの消去をしないようにしても良い。この場合には、該セルは、書き換えが行われないだけであるので、ROMとして使用することが可能である。なお、ROMとして使用されたときには、セルの、特にトンネル酸化膜の劣化の度合いが、記憶保持期間を左右する。しかしながら、書き換え回数が限度に達したとしても、通常、セルには、ROMとして耐えるだけの信頼性が充分に残っている。なぜならば、書き換え回数の限度は、トンネル酸化膜が使用に耐えられなくなるまでに、ある程度のマージンを見込んで設定されているためである。
【0043】
次に、この発明の第2の実施の形態に係る記憶システムについて説明する。
【0044】
図4は、第2の実施の形態に係るフラッシュメモリの構成図である。
【0045】
図4に示すように、コントローラ100は、k個(kは自然数)の多値NAND型フラッシュメモリのチップ101-1〜101-kの動作を制御する。
【0046】
図5は、図4に示す多値NAND型フラッシュメモリのチップ101の構成図である。図4に示すチップ101には複数のメモリセルが含まれていて、これらメモリセルはそれぞれ、第1の実施の形態で説明したものと同様に、多値記憶レベルに応じたしきい値電圧分布を持つ。しきい値電圧分布は、例えば図1〜図3と同様なものであり、図1〜図3に示すように、“0”が消去状態、“1”、“2”、“3”が書き込み状態である。
【0047】
多値NAND型フラッシュメモリのチップ内部の動作(書き込み、読み出し、消去など)は、特開平7−93979号、特開平7−161852号、特願平7−295137号、特願平8−61443号、特願平8−61445号などに記されているとうりである。
【0048】
同時に書き込みを行う単位である1ページは、528バイト個のメモリセルで構成され、そのうち例えば512バイト個のメモリセルがデータ領域、残りの16バイト個のメモリセルが論理アドレスと物理アドレスの対応を示すアドレス変換テーブルや、誤り訂正コード(Error Correcting Code : ECC)を記憶する。
【0049】
図5では、1つのチップは、512ブロックから構成され、同時に消去を行う単位である1ブロックは16ページで構成される。例えば先頭ブロックBlock0はシステム領域として使用する。つまり、Block0には各ブロックの書き換え回数やどのブロックが壊れているか、あるいはブロック・シークエンス番号Sを記憶しておけばよい。以下では、書き換え回数を記憶する部分を書き換え回数記録領域と呼ぶ。ブロック・シークエンス番号Sなどの説明の詳細は公知例N.Niijima ; IBM J.RES.DEVELOP.VOL.39 NO.5 SEPTEMBER 1995に記されている。この場合、書き込み・消去を繰り返す毎に、書き換え回数が記憶されている先頭ブロックの書き換えが起こる。このように、システムブロックでは書き換えが頻繁に行われるので、システム領域のメモリセルの寿命が他のデータ領域のメモリセルの寿命よりも短くなることがある。
【0050】
図6は、第2の実施の形態の変形に係る記憶システムの構成図である。
【0051】
上記のように、システム領域のメモリセルの寿命が他のデータ領域のメモリセルの寿命よりも短くなる場合には、図6に示すように、書き換え回数記録領域などのシステム領域を記憶するDRAM102を備えても良い。電源投入時(動作時)にフラッシュメモリのシステム領域のデータを読み出してDRAMに蓄える。その後、データの書き込み、消去、書き換え等にはシステム領域の書き換えが生じるが、この時には、DRAMに蓄えられたシステム領域を書き換えれば良い。DRAM上のシステム領域のデータに基づいて、電源をオフ時、あるいは一定時間毎にフラッシュメモリのシステム領域のデータを書き換えれば良い。
【0052】
このように、動作時のシステム領域の書き換えは、DRAM内のデータに対して行うことにより、フラッシュメモリ内のシステム領域が頻繁に書き換えられることが防がれる。
【0053】
また、データの書き込み、消去、書き換え時にアドレス変換テーブルの書き換えが必要な場合には、アドレス変換テーブルの内容も、DRAMに蓄え、書き換えもDRAM内で行えばよい。
【0054】
この実施の形態では、4値フラッシュメモリを例にとり、説明を行う。例えば図1のような4値メモリセルでは50万回、図3(a)、(b)のような2値メモリセルでは、100万回書き換え可能とする。
【0055】
この実施の形態によると、まず、50万回書き換えが行われるまでは、メモリセルを図1(a)のような4値セルとして4値モードで使用する。各ブロックの書き換え回数は、電源オフ時にはフラッシュメモリ上のシステム領域の書き換え回数記録領域に、電源投入時(動作時)にはDRAMの書き換え回数記録領域に蓄える。
【0056】
50万回書き替えた後では、図3(a)、(b)のように、2値セルとして2値モードで使用する。4値モードと2値モードの切り換えは、1ページ単位、あるいは1ブロック単位で行っても良いし、複数のブロック単位で行っても良いし、チップ単位で行っても良い。各ページ、各ブロック、あるいは各チップが2値モードであるか、あるいは4値モードであるかを保持するレベル記憶手段は、電源オフ時にはフラッシュメモリのシステム領域に、動作モードに関する情報を記憶し、電源投入時(動作時)にはDRAMに蓄えれば良い。そして、電源投入時に、レベル記憶手段を読み出すことにより、メモリセルを何値で動作させるかを決めることができる。
【0057】
このように、4値セルとしての書き換え回数の限度を超えた場合には2値セルとして使用する事により、フラッシュメモリの使用回数を増加することができる。
【0058】
メモリセルを4値として動作させるか、あるいは2値として動作させるかは、コントローラ100からフラッシュメモリにコマンドを入力することによって制御しても良い。つまり、フラッシュメモリ内部の動作モードとして4値用の書き込み動作モード(または動作方法)/読み出し動作モード(または動作方法)、2値用の書き込み動作モード(または動作方法)/読み出し動作モード(または動作方法)を持たせ、これらの動作モード(または動作方法)のいずれかを、コマンドの入力によって選び、それぞれの動作を制御しても良い。
【0059】
あるいはメモリセルを4値として動作させるか、あるいは2値として動作させるかを、フラッシュメモリを制御するコントローラ100から入力する書き込みデータによって制御するようにしても良い。つまり、フラッシュメモリの内部動作は変えずに、外部から入力する書き込みデータを4値、2値と制御する。つまり、4値セルとして動作させるときには「“0”、“1”、“2”、“3”」の4値を入力し、2値セルとして動作させるときには、「“0”、“1”」の2値を入力するように、それぞれの入力データ値を制御しても良い。
【0060】
また、4値モードと2値モードとで、1ページ内のデータ領域のメモリセル数を変更しても良いし、変更しなくても良い。4値モードでも2値モードでも、528バイト個のメモリセルのうち、例えば512バイト個のメモリセルがデータ領域、残りの16バイト個のメモリセルが論理アドレスと物理アドレスの対応を示すアドレス変換テーブルや、誤り訂正コード(ECC)を記憶してもよい。あるいは4値モードと2値モードとで、アドレス変換テーブルやECC の領域を最適化しても良い。例えば4値モードではアドレス変換テーブルやECC の領域が16バイト個のメモリセルを用いていたのに対し、2値モードでは24バイト個のメモリセルを用いても良いし、8バイト個のメモリセルを用いても良い。いずれの場合でも、アドレス変換テーブルやECC の領域以外をデータ領域として用いれば良い。
【0061】
書き換え回数記録領域は、それぞれのブロックが書き換えられる毎にデータが更新されるので、この書き換え回数記録領域をモニタすることにより、メモリセルが何値で動作するかを決定すればよい。つまり、書き換え前にDRAM内の書き換え回数記録領域を読み出して、書き込みを行うブロックの書き換え回数が50万回以下の場合には、そのブロックを4値セルとして書き込む。書き換え回数が50万回を超える場合には、DRAM内のレベル記憶手段の内容を、この実施の形態では4値セルではなく2値セルであると、変更し、そのブロックを、2値セルとして書き込む。また、100万回を超える場合には、そのブロックを使用しない、あるいは書き込みまたは消去をしないようにしても良い。
【0062】
第2の実施の形態では、例えば各ブロック単位で書き換え回数を記録し、各ブロック単位で何値で動作するかを決めている。また、何値で動作するか決める単位は、ブロックに限らず、例えば複数のブロックで1つの書き換え回数記録領域を設け、複数のブロック単位で何値で動作するかを決めても良い。あるいはフラッシュメモリチップ1つにつき、1つの書き換え回数記録領域を設け、チップ単位で何値で動作するかを決めても良い。さらにページ単位で、書き換え回数をモニタし、各ページ単位で何値で動作するかを決めても良い。
【0063】
第2の実施の形態では、書き換え回数をモニタすることにより、何値メモリセルとして動作するかを決めているが、例えば出荷してからの時間をモニタすることにより、何値メモリセルとして動作するかを決めてもよい。
【0064】
次に、この発明の第3の実施の形態に係る記憶システムについて説明する。
【0065】
以下、この発明に係る幾つかの記憶システムを挙げ、これらを第3の実施の形態に係る記憶システムとして説明する。
【0066】
図7は、第3の実施の形態に係る第1の記憶システムの動作フローを示す図である。
【0067】
第1の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図7に示すように、メモリセルが所定の書き換え回数(たとえば50万回)まではn値のメモリセルとして動作する。それ以後は、m値(mはn未満の自然数)のメモリセルとして動作する、記憶システムである。
【0068】
書き換え回数は、第2の実施の形態によって説明したように、各ブロック、あるいは各チップの書き換え回数記憶領域に記録し、この書き換え回数記憶領域をモニタすることにより、何値メモリセルで動作するかを決めればよい。
【0069】
図8は、第3の実施の形態に係る第2の記憶システムの動作フローを示す図である。
【0070】
第2の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図8に示すように、メモリセルが所定の書き換え回数まではn値のメモリセルとして動作する。それ以後は、2値のメモリセルとして動作する、記憶システムである。
【0071】
図9は、第3の実施の形態に係る第3の記憶システムの動作フローを示す図である。
【0072】
第3の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図9に示すように、メモリセルが第nの書き換え回数まではn値のメモリセルとして動作し、第(n−1)の書き換え回数までは、メモリセルは(n−1)値として動作し、第i(iは2以上の自然数)の書き換え回数までは、メモリセルはi値として動作する、記憶システムである。
【0073】
なお、ここでは、それぞれn値セル、(n−1)値セル、i値セルとしての書き換え回数の制限値と対応して設定される所定の書き換え回数を、第nの書き換え回数、第(n−1)の書き換え回数、第iの書き換え回数と定義しており、以下についても全く同様に定義するものとする。
【0074】
第4の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、半導体記憶装置において、該メモリセルが何値のデータを保持しているかを記憶する、レベル記憶手段を有する、記憶システムである。
【0075】
上記レベル記憶手段は、例えばフラッシュメモリチップの最初のブロック、例えば図5に示したBlock0に、その記憶内容を記憶させておけば良い。
【0076】
あるいは上記レベル記憶手段を電源投入時に読み出し、図6に示したDRAM102に、その記憶内容を記憶させておいても良い。そして、例えば4値メモリセルとして動作していたものが、書き換え回数記憶領域を読み出すことにより書き換え回数が50万回に達したことが判定されると、レベル記憶手段の内容を変更し、以後は2値メモリセルとして動作すればよい。以後は、レベル記憶手段を読み出すことにより、2値セルとして書き込みを行う。すなわち、ここでは、電源投入時などに、レベル記憶手段を読み出すことで、メモリセルを何値で動作させるかを、随時決めることができる。
【0077】
第5の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含み、所定の数のメモリセルがメモリセルブロックを構成し、該メモリセルブロック単位で書き込み、または消去を行う半導体記憶装置であって、該メモリセルブロック内のメモリセルは所定の書き換え回数まではn値のメモリセルとして動作する。それ以後は、該メモリセルブロック内のすべてのメモリセルがm値(mはn未満の自然数)のメモリセルとして動作する、記憶システムである。
【0078】
また、第5の記憶システムは、各メモリセルブロック毎に、該メモリセルブロックの書き換え回数を記憶する書き換え回数記憶領域を有している。該メモリセルブロックが何値メモリセルで動作するかは、この書き換え回数記憶領域に記憶された書き換え回数に応じて、決めればよい。
【0079】
なお、ここでのメモリセルブロックとは、1本のドレイン側選択ゲートと、1本のソース側選択ゲートに挟まれたページの集合である、所謂ブロックに制限されるものではなく、単にデータの書き込み、または消去が同時に行われるメモリセル群を示すものである。例えばNAND型EEPROMでは、通常、上述したようなページ単位で書き込みが行われ、また、ブロック単位で消去が行われるので、この場合は、これらのページ、またはブロックが、ここでのメモリセルブロックに相当する。
【0080】
第6の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む半導体記憶装置であって、メモリセルが所定の書き換え回数まではn値のメモリセルとして動作する。それ以後は、該メモリセルが含まれるチップ内のすべてのメモリセルがm値(mはn未満の自然数)のメモリセルとして動作する、記憶システムである。
【0081】
また、第6の記憶システムは、各チップ毎に該チップの書き換え回数を記憶する書き換え回数記憶領域を有する。該チップが何値メモリセルで動作するかは、この書き換え回数記憶領域に記憶された書き換え回数に応じて決めればよい。
【0082】
図10は、第3の実施の形態に係る第7の記憶システムの動作フローを示す図である。
【0083】
第7の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図10に示すように、メモリセルが第nの書き換え回数まではn値のメモリセルとして動作し、第mの書き換え回数までは、m値(mはn未満の自然数)のメモリセルとして動作し、それ以後は、該メモリセルを使用しない、記憶システムである。
【0084】
図11は、第3の実施の形態に係る第8の記憶システムの動作フローを示す図である。
【0085】
第8の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図11に示すように、メモリセルが第nの書き換え回数まではn値のメモリセルとして動作し、第2の書き換え回数までは、2値のメモリセルとして動作し、それ以後は、該メモリセルを使用しない、記憶システムである。
【0086】
図12は、第3の実施の形態に係る第9の記憶システムの動作フローを示す図である。
【0087】
第9の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図12に示すように、メモリセルが第nの書き換え回数まではn値のメモリセルとして動作し、第(n−1)の書き換え回数まではメモリセルは(n−1)値として動作し、以降順次、第i(iは2以上の自然数)の書き換え回数まではメモリセルはi値として動作する。その後、第2の書き換え回数に達した後は、該メモリセルは使用しない、記憶システムである。
【0088】
図13は、第3の実施の形態に係る第10の記憶システムの動作フローを示す図である。
【0089】
第10の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図13に示すように、メモリセルが第nの書き換え回数まではn値のメモリセルとして動作し、第mの書き換え回数までは、m値(mはn未満の自然数)のメモリセルとして動作し、それ以後は、該メモリセルのデータを消去または書き込みしない、記憶システムである。
【0090】
図14は、第3の実施の形態に係る第11の記憶システムの動作フローを示す図である。
【0091】
第11の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図14に示すように、メモリセルが第nの書き換え回数まではn値のメモリセルとして動作し、第2の書き換え回数までは、2値のメモリセルとして動作し、それ以後は、該メモリセルのデータを消去または書き込みしない、記憶システムである。
【0092】
図15は、第3の実施の形態に係る第12の記憶システムの動作フローを示す図である。
【0093】
第12の記憶システムは、n値(nは3以上の自然数で、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図15に示すように、メモリセルが第nの書き換え回数まではn値のメモリセルとして動作し、第(n−1)の書き換え回数まではメモリセルは(n−1)値として動作し、以降順次、第i(iは2以上の自然数)の書き換え回数まではメモリセルはi値として動作する。その後、第2の書き換え回数に達した後は、該メモリセルのデータを消去または書き込みしない、記憶システムである。
【0094】
図16は、第3の実施の形態に係る第13の記憶システムの動作フローを示す図である。
【0095】
第13の記憶システムは、n値(nは3以上の自然数、例えば3あるいは4あるいは8あるいは16)を記憶するメモリセルを含む。そして、図16に示すように、メモリセルが第nの書き換え回数まではn値のメモリセルとして動作し、第(n−1)の書き換え回数まではメモリセルは(n−1)値として動作し、以降順次、第i(iは3以上の自然数)の書き換え回数まではメモリセルはi値として動作する。そして、第3の書き換え回数までは3値として動作した後、第2の書き換え回数に達するまでは2値として使う。その後、第2の書き換え回数以後は、該メモリセルのデータを消去または書き込みをしなくてもよいし、該メモリセルを使用しなくてもよい。
【0096】
次に、この発明の第4の実施の形態に係る多値NAND型フラッシュメモリについて説明する。
【0097】
第4の実施の形態に係るフラッシュメモリでは、フラッシュメモリが何値で動作するかを、チップ外部からのコマンドを入力することによって制御する。以下、より具体的な4値NAND型フラッシュメモリを例にとり、説明する。
【0098】
第4の実施の形態では、フラッシュメモリ内部の動作モードとして4値用の書き込み、読み出し方法と、2値用の書き込み、読み出し方法がある。4値用の書き込み、読み出しを行うか、2値用の書き込み、読み出しを行うかはチップ外部のコントローラからのコマンドで制御する。
【0099】
以下では、4値用の書き込み、読み出し方法と、2値用の書き込み、読み出し方法についてそれぞれ説明する。消去は4値メモリセルの場合も、2値メモリセルの場合も、従来の2値NANDフラッシュメモリと同様にブロック単位、あるいは、チップ単位で行われる。
【0100】
[1]4値メモリセルとして動作する場合
図17は、この発明の第4の実施の形態に係る多値記憶式EEPROMの構成を示す構成図である。
【0101】
図17には、多値記憶式EEPROMの構成が示されている。メモリセルがマトリクス状に配置されて構成されるメモリセルアレイ1に対して、メモリセルを選択したり、制御ゲートに書き込み電圧および読み出し電圧を印加する制御ゲート・選択ゲート駆動回路2が設けられる。制御ゲート・選択ゲート駆動回路2は、アドレスバッファ5に接続されていて、アドレスバッファ5からのアドレス信号を受ける。データ回路3は、書き込みデータを保持したり、メモリセルのデータを読み出したりするための回路である。データ回路3は、データ入出力バッファ4に接続されていて、アドレスバッファ5からのアドレス信号を受ける。データ入出力バッファ4は、EEPROM外部とのデータ入出力制御を行う。
【0102】
図18は、図17に示すメモリセルアレイ1、およびデータ回路3の構成を示す構成図である。
【0103】
図18に示すように、NAND型セルは、メモリセルM1〜M4が直列に接続されることで構成されている。NAND型セルの両端は、選択トランジスタS1、S2を介して、それぞれビット線BL、ソース線Vsに接続される。制御ゲートCGを共有するメモリセルM群は、“ページ”と呼ばれる単位を形成し、同時にデータ書き込み・読み出しが為される。また、4本の制御ゲートCG1〜CG4に繋がるメモリセル群でブロックを形成する。“ページ”、“ブロック”は制御ゲート・選択ゲート駆動回路2によって選択される。各ビット線BL0 〜BLm には、データ回路3-0〜3-mが接続され、対応するメモリセルへの書き込みデータを一時的に記憶したりする。
【0104】
図19は、メモリセルMに4つの書き込み状態をもうけることによって4値記憶する場合の、メモリセルMのしきい値電圧と4つの書き込み状態(4値データ“0”、“1”、“2”、“3”)の関係を示す図である。
【0105】
図19に示すように、データ“0”の状態は、データを消去した後の状態と同じで、例えば負のしきい値を持つ。データ“1”の状態は、例えば0.5Vから0.8Vの間のしきい値を持つ。データ“2”の状態は、例えば1.5Vから1.8Vの間のしきい値を持つ。データ“3”の状態は、例えば2.5Vから2.8Vの間のしきい値を持つ。メモリセルMの制御ゲートCGに、読み出し電圧VCG2R を印加して、メモリセルが“ON”か“OFF”かでメモリセルのデータが「“0”、“1”のいずれかか、“2”、“3”のいずれかか」を検出できる。続けて、読み出し電圧VCG3R 、VCG1R を印加することでメモリセルのデータが完全に検出される。読み出し電圧VCG1R 、VCG2R 、VCG3R は、例えばそれぞれ0V、1V、2Vとされる。電圧VCG1V 、VCG2V 、VCG3V はベリファイ電圧と呼ばれ、データ書き込み時には、これらベリファイ電圧を制御ゲートに印加してメモリセルMの状態を検出し、十分書き込みが行われたか否かをチェックする。ベリファイ電圧VCG1V 、VCG2V 、VCG3V は、例えばそれぞれ0.5V、1.5V、2.5Vとされる。
【0106】
図20は、図17に示すメモリセルアレイ1、およびデータ回路3の回路図である。
【0107】
図20に示すように、データ回路3には、第1のフリップ・フロップFF1と、第2のフリップ・フロップFF2とが含まれている。この実施の形態における第1のフリップ・フロップFF1は、nチャネルMOSトランジスタQn21、Qn22、Qn23と、pチャネルMOSトランジスタQp9、Qp10、Qp11とで構成されており、所謂クロスカップル型ラッチ回路と呼ばれる回路となっている。また、第2のフリップ・フロップFF2も同様に、nチャネルMOSトランジスタQn29、Qn30、Qn31と、pチャネルMOSトランジスタQp16、Qp17、Qp18とで構成され、所謂クロスカップル型ラッチ回路と呼ばれる回路となっている。フリップ・フロップFF1、FF2にはそれぞれ、書き込み/読み出しデータがラッチされる。また、これらフリップ・フロップFF1、FF2はそれぞれ、ビット線BLa、あるいはビット線BLbの電位を増幅、即ちデータを増幅するセンスアンプとしても動作する。 フリップ・フロップFF1、FF2は、「“0”書き込みをするか、“1”書き込みをするか、“2”書き込みをするか、“3”書き込みをするか」を書き込みデータ情報としてラッチし、メモリセルが「“0”の情報を保持しているか、“1”の情報を保持しているか、“2”の情報を保持しているか、“3”の情報を保持しているか」を、読み出しデータ情報としてセンスしラッチする。
【0108】
データ入出力線IOA、IOBとフリップ・フロップFF1は、nチャネルMOSトランジスタQn28、Qn27を介して接続される。データ入出力線IOC、IODとフリップ・フロップFF2は、nチャネルMOSトランジスタQn35、Qn36を介して接続される。データ入出力線IOA、IOB、IOC、IODは、図17中のデータ入出力バッファ4にも接続される。
【0109】
nチャネルMOSトランジスタQn27、Qn28、Qn35、Qn36のゲートは、NAND論理回路G2とインバータI4で構成されるカラムアドレスデコーダの出力に接続される。nチャネルMOSトランジスタQn26、Qn34は、それぞれフリップ・フロップFF1、FF2を信号ECH1、ECH2が “H”となってイコライズする。nチャネルMOSトランジスタQn24、Qn32は、フリップ・フロップFF1、FF2とMOSキャパシタQd1の接続を制御する。nチャネルMOSトランジスタQn25、Qn33は、フリップ・フロップFF1、FF2とMOSキャパシタQd2の接続を制御する。
【0110】
pチャネルMOSトランジスタQp12C、Qp13Cで構成される回路は、活性化信号VRFYBACによって、フリップ・フロップFF1のデータに応じて、MOSキャパシタQd1のゲート電圧を変更する。pチャネルMOSトランジスタQp14C、Qp15Cで構成される回路は、活性化信号VRFYBBCによって、フリップ・フロップFF1のデータに応じて、MOSキャパシタQd2のゲート電圧を変更する。pチャネルMOSトランジスタQp12C、Qp19C、Qp20Cで構成される回路は、活性化信号VRFYBA2Cによって、フリップ・フロップFF1およびFF2のデータに応じて、MOSキャパシタQd1のゲート電圧を変更する。pチャネルMOSトランジスタQp14C、Qp21C、Qp22Cで構成される回路は、活性化信号VRFYBB2Cによって、フリップ・フロップFF1およびFF2のデータに応じて、MOSキャパシタQd2のゲート電圧を変更する。
【0111】
nチャネルMOSトランジスタQn1C、Qn2Cで構成される回路は、活性化信号VRFYBA1Cによって、フリップ・フロップFF2のデータに応じて、MOSキャパシタQd1のゲート電圧を変更する。nチャネルMOSトランジスタQn3C、Qn4Cで構成される回路は、活性化信号VRFYBB1Cによって、フリップ・フロップFF2のデータに応じて、MOSキャパシタQd2のゲート電圧を変更する。
【0112】
MOSキャパシタQd1、Qd2は、ディプリーション型nチャネルMOSトランジスタで構成され、ビット線容量より十分小さくされる。nチャネルMOSトランジスタQn37は、信号PREAによってMOSキャパシタQd1を電圧VAに充電する。nチャネルMOSトランジスタQn38は、信号PREBによってMOSキャパシタQd2を電圧VBに充電する。nチャネルMOSトランジスタQn39、Qn40は、信号BLCA、BLCBによって、データ回路3とビット線BLa、BLbの接続をそれぞれ制御する。nチャネルMOSトランジスタQn37、Qn38で構成される回路はビット線電圧制御回路を兼ねる。
【0113】
次に、図20に示すように構成されているデータ回路3を備えるフラッシュメモリ(EEPROM)の動作を、タイミング図にしたがって説明する。以下では制御ゲートCG2Aが選択されている場合を示す。
【0114】
<読み出し動作>
図21は、読み出し動作のときのタイミング図である。以下、図21にしたがって、読み出し動作を説明する。
【0115】
図21に示すように、まず、時刻t1RCに、電圧VA、VBがそれぞれ1.8V、1.5Vとなって、ビット線BLa、BLbの電位はそれぞれ、1.8V、1.5Vになる。さらに、信号BLCA、BLCBがそれぞれ“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、およびビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa、BLbはフローティングとなる。また、信号PREA、PREBがそれぞれ“L”レベルとなって、MOSキャパシタQd1、Qd2のゲート電極であるノードN1、N2はフローティング状態になる。
【0116】
続いて、時刻t2RCに、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの、選択された制御ゲートCG2Aは0V、非選択制御ゲートCG1A、CG3A、CG4Aと選択ゲートSG1A、SG2AはVCCにされる。選択されたメモリセルのしきい値が0V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルのしきい値が0V以上なら、ビット線電圧は1.8Vのままとなる。
【0117】
この後、時刻t3RCに、信号BLCA、BLCBがそれぞれ“H”レベルとなり、ビット線のデータがMOSキャパシタQd1,Qd2に転送される。その後、再度、信号BLCA、BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。さらに、信号SAN1、SAP1がそれぞれ“L”レベル、“H”レベルとなって、フリップ・フロップFF1が非活性化され、さらに、信号ECH1が“H”レベルとなって、フリップ・フロップFF1の2つの入出力端子(ノードN3C、N4C)は互いにイコライズされる。さらに、この後、信号RV1A、RV1Bがそれぞれ“H”レベルとなる。
【0118】
続いて、時刻t4RCに、再度、信号SAN1、SAP1がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧が、フリップ・フロップFF1によってセンスされ、そして、フリップ・フロップFF1にラッチされる。これにより、「メモリセルのデータが“0”か、あるいは“1”または“2”または“3”か」が、フリップ・フロップFF1によってセンスされ、その情報がラッチされる。なお、選択された制御ゲートCG2Aは、1Vにされている。この結果、選択されたメモリセルのしきい値が1V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルのしきい値が1V以上なら、ビット線電圧は1.8Vのままとなる。
【0119】
続いて、時刻t5RCに、信号PREA、PREBがそれぞれ“H”レベルとなって、MOSキャパシタQd1、Qd2のゲート電極であるノードN1、N2はそれぞれ1.8V、1.5Vになる。この後、信号PREA、PREBがそれぞれ“L”レベルとなって、MOSキャパシタQd1、Qd2のゲート電極であるノードN1、N2はフローティング状態になる。
【0120】
この後、時刻t6RCに、信号BLCA、BLCBがそれぞれ“H”レベルとされる。再度、信号BLCA、BLCBがそれぞれ“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。この後、信号SAN2、SAP2がそれぞれ“L”レベル、“H”レベルとなって、フリップ・フロップFF2が非活性化され、さらに信号ECH2が“H”となって、フリップ・フロップFF2の2つの入出力端子(ノードN5C、N6C)は互いにイコライズされる。この後、信号RV2A、RV2Bがそれぞれ“H”レベルとなる。
【0121】
続いて、時刻t7RCに、再度、信号SAN2、SAP2がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧が、フリップ・フロップFF2によってセンスされ、そして、フリップ・フロップFF2にラッチされる。これにより、「メモリセルのデータが“0”または“1”か、あるいは“2”または“3”か」がフリップ・フロップFF2によってセンスされ、その情報はラッチされる。この時のフリップフロップFF1、FF2のノードN3C、N5Cの電位の関係は、図22に示すような関係となる。
【0122】
最後に、メモリセルに書き込まれたデータが「“2”または“3”か」がセンスされる。選択された制御ゲートCG2Aが2Vにされている。選択されたメモリセルのしきい値が2V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルのしきい値が2V以上なら、ビット線電圧は1.8Vのままとなる。
【0123】
この後、時刻t8RCに、信号PREA、PREBがそれぞれ“H”レベルとなって、MOSキャパシタQd1、Qd2のゲート電極であるノードN1、N2はそれぞれ1.8V、1.5Vになる。さらに、信号PREA、PREBがそれぞれ“L”レベルとなって、MOSキャパシタQd1、Qd2のゲート電極であるノードN1、N2はフローティング状態になる。
【0124】
この後、時刻t10RCに、信号BLCA、BLCBがそれぞれ“H”レベルとされる。その後、再度、信号BLCA、BLCBが“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。
【0125】
MOSキャパシタのデータをセンスするに先立ち、時刻t11RCに、信号VRFYBA2Cが0Vになる。図22からわかるように、ノードN5Cが“Low level ”およびノードN3Cが“High level”(つまりノードN4Cが“Low level ”)になるのは“1”データの場合のみである。したがって、“1”データの場合のみ、pチャネルMOSトランジスタQp12C,Qp19C,Qp20Cがオンし、ノードN1がVCCになる。その後、信号SAN1、SAP1がそれぞれ“L”レベル、“H”レベルとなって、フリップ・フロップFF1が非活性化され、信号ECH1が“H”となってイコライズされる。この後、信号RV1A、RV1Bがそれぞれ“H”レベルとなる。
【0126】
時刻t12RCに、再度、信号SAN1、SAP1がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧が、フリップ・フロップFF1にセンスされ、そして、ラッチされる。これにより、「メモリセルのデータが“2”か“3”か」が、フリップ・フロップFF1によってセンスされ、その情報がラッチされる。
【0127】
以上の読み出し動作の結果、4値のデータが図23に示すように、フリップフロップFF1、FF2にラッチされる。図中の各データのしきい値分布は、次のとうりである。
【0128】
データ“0”・・・しきい値:0V以下
データ“1”・・・しきい値:0.5V以上0.8V以下
データ“2”・・・しきい値:1.5V以上1.8V以下
データ“3”・・・しきい値:2.5V以上2.8V以下
読み出し中、信号VRFYBAC、VRFYBBCはともに“H”レベル、信号VRFYBA1C,VRFYBB1Cはともに“L”レベルである。また、電圧Vsは0Vとする。
【0129】
カラムアドレスデコーダに入力されるカラム活性化信号CENBが“H”レベルとなると、アドレス信号によって選択されたデータ回路3に保持されているデータが、データ入出力線IOA、IOB、IOC、IODに出力され、データ入出力バッファ4を介してEEPROM外部へ出力される。
【0130】
メモリセルに記憶されているデータ、しきい値、データ入出力線IOA、IOB、IOC、IODに読み出し後に出力されるレベルの関係は、図23に示すような関係となる。
【0131】
チップ外部への出力データは、データ入出力バッファ4でデータ入力線IOA、IOB、IOC、IODに出力された信号をもとに変換したものであってもよい。
【0132】
<書き込み動作>
まず、書き込みデータがフリップフロップFF1,FF2にロードされる。その後、“1”データ、“2”データおよび“3”データがほぼ同時に書き込まれる。そして“1”データ、“2”データ、“3”データが十分に書き込まれたかを調べるベリファイリードが行われ、書き込み不十分のメモリセルがある場合には、再書き込みが行われる。すべてのメモリセルが十分に書き込まれることを、書き込み終了検知回路が検知することにより書き込みが終了する。
【0133】
以下では、まず、プログラムについて説明し、次にベリファイリードについて説明する。
【0134】
(1) プログラム
書き込み動作前に、入力された2ビット分のデータは、データ入出力バッファ4で変換されて、データ回路3に入力される。4値データとデータ入出力線IOA、IOB、IOC、IODの関係は図24に示すような関係となる。
【0135】
変換された4値データは、カラム活性化信号CENBが“H”レベルで、アドレス信号で指定されたカラム番地のデータ回路3に転送される。
【0136】
図25は、書き込み動作のときのタイミング図である。以下、図25にしたがって、書き込み動作を説明する。
【0137】
図25に示すように、まず、時刻t1Sに、電圧VAがビット線書き込み制御電圧1Vとなって、ビット線BLaが1Vとされる。nチャネルMOSトランジスタQn39のしきい値分の電圧降下分が問題になるときは、信号BLCAを昇圧すればよい。続いて、信号PREAが“L”レベルとなって、ビット線BLaがフローティングにされる。
【0138】
次に、時刻t2Sに、信号RV2Aが1.5Vとされる。これによって、データ“1”または“3”が保持されているデータ回路からは、ビット線制御電圧0Vが、ビット線BLaに印加される。nチャネルMOSトランジスタQn32のしきい値を1Vとすると、“0”または“2”書き込み時にはnチャネルMOSトランジスタQn32は“OFF”、“1”または“3”書き込み時には“ON”となる。
【0139】
その後、時刻t3Sに、信号VRFYBACが0Vになり、データ“0”またはデータ“1”が保持されているデータ回路からは、ビット線書き込み制御電圧VCCが、ビット線BLaに出力される。
【0140】
そして、時刻t4Sに、信号VRFYBA2Cが0Vになり、データ“1”が保持されているデータ回路からは、端子V1を介して、ビット線“1”書き込み電位2Vがビット線BLaに出力される。
【0141】
その結果、“0”書き込みするビット線はVCC、“1”書き込みするビット線は2V,“2”書き込みするビット線は1V,“3”書き込みするビット線は0Vになる。また、時刻t1S〜t4Sでは、制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG1A、制御ゲートCG1A〜CG4AがVCCとなっている。また、選択ゲートSG2Aは0Vである。
【0142】
次に、時刻t5sに、選択された制御ゲートCG2Aが高電圧VPP(例えば20V)、非選択制御ゲートCG1A、CG3A、CG4Aが電圧VM(例えば10V)となる。データ“3”が保持されているデータ回路に対応するメモリセルでは、0Vのチャネル電位と制御ゲートのVPPの電位差によって、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。データ“2”が保持されているデータ回路に対応するメモリセルでは、1Vのチャネル電位と制御ゲートのVPPの電位差によって、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。データ“1”が保持されているデータ回路に対応するメモリセルでは、2Vのチャネル電位と制御ゲートのVPPの電位差によって、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。“2”書き込みの場合のチャネル電位を1V、“1”書き込みの場合のチャネル電位を2Vにしているのは、電子の注入量を“3”データ書き込みの場合、“2”書き込みの場合、 “1”書き込みの場合の順番で少なくするためである。データ“0”が保持されているデータ回路に対応するメモリセルでは、チャネル電位と制御ゲートのVPPの電位差が小さいため、実効的には浮遊ゲートに電子は注入されない。よって、メモリセルのしきい値は変動しない。書き込み動作中、信号SAN1、SAN2、PREB、BLCBは“H”レベル、信号SAP1、SAP2、VRFYBA1C、RV1A、RV1B、RV2B、ECH1、ECH2は“L”レベル、電圧VBは0Vである。
【0143】
(2) ベリファイリード
書き込み動作後、書き込みが充分に行われたかを検出する(書き込みベリファイ)。もし、所望のしきい値に達していれば、データ回路のデータを“0”に変更する。もし、所望のしきい値に達していなければ、データ回路のデータを保持して、再度、書き込み動作を行う。書き込み動作と書き込みベリファイは、全ての“1”書き込みするメモリセル、“2”書き込みするメモリセルおよび“3”書き込みするメモリセルが所望のしきい値に達するまで繰り返される。
【0144】
図26および図27はそれぞれ、書き込みベリファイ動作のときのタイミング図である。なお、図26および図27はそれぞれ、時間的に連続した図面である。図26の紙面右側に、信号波形の端部に付されている数字1〜32は、図27の紙面左側に、信号波形の端部に付されている数字1〜32につながっていることを示している。以下、図26および図27にしたがって、書き込みベリファイ動作を説明する。
【0145】
まず、“1”書き込みするメモリセルが、所定のしきい値に達しているかを検出する。
【0146】
図26に示すように、まず、時刻t1YCに、電圧VA、VBがそれぞれ1.8V、1.5Vとなって、ビット線BLa、BLbはそれぞれ、1.8V、1.5Vになる。さらに、信号BLCA、BLCBがそれぞれ“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa、BLbはフローティングとなる。また、信号PREA、PREBがそれぞれ“L”レベルとなって、MOSキャパシタQd1、Qd2のゲート電極であるノードN1、N2はフローティング状態になる。
【0147】
続いて、時刻t2YCに、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0.5V、非選択制御ゲートCG1A、CG3A、CG4Aと選択ゲートSG1A、SG2AはVCCにされる。選択されたメモリセルのしきい値が0.5V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルのしきい値が0.5V以上なら、ビット線電圧は1.8Vのままとなる。
【0148】
この後、時刻t3YCに、信号BLCA、BLCBがそれぞれ“H”レベルとされ、ビット線の電位がノードN1、N2に転送される。その後、信号BLCA、BLCBがそれぞれ“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。
【0149】
この後、時刻t4YCに、信号RV1Aが1.5Vになり、“2”書き込みの場合および“3”書き込みの場合には、ノードN1が0Vに放電される。
【0150】
続いて、時刻t5YCに、信号VRFYBA1Cが“H”レベルとなると、 “0”または“2”書き込みデータが保持されているデータ回路では、nチャネルMOSトランジスタQn2が“ON”であり、ノードN1はVCCとなる。その結果、ノードN1は“0”書き込みまたは“2”書き込みの場合にはVCC,“3”書き込みの場合には0Vになる。この後、信号SAN2、SAP2がそれぞれ“L”レベル、“H”レベルとなって、フリップ・フロップFF2が非活性化され、信号ECH2が“H”となって、フリップ・フロップFF2の2つの入出力端子(ノードN5C、N6C)は互いにイコライズされる。この後、信号RV2A、RV2Bがそれぞれ“H”レベルとなる。
【0151】
この後、時刻t6YCに、再度、信号SAN2、SAP2がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧がセンスされ、ラッチされる。これにより、“1”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分に“1”書き込み状態となったか否かを検出する。メモリセルのデータが“1”であれば、フリップ・フロップFF2でノードN1の電圧をセンスし、ラッチすることで書き込みデータは“0”に変更される。反対に、メモリセルのデータが“1”でなければ、フリップ・フロップFF1でノードN2の電圧をセンスし、ラッチすることで書き込みデータは“1”に保持される。“0”または“2”または“3”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。なお、選択された制御ゲートは1.5Vにされている。選択されたメモリセルのしきい値が1.5V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルのしきい値が1.5V以上なら、ビット線電圧は1.8Vのままとなる。
【0152】
続いて、時刻t7YCに、信号PREA,PREBがそれぞれVCCになり、ノードN1、N2がそれぞれ1.8V、1.5Vになった後、フローティングになる。
【0153】
この後、図27に示すように、時刻t8YCに、信号BLCA、BLCBがそれぞれ“H”レベルとされ、ビット線の電位がN1、N2に転送される。その後、信号BLCA、BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。
【0154】
この後、時刻t9YCに、信号RV2Aが、例えばVCC以下の1.5Vとされる。nチャネルMOSトランジスタQn32のしきい値が1Vの場合、“3”書き込みデータが保持されているデータ回路では、nチャネルMOSトランジスタQn32は“ON”で、ノードN1は0Vとなる。“2”書き込みデータが保持されているデータ回路で、メモリセルが十分に“2”書き込みされている場合には、nチャネルMOSトランジスタQn32は“OFF”で、ノードN1は1.5V以上に保たれる。“2”書き込み不十分の場合には、ノードN1は1.5V以下である。
【0155】
この後、時刻t10YCに、信号VRFYBACが“L”レベルとなると、 “0”または“1”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp13Cが“ON”し、ノードN1はVCCとなる。さらに、信号SAN1、SAP1がそれぞれ“L”レベル、“H”レベルとなって、フリップ・フロップFF1が非活性化され、信号ECH1が“H”レベルとなって、フリップ・フロップFF1の2つの入出力端子(ノードN3C、N4C)が互いにイコライズされる。この後、信号RV1A、RV1Bがそれぞれ“H”レベルとなる。
【0156】
この後、時刻t11YCに、再度、信号SAN1、SAP1がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧がセンスされ、ラッチされる。これにより、“2”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分に“2”書き込み状態となったか否かを検出する。メモリセルのデータが“2”であれば、フリップ・フロップFF1でノードN1の電圧をセンスし、ラッチすることで書き込みデータは“0”に変更される。反対に、メモリセルのデータが“2”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスし、ラッチすることで書き込みデータは“2”に保持される。“0”または“1”または“3”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。なお、選択された制御ゲートは2.5Vにされている。選択されたメモリセルのしきい値が2.5V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルのしきい値が2.5V以上なら、ビット線電圧は1.8Vのままとなる。
【0157】
この後、時刻t12YCに、信号BLCA、BLCBがそれぞれ“H”レベルとされ、ビット線の電位がN1、N2に転送される。その後、再度、信号BLCA、BLCBがそれぞれ“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。
【0158】
この後、時刻t13YCに、信号VRFYBACが“L”レベルとなると、 “0”または“1”書き込みデータが保持されているデータ回路、および“2”書き込みが十分に行われたデータ回路では、pチャネルMOSトランジスタQp13Cが“ON”し、ノードN1はVCCとなる。さらに、信号SAN1、SAP1がそれぞれ“L”レベル、“H”レベルとなって、フリップ・フロップFF1が非活性化され、信号ECH1が“H”レベルとなって、フリップ・フロップFF1の2つの入出力端子(ノードN3C、N4C)が互いにイコライズされる。この後、信号RV1A、RV1Bがそれぞれ“H”レベルとなる。
【0159】
この後、時刻t14YCに、信号SAN1、SAP1がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧がセンスされ、ラッチされる。この後、図27に示されるように、上述したような書き込みデータの変換が、さらに行われる。
【0160】
次いで、時刻t15YCに、信号BLCA、BLCBがそれぞれ“H”レベルとされ、ビット線の電位がN1、N2に転送される。その後、再度、信号BLCA、BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。
【0161】
この後、時刻t16YCに、信号VRFYBA1Cが“H”レベルとなると、“0”または“2”書き込みデータが保持されているデータ回路、および“1”書き込み十分のデータ回路では、nチャネルMOSトランジスタQn2Cが“ON”し、ノードN1はVCCとなる。さらに、信号SAN2、SAP2がそれぞれ“L”レベル、“H”レベルとなって、フリップ・フロップFF2が非活性化され、信号ECH2が“H”レベルとなって、フリップ・フロップFF2の2つの入出力端子(ノードN5C、N6C)が互いにイコライズされる。この後、信号RV2A、RV2Bがそれぞれ“H”レベルとなる。
【0162】
この後、時刻t17YCに、信号SAN2、SAP2がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧がセンスされ、ラッチされる。
【0163】
この実施の形態では、時刻t16YCに、信号VRFYBA1CをVCCにすることにより、“0”書き込み、および“2”書き込みする場合のMOSキャパシタQd1のノードN1を、ノードN2の電位(1.5V)よりも高くなるように充電している。時刻t16YCに、信号RV2Bを、例えば1.5Vにしても良い。この場合、“0”書き込み、または“2”書き込みの場合には、ノードN6Cが0VなのでnチャネルMOSトランジスタQn33がオンし、ノードN2は0Vになる。一方、“1”または“3”書き込みの場合には、ノードN6CがVCC、ノードN2が1.5Vなので、nチャネルMOSトランジスタQn33はオフし、ノードN2は1.5Vに保たれる。時刻t16YCに、信号VRFYBA1CをVCCにして行う、“0”書き込み、および“2”書き込みする場合の、ノードN1への充電は、ノードN2の電位(0V)よりも大きければよいので、ノードN1の充電は、例えば0.5V程度の低い電圧でよい。
【0164】
以上のようにして、“3”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分に“3”書き込み状態となったか否かを検出する。メモリセルのデータが“3”であれば、フリップ・フロップFF1、FF2でノードN1の電圧をセンスし、ラッチすることで、書き込みデータは“0”に変更される。メモリセルのデータが“3”でなければ、フリップ・フロップFF1、FF2でノードN1の電圧をセンスし、ラッチすることで、書き込みデータは“3”に保持される。“0”または“1”または“2”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。
【0165】
書き込みベリファイ中、信号VRFYBBCは“H”、信号VRFYBB1Cは“L”、電圧Vsは0Vとする。
【0166】
選択されたメモリセルの全てが、所望のしきい値に達していれば、データ回路のデータは“0”データになる。つまり、書き込みが終了すると、ノードN4C、N6Cが“L”レベルになる。これを検出することにより、選択されたメモリセルの全てが、所望のしきい値に達したか否かがわかる。書き込み終了の検出は、例えば、図20に示されている、ノードN4Cにゲートを接続した書き込み終了一括検知トランジスタQn5C、およびノードN6Cにゲートを接続した書き込み終了一括検知トランジスタQn6Cを用いればよい。
【0167】
ベリファイリード後、まず、端子VRTCを、例えばVCCにプリチャージする。書き込みが不十分なメモリセルが1つでもあると、そのデータ回路のノードN4CまたはN6Cの少なくとも一方は“H”レベルなので、nチャネルMOSトランジスタQn5CおよびQn6Cの少なくとも1つはオンし、端子VRTCの電位は、プリチャージ電位から低下する。全てのメモリセルが十分に書き込まれると、データ回路3-0、3-1、…、3-m-1、3-mのノードN4C、N6Cが “L”レベルになる。その結果、全てのデータ回路内のnチャネルMOSトランジスタQn5CおよびQn6Cがオフになるので、端子VRTCの電位は、プリチャージ電位を保つ。
【0168】
[2]2値メモリセルとして動作する場合
メモリセルが2値セルとして動作する場合の書き込み、読み出し手順を、以下に説明する。読み出し、書き込みデータを制御する回路は、4値セルとして動作する場合と同様に、図20に示される回路である。
【0169】
<書き込み動作>
(1) プログラム
書き込み動作前に、入力されたデータは、データ入出力バッファ4を経て、データ回路3に入力される。データは、カラム活性化信号CENBが“H”レベルで、IOA、IOBを介してフリップ・フロップFF1に入力される。
【0170】
図28は、メモリセルMに2つの書き込み状態をもうけることによって2値記憶する場合の、メモリセルMのしきい値電圧と2つの書き込み状態(2値データ“0”、“1”)の関係を示す図である。また、図29は、書き込みデータと、フリップ・フロップFF1のノードN3C、N4Cとの関係を示す図である。また、図30は、書き込み動作のときのタイミング図である。以下、図30にしたがって、書き込み動作を説明する。
【0171】
図30に示すように、まず、時刻t1Sに、信号VRFYBACが0Vになり、データ“0”が保持されているデータ回路からは、ビット線書き込み制御電圧VCCがビット線BLaに出力される。
【0172】
その後、時刻t2Sに、信号RV1AがVCCになることにより、データ“1”が保持されているデータ回路からは、電圧0Vがビット線に出力される。
【0173】
その結果、“0”書き込みするビット線はVCC、“1”書き込みするビット線は0Vになる。また、時刻t1Sに、制御ゲート・選択ゲート駆動回路2によって、選択されたブロックの選択ゲートSG1A、制御ゲートCG1A〜CG4AがVCCとされる。選択ゲートSG2Aは0Vである。
【0174】
次に、時刻t3Sに、選択された制御ゲートCG2Aが高電圧VPP(例えば20V)、非選択制御ゲートCG1A、CG3A、CG4Aが電圧VM(例えば10V)となる。データ“1”が保持されているデータ回路に対応するメモリセルでは、0Vのチャネル電位と制御ゲートのVPPの電位差によって、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。データ“0”が保持されているデータ回路に対応するメモリセルでは、選択ゲートSG1Aがオフになるので、メモリセルのチャネルはフローティングになる。その結果、メモリセルのチャネルは制御ゲートとの間の容量結合により、8V程度になる。データ“0”を書き込むメモリセルではチャネルが8V、制御ゲートが20Vなので、メモリセルへの電子の注入は行われず、消去状態(“0”)を保つ。書き込み動作中、信号SAN1、SAN2、PREB、BLCB、VRFYBA2Cは“H”レベル、信号SAP1、SAP2、VRFYBA1C、RV1B、RV2B、ECH1、ECH2は“L”レベル、電圧VBは0Vである。
【0175】
(2) ベリファイリード
書き込み動作後、書き込みが充分に行われたかを検出する(書き込みベリファイ)。もし、所望のしきい値に達していれば、データ回路のデータを“0”に変更する。もし、所望のしきい値に達していなければ、データ回路のデータを保持して、再度、書き込み動作を行う。書き込み動作と書き込みベリファイは、全ての“1”書き込みするメモリセルが所望のしきい値に達するまで繰り返される。
【0176】
図31は、書き込みベリファイ動作のときのタイミング図である。
【0177】
以下、図20に示す回路図と、図31に示すタイミング図とを用いて、書き込みベリファイ動作を説明する。
【0178】
図31に示すように、まず、時刻t1YCに、電圧VA、VBがそれぞれ1.8V、1.5Vとなって、ビット線BLa、BLbはそれぞれ、1.8V、1.5Vになる。さらに、信号BLCA、BLCBがそれぞれ“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa、BLbはフローティングとなる。また、信号PREA、PREBがそれぞれ“L”レベルとなって、MOSキャパシタQd1、Qd2のゲート電極であるノードN1、N2はフローティング状態になる。
【0179】
続いて、時刻t2YCに、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0.5V、非選択制御ゲートCG1A、CG3A、CG4Aと選択ゲートSG1A、SG2AはVCCにされる。選択されたメモリセルのしきい値が0.5V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルのしきい値が0.5V以上なら、ビット線電圧は1.8Vのままとなる。
【0180】
この後、時刻t3YCに、信号BLCA、BLCBがそれぞれ“H”レベルとされ、ビット線の電位がノードN1、N2に転送される。その後、信号BLCA、BLCBがそれぞれ“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。
【0181】
この後、時刻t4YCに、信号VRFYBACが“L”となると、“0”書き込みデータが保持されているデータ回路では、pチャネルMOSトランジスタQp12Cが“ON”であり、ノードN1はVCCとなる。その結果、ノードN1は“0”書き込みの場合にはVCCになる。“1”書き込みの場合には、pチャネルMOSトランジスタQp12Cが“OFF”する。つまり、“1”書き込みが十分に行われた場合には、N1はVCCになり、“1”書き込みが不十分の場合には、N1は0Vになる。その後、信号SAN1、SAP1がそれぞれ“L”、“H”となってフリップ・フロップFF1が非活性化され、信号ECH1が“H”となって、フリップ・フロップFF1の2つの入出力端子(ノードN3C、N4C)は互いにイコライズされる。この後、信号RV1A、RV1Bが“H”となる。
【0182】
この後、時刻t5YCに、再度、信号SAN1、SAP1がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧がセンスされ、ラッチされる。これにより、“1”書き込みデータを保持しているデータ回路のみ、対応するメモリセルのデータが十分に“1”書き込み状態となったか否かを検出する。メモリセルのデータが“1”であれば、フリップ・フロップFF1でノードN1の電圧をセンスし、ラッチすることで書き込みデータは“0”に変更される。反対に、メモリセルのデータが“1”でなければ、フリップ・フロップFF1でノードN1の電圧をセンスし、ラッチすることで書き込みデータは“1”に保持される。“0”書き込みデータを保持しているデータ回路の書き込みデータは変更されない。
【0183】
選択されたメモリセルの全てが、所望のしきい値に達していれば、データ回路のノードN4Cが“L”になる。これを検出することにより、全ての選択されたメモリセルが所望のしきい値に達したか否かがわかる。書き込み終了の検出は、例えば、図20に示されている、ノードN4Cにゲートを接続した書き込み終了一括検知トランジスタQn5Cを用いればよい。
【0184】
ベリファイリード後、まず、端子VRTCを、例えばVCCにプリチャージする。書き込みが不十分なメモリセルが1つでもあると、そのデータ回路のノードN4Cは“H”なので、nチャネルMOSトランジスタQn5Cはオンし、端子VRTCの電位は、プリチャージ電位から低下する。全てのメモリセルが十分に書き込まれると、データ回路3-0、3-1、…、3-m-1、3-mのノードN4Cが、全て“L”レベルになる。その結果、全てのデータ回路内のnチャネルMOSトランジスタQn5Cがオフになるので、端子VRTCの電位は、プリチャージ電位を保ち、書き込み終了が検知される。
【0185】
<読み出し動作>
読み出し動作では、「“0”または“1”か」が読み出される。
【0186】
図32は、読み出し動作のときのタイミング図である。以下、図32にしたがって、読み出し動作を説明する。
【0187】
図32に示すように、まず、時刻t1RDに、電圧VA、VBがそれぞれ1.8V、1.5Vとなって、ビット線BLa、BLbの電位はそれぞれ、1.8V、1.5Vになる。さらに、信号BLCA、BLCBがそれぞれ“L”レベルとなって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離され、ビット線BLa、BLbはフローティングとなる。また、信号PREA、PREBがそれぞれ“L”レベルとなって、MOSキャパシタQd1、Qd2のゲート電極であるノードN1、N2はフローティング状態になる。
【0188】
続いて、制御ゲート・選択ゲート駆動回路2によって選択されたブロックの選択された制御ゲートCG2Aは0V、非選択制御ゲートCG1A、CG3A、CG4Aと選択ゲートSG1A、SG2AはVCCにされる。選択されたメモリセルのしきい値が0V以下なら、ビット線電圧は1.5Vより低くなる。選択されたメモリセルのしきい値が0V以上なら、ビット線電圧は1.8Vのままとなる。
【0189】
この後、時刻t2RDに、信号BLCA、BLCBがそれぞれ“H”レベルとなり、ビット線のデータがMOSキャパシタQd1,Qd2に転送される。その後、再度、信号BLCA、BLCBが“L”となって、ビット線BLaとMOSキャパシタQd1、ビット線BLbとMOSキャパシタQd2は切り離される。さらに、信号SAN1、SAP1がそれぞれ“L”レベル、“H”レベルとなって、フリップ・フロップFF1が非活性化され、信号ECH1が“H”となって、フリップ・フロップFF1の2つの入出力端子(ノードN3C、N4C)は互いにイコライズされる。さらに、この後、信号RV1A、RV1Bがそれぞれ“H”レベルとなる。
【0190】
続いて、時刻t3RDに、再度、信号SAN1、SAP1がそれぞれ“H”レベル、“L”レベルとなることで、ノードN1の電圧が、フリップ・フロップFF1によってセンスされ、そして、フリップ・フロップFF1にラッチされる。これにより、「メモリセルのデータが“0”か、あるいは“1”か」が、フリップ・フロップFF1によってセンスされ、その情報がラッチされる。
【0191】
次に、この発明の第5の実施の形態に係る記憶システムについて説明する。
【0192】
上記第1〜第4の実施の形態により説明した記憶システムでは、メモリセルの性能(何値メモリセルとして使用するか)を、メモリセルの書き換え回数をモニタする、あるいはメモリセルの使用時間をモニタすることにより、判定していた。しかし、モニタの仕方は、上記の方法に限られるものではない。
【0193】
この第5の実施の形態に係る記憶システムでは、上記メモリセルの性能切り換えの判定に、特に有効である、新規なモニタの仕方、および新規なモニタの仕方を含む記憶システムを提供する。
【0194】
図33は、第5の実施の形態に係る第1の記憶システムの動作フローを示す図である。
【0195】
図33に示すように、第1の記憶システムは、書き込みのベリファイ数、すなわち、書き込み・ベリファイリードサイクル数をモニタする。もちろん、書き込みのベリファイ回数に限らず、消去のベリファイ数をモニタするようにしても良い。
【0196】
すなわち、NAND型EEPROMでは、書き込み、消去に際して、プログラムパルスを印加した後に、書き込み、あるいは消去が十分に行われたかを調べるベリファイリードを行う。そして、書き込み、あるいは消去が不十分なメモリセルがある場合には、再書き込み、再消去を行う。ここで、使用当初には、メモリセルは、例えば3回の書き込み・ベリファイリードサイクルによって、十分に書き込まれたとする。一方、書き換えの回数が多くなるにつれて、メモリセルのトンネル酸化膜に電子がトラップされ、書き込みにくくなる。その結果、例えば書き込み・ベリファイリードサイクル数が、4回、5回、6回と多くなる。したがって、例えば書き込み・ベリファイリードサイクル数が、所定の回数(例えば5回)までは図1に示すように、4値メモリセルとして動作させ、上記所定の回数以後の書き込み時には、3値メモリセルとして動作させれば良い。3値メモリセルとして動作される場合も、書き換え回数が増加するにしたがって、書き込み・ベリファイリードサイクル数が増えてくるので、所定の回数(例えば7回、あるいは5回、あるいは4回)になったところで、以後の書き込み時には、2値メモリセルとして動作されても良い。同様に、2値メモリセルの書き込み・ベリファイリードサイクル数が、所定の回数に達した場合は、以後は、そのメモリセルを使用しなくても良いし、あるいは以後は書き込み・消去をしないようにしても良い。
【0197】
このように、書き込み・ベリファイリードサイクル数を検出し、この検出結果から、メモリセルの劣化の度合いを把握することができる。したがって、書き込み・ベリファイリードサイクル数が、所定の回数に達したか否かを判定することで、第1〜第4の実施の形態のように、メモリセルに蓄える情報の数を変更することができる。このようなモニタの仕方は、第1〜第4の実施の形態により説明した記憶システム、あるいは多値記憶フラッシュメモリに使用することができる。
【0198】
例えばメモリセルを、まず、4値メモリセルとして使用し、書き込み・ベリファイリードサイクル数が、所定のサイクル数に達した後は、2値セルとして使用しても良い。
【0199】
また、第5の実施の形態に係る記憶システムが含む新規なモニタ方法は、多値メモリセルだけでなく、2値メモリセルにおいても有効である。
【0200】
図34は、第5の実施の形態に係る第2の記憶システムの動作フローを示す図である。
【0201】
図34に示すように、書き込み・ベリファイリードサイクル数が、所定の回数までは、2値メモリセルとして使用し、所定の回数を超えた後は、このメモリセルを使用しないようにする。あるいは所定の回数を超えた後、このメモリセルに書き込み、消去を行わないようにしても良い。
【0202】
また、NAND型EEPROMでは、例えば16ページで1ブロックを形成するが、それぞれのページ毎に書き込み・ベリファイリードサイクル数を検出することにより、何値のメモリセルとして動作させるかを、各ページ毎に決めても良い。
【0203】
また、何値のメモリセルとして動作させるかは、各ブロック毎に行っても良いし、各チップ毎に行っても良い。つまり、あるブロックを構成する16ページのうち、1つのページでも4値メモリセルとして動作させる書き込み・ベリファイリードサイクル数が所定の回数を超えた場合には、このページが含まれているブロックのメモリセルを、以後の書き込みでは、例えば2値セルとして動作させても良い。もちろん、チップを構成する複数のページのうち、1つのページでも、4値メモリセルとして動作させる書き込み・ベリファイリードサイクル数が所定の回数を超えた場合には、このページが含まれているチップの全てのメモリセルを、以後の書き込みでは、例えば2値セルとして動作させても良い。
【0204】
さらには、ページを細分化したメモリセルブロック単位で、何値のメモリセルとして動作させるかを決めても良く、動作を制御することが可能でさえあれば、同ページ内に、動作モードが異なるメモリセルが存在していても構わない。すなわち、メモリセルに蓄える情報の数を変更する単位は、特に限定されるものではなく、上述したようなページ単位、ブロック単位、チップ単位の他、様々な変形が可能である。
【0205】
また、書き込み・ベリファイリードサイクル数ではなく、消去・ベリファイリードサイクル数を検出することにより、メモリセルに蓄える情報値の数を変えても良い。
【0206】
さらに、書き込み・ベリファイリードサイクル数、あるいは消去・ベリファイリードのサイクル数は、チップ内に設けられているカウンタ回路に記憶、またはカウントし、該カウンタ回路の情報をチップに出力しても良い。
【0207】
図35は、第5の実施の形態に係る第3の記憶システムの動作フローを示す図である。
【0208】
図35に示すように、書き込み・ベリファイリードサイクル数(あるいは消去・ベリファイリードサイクル数)を検出することにより、書き込み(あるいは消去)電圧を変更するようにしても良い。例えば2値メモリセルを例にとって説明すると、サイクル数が4回になるまでは、書き込み電圧の初期値は16Vである。書き換え回数が増加するにつれて、書き込み、消去がしにくくなるので、サイクル数が増加する。サイクル数が4回を超えると、書き込み電圧の初期値を17Vにする。書き換え回数が、さらに増加して、書き込み電圧の初期値が17Vでもサイクル数が4回を超える場合には、書き込み電圧の初期値を18Vに増加させれば良い。
【0209】
また、上記サイクル数が、所定の回数を超えると、書き込み電圧だけでなく、消去電圧の初期値を高くしても良い。もちろん、消去・ベリファイリードサイクル数を検出することにより、消去電圧、あるいは書き込み電圧を変えても良い。
【0210】
このように、書き込み・ベリファイリードサイクル数、または消去・ベリファイリードサイクル数をモニタすることは、書き換え回数をモニタする場合と同様に、何値メモリセルとして動作させるかを決めることができるばかりでなく、広くメモリセルの性能を判定するうえで、非常に有効である。
【0211】
以上、説明した第1〜第5の実施の形態では、多値半導体記憶装置を用いた記憶システムにおいて、書き換え回数が増加するに従い、1つのメモリセルに蓄える情報(値)の数を減らす。例えば4値メモリセルにおいて、書き換え回数が50万回までは4値メモリセルとして動作し、それ以降は2値メモリセルとして動作する。これにより、記憶システム全体の書き換え回数を、従来よりも多くすることができる。
【0212】
なお、この発明が適用できるのは、NAND型EEPROMや、NOR型フラッシュメモリのみならず、AND型(K.Kume et al. ;IEDM Tech. Dig., Dec. 1992, pp.991-993 )や、DINOR型(S.Kobayashi et al. ;ISSCC Tech. Dig., 1995, pp.122)、や仮想グランド型アレイ(R.Cemea et al. ;ISSCC Tech. Dig., 1995, pp.126)でもよい。
【0213】
また、多値DRAMや多値マスクROMあるいは多値SRAMでも、もちろん良い。
【0214】
また、この発明が適用できるのは、3値メモリセル、あるいは4値メモリセルに限らず、もちろん5値メモリセル、あるいは8値メモリセル、あるいは16値メモリセルなどでも、有効である。
【0215】
【発明の効果】
以上、説明したように、この発明によれば、多値記憶のメモリセルを含みながらも、特に書き換えに関する耐久性に富む記憶システム、およびこの記憶システムに特に必要な、新規なシステム要素を含んだ記憶システムを提供することができる。
【図面の簡単な説明】
【図1】図1はこの発明の第1の実施の形態に係る多値NAND型フラッシュメモリのしきい値電圧と4値データとの関係を示す図。
【図2】図2(a)、(b)、(c)はそれぞれこの発明の第1の実施の形態に係る多値NAND型フラッシュメモリのしきい値電圧と3値データとの関係を示す図。
【図3】図3(a)、(b)はそれぞれこの発明の第1の実施の形態に係る多値NAND型フラッシュメモリのしきい値電圧と2値データとの関係を示す図。
【図4】図4はこの発明の第2の実施の形態に係るフラッシュメモリの構成図。
【図5】図5は図4に示すフラッシュメモリのチップの構成図。
【図6】図6はこの発明の第2の実施の形態の変形に係る記憶システムの構成図。
【図7】図7はこの発明の第3の実施の形態に係る第1の記憶システムの動作フローを示す図。
【図8】図8はこの発明の第3の実施の形態に係る第2の記憶システムの動作フローを示す図。
【図9】図9はこの発明の第3の実施の形態に係る第3の記憶システムの動作フローを示す図。
【図10】図10はこの発明の第3の実施の形態に係る第7の記憶システムの動作フローを示す図。
【図11】図11はこの発明の第3の実施の形態に係る第8の記憶システムの動作フローを示す図。
【図12】図12はこの発明の第3の実施の形態に係る第9の記憶システムの動作フローを示す図。
【図13】図13はこの発明の第3の実施の形態に係る第10の記憶システムの動作フローを示す図。
【図14】図14はこの発明の第3の実施の形態に係る第11の記憶システムの動作フローを示す図。
【図15】図15はこの発明の第3の実施の形態に係る第12の記憶システムの動作フローを示す図。
【図16】図16はこの発明の第3の実施の形態に係る第13の記憶システムの動作フローを示す図。
【図17】図17はこの発明の第4の実施の形態に係る多値記憶式EEPROMの構成を示す構成図。
【図18】図18は図17に示すメモリセルアレイおよびデータ回路の構成を示す構成図。
【図19】図19はこの発明の第4の実施の形態に係る多値記憶式EEPROMのしきい値電圧と4値データとの関係を示す図。
【図20】図20は図17に示すメモリセルアレイおよびデータ回路の回路図。
【図21】図21は読み出し動作のときのタイミング図。
【図22】図22はフリップ・フロップのノードの電位と4値データとの関係を示す図。
【図23】図23はフリップ・フロップのノードの電位と4値データとの関係を示す図。
【図24】図24はフリップ・フロップのノードの電位と4値データとの関係を示す図。
【図25】図25は書き込み動作のときのタイミング図。
【図26】図26は書き込みベリファイ動作のときのタイミング図。
【図27】図27は書き込みベリファイ動作のときのタイミング図。
【図28】図28はこの発明の第4の実施の形態に係る多値記憶式EEPROMのしきい値電圧と2値データとの関係を示す図。
【図29】図29はフリップ・フロップのノードの電位と2値データとの関係を示す図。
【図30】図30は書き込み動作のときのタイミング図。
【図31】図31は書き込みベリファイ動作のときのタイミング図。
【図32】図32は読み出し動作のときのタイミング図。
【図33】図33はこの発明の第5の実施の形態に係る第1の記憶システムの動作フローを示す図。
【図34】図34はこの発明の第5の実施の形態に係る第2の記憶システムの動作フローを示す図。
【図35】図35はこの発明の第5の実施の形態に係る第3の記憶システムの動作フローを示す図。
【図36】図36はメモリセルアレイのNANDセル部分を示す図で(a)図は平面図、(b)図は等価回路図。
【図37】図37は断面図で(a)図は図36(a)中のA−A’線に沿う断面図(b)図は図36(a)中のB−B’線に沿う断面図。
【図38】図38はNANDセルがマトリクス状に配列されたメモリセルアレイの等価回路図。
【図39】図39はメモリセルのしきい値電圧と4値データとの関係を示す図。
【符号の説明】
1 ・・・メモリセルアレイ、
2 ・・・制御ゲート・選択ゲート駆動回路、
3 ・・・データ回路、
4 ・・・データ入出力バッファ、
5 ・・・アドレスバッファ、
6 ・・・データ制御回路、
M ・・・メモリセル、
S ・・・選択トランジスタ、
SG・・・選択ゲート、
CG・・・制御ゲート、
BL・・・ビット線、
Qn・・・nチャネルMOSトランジスタ、
Qp・・・pチャネルMOSトランジスタ、
Qd・・・ディプリーション型nチャネルMOSトランジスタ、
FF・・・フリップ・フロップ、
I ・・・インバータ、
G ・・・NAND論理回路。
Claims (16)
- 複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルと、
前記複数のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記複数のメモリセルの一部を前記n値の記憶部分として制御し、異なる一部のメモリセルをm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、更に異なる一部のメモリセルにどのメモリセルをm値の記憶部分として制御するかという制御情報を記憶させることを特徴とする記憶システム。 - 複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルと、
前記複数のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記複数のメモリセルの一部を前記n値の記憶部分として制御し、異なる一部のメモリセルをm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、更に異なる一部のメモリセルにどのメモリセルをm値の記憶部分として制御するかという制御情報を記憶させ、前記制御情報を書き換えることでm値の記憶をさせるメモリセルを変更することを特徴とする記憶システム。 - 複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルと、
前記複数のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記複数のメモリセルの一部を前記n値の記憶部分として制御し、異なる一部のメモリセルをm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、更に異なる一部のメモリセルにどのメモリセルをn値の記憶部分として制御するかという制御情報を記憶させることを特徴とする記憶システム。 - 複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルと、
前記複数のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記複数のメモリセルの一部を前記n値の記憶部分として制御し、異なる一部のメモリセルをm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、更に異なる一部のメモリセルにどのメモリセルをn値の記憶部分として制御するかという制御情報を記憶させ、前記制御情報を書き換えることでn値の記憶をさせるメモリセルを変更することを特徴とする記憶システム。 - さらにDRAMを備え、電源投入後に前記制御情報をメモリセルから読み出し、前記DRAMに蓄えることを特徴とする請求項1乃至請求項4いずれか一項に記載の記憶システム。
- 前記複数のメモリセルは所定個づつ複数のブロックに分割され、ブロック単位でn値の記憶部分かm値の記憶部分かが制御されることを特徴とする請求項1乃至請求項4いずれか一項に記載の記憶システム。
- 前記制御情報は所定のブロックに記憶されることを特徴とする請求項6記載の記憶システム。
- 前記制御情報はメモリセルの書き換え回数を含むことを特徴とする請求項1乃至請求項4いずれか一項に記載の記憶システム。
- 複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルで構成されるメモリセルアレイと、
前記複数のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記メモリセルアレイの一部を前記n値の記憶部分として制御し、前記メモリセルアレイの異なる一部をm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、前記メモリセルアレイの更に異なる一部にメモリセルアレイのどの部分をm値の記憶部分として制御するかという制御情報を記憶させることを特徴とする記憶システム。 - 複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルで構成されるメモリセルアレイと、
前記複数のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記メモリセルアレイの一部を前記n値の記憶部分として制御し、前記メモリセルアレイの異なる一部をm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、前記メモリセルアレイの更に異なる一部にメモリセルアレイのどの部分をm値の記憶部分として制御するかという制御情報を記憶させ、前記制御情報を書き換えることでm値の記憶をさせるメモリセルアレイを変更することを特徴とする記憶システム。 - 複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルで構成されるメモリセルアレイと、
前記複数のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記メモリセルアレイの一部を前記n値の記憶部分として制御し、前記メモリセルアレイの異なる一部をm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、前記メモリセルアレイの更に異なる一部にメモリセルアレイのどの部分をn値の記憶部分として制御するかという制御情報を記憶させることを特徴とする記憶システム。 - 複数のn値(nは3以上の自然数)を記憶可能で電気的に書き換え可能な複数の不揮発性半導体メモリセルで構成されるメモリセルアレイと、
前記複数のメモリセルを制御する制御回路と、を備え、
前記制御回路は、前記メモリセルアレイの一部を前記n値の記憶部分として制御し、前記メモリセルアレイの異なる一部をm値(mは2以上の自然数であり、m<n)の記憶部分として制御し、前記メモリセルアレイの更に異なる一部にメモリセルアレイのどの部分をn値の記憶部分として制御するかという制御情報を記憶させ、前記制御情報を書き換えることでn値の記憶をさせるメモリセルアレイを変更することを特徴とする記憶システム。 - さらにDRAMを備え、電源投入後に前記制御情報をメモリセルアレイから読み出し、前記DRAMに蓄えることを特徴とする請求項9乃至請求項12いずれか一項に記載の記憶システム。
- 前記メモリセルアレイは所定個のメモリセルを含む複数のブロックに分割され、ブロック単位でn値の記憶部分かm値の記憶部分かが制御されることを特徴とする請求項9乃至請求項12いずれか一項に記載の記憶システム。
- 前記制御情報は所定のブロックに記憶されることを特徴とする請求項14記載の記憶システム。
- 前記制御情報はメモリセルの書き換え回数を含むことを特徴とする請求項9乃至請求項12いずれか一項に記載の記憶システム。
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