JP3791762B2 - Simultaneous bidirectional transmission / reception device and signal transmission / reception system - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、情報処理装置間などの信号送受信に関し、特に同一の伝送線路を用いて同時に且つ双方向に信号の送受信を可能とする同時双方向送受信装置及びそれを適用した信号送受信システムに関するものである。
【０００２】
【従来の技術】
従来より、同一の伝送線路を用いて同時に且つ双方向に信号の送受信を可能とする技術は知られている。例えば特開昭５６−９８０５２号公報では、自局の送受信回路内の送信回路の出力部を抵抗器及び伝送線路を介して対向する他局の送受信回路に接続し、更に、送信回路の抵抗器前段の出力信号を分圧用抵抗器を介して基準電圧と合成して差動入力型受信回路の参照電圧として入力し、且つ、比較入力には伝送線路上の送受重畳信号を入力する構成として、この差動入力型受信回路が自局の送信信号のみを除去し他局から送られてくる信号を再生している。また、例えば特開平３−１８６０３３号公報では、自局の送受信号と他局からの送信信号を信号合成部で合成後、この合成信号より自局の送信信号と他局からの送信信号とを信号分離部で分離し、且つ、分離された信号から自局の送信信号のみを除去し、他局から送られてくる信号を受信している。
【０００３】
【発明が解決しようとする課題】
近年、マイクロプロセッサ等の高速化が飛躍的に進んでおり、これに伴い情報処理装置間の信号転送やＬＳＩ間の信号転送の高速化、大容量化が求められている。信号転送のスループットを向上させるためには、周波数の向上と信号ビット幅の拡張という手段があり、特にスループットを重視する部位では、信号ビットは送信専用線と受信専用線を独立に設けることが一般的である。このような背景の中、ＬＳＩの信号ピン数は増加の一途をたどっているが、ＬＳＩの価格や外形寸法は信号ピン数が少ないほど低減されるため、ピンの本数を低減させる様々な工夫が進めれている。
【０００４】
この場合、上述したような同一の信号線路を用いて同時に且つ双方向の信号の送受信を可能とする同時双方向送受信回路を用いれば、ＬＳＩの信号ピン数を半減でき、結果として信号転送のスループット向上が可能となる。しかしながら、この種の従来の構成には、同時に双方向から信号を送信していることに起因する特有の問題点があり、高速化の妨げとなっていた。具体的には、他局から送信されて自局に到着した信号のエッジ部（信号が「０」信号から「１」信号又は「１」信号から「０」信号へ遷移している過渡状態）と自局から他局へ送信される信号のエッジ部とが、自局の受信回路入力点で衝突した場合、その期間は信号不確定となり、該受信回路自身の遅延時間が変動してしまう。受信回路自身の遅延時間が変動してしまうということは、受信した信号の信号確定時間幅が狭まることを意味し、高速動作の妨げとなるばかりでなく、誤った信号転送が行われて誤動作を引き起こす可能性もある。
【０００５】
本発明の目的は、各端局から送信される信号のエッジ部同士が衝突することに起因する受信回路の遅延時間変動が生じても、高速に且つ正確な信号転送が行える同時双方向送受信装置及びそれを適用した信号送受信システムを提供することにある。
【０００６】
【課題を解決するための手段】
本発明の同時双方向送受信装置では、自局の送信回路から送信した信号が他局の受信回路に到着するまでの遅延時間を可変とする可変ディレイ回路（第１の可変ディレイ手段）と、該信号を他局で取り込むために自局の送信回路から送信される信号取り込み用クロック信号が他局の受信回路に到着するまでの遅延時間を可変とする可変ディレイ回路（第２の可変ディレイ手段）を設けたことを主要な特徴としている。
【０００７】
さらに、本発明では、既知の信号列を他局から送信し、これにあわせて自局から遅延時間を可変として信号列を送信して、各端局からの送信信号のエッジ同士が衝突する状態と衝突しない状態を作り出し、且つ、他局から送信される信号取り込み用クロック信号を可変として、自局で受信した信号列の信号確定時間幅を検出する検出部と、該検出結果を記憶する記憶部とを設ける。そして、この記憶部に記憶されている検出結果を元に、信号確定時間幅内に信号取り込み用クロック信号の位相を同期させる。
【０００８】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の一実施例について詳細に説明する。
図１は、本発明の同時双方向送受信装置を適用したデータ送受信システムの一実施例を示すブロック図である。図１において、１０と２０は同時双方向送受信装置、３０は伝送線路である。同時双方向送受信装置（以下、左局）１０は同時双方向送受信回路１００、データ送信フリップフロップ回路１１０、データ可変ディレイ回路１２０、データ受信フリップフロップ回路１３０、検出記憶回路１４０、クロック送信フリップフロップ回路１５０、クロック可変ディレイ回路１６０で構成される。対向する同時双方向送受信装置（以下、右局）２０の構成も同様である。伝送線路３０はデータ線３０１（並列ｎビット）、クロック信号線３０２、３０３からなり、ここでは等長配線とする。
【０００９】
同時双方向送受信回路１００、２００は、伝送線路３０（データ線３０１）に自局１０の送信データＳｄａｔａｌａ，Ｓｄａｔａ２ａを送出するとともに、伝送線路３０上の他局からの送信データと該自局からの送信データとの合成波から、自局の送信データのみをキャンセルして、他局からの送信データのみを受信再生する回路である。可変ディレイ回路１２０、２２０は、自局の同時双方向送受信回路からの送信データが他局の同時双方向送受信回路に到着するまでの遅延時間を可変調整する回路、同様に可変ディレイ回路１６０、２６０は，自局からの信号取り込み用クロック信号ＣＬＫ１，ＣＬＫ２が他局に到着するまでの遅延時間を可変調整する回路である。検出記憶回路１４０、２４０は，自局での受信データＲｄａｔａｌａ，Ｒｄａｔａ２ａの信号確定時間幅を検出し、該検出結果を記憶する回路である。
【００１０】
後述するように，可変ディレイ回路１２０、１６０、２２０、２６０のディレイ値を変化させながら、検出記憶回路１４０、２４０にて、自局での受信データＲｄａｔａｌａ，Ｒｄａｔａ２ａの信号確定時間幅を検出し記憶する。この検出記憶回路１４０、２４０に記憶された検出結果を元に、信号確定時間幅内に信号取り込み用クロック信号ＣＬＫ１，ＣＬＫ２の位相が来る（同期する）ように可変ディレイ回路１６０、２６０のディレイ値を設定する。
【００１１】
図１の実動作時の動作概要は以下の通りである。ここでは、左局１０から右局２０へのデータ転送を仮定するが、右局２０から左局１０へのデータ転送も同様であり、しかも、同時双方のデータ転送が可能である。
【００１２】
送信データＳｄａｔａｌａ（並列ｎビット）は、送信フリップフロップ回路１１０、可変ディレイ回路１２０を通り、同時双方向送受信回路１００の送信回路から伝送線路３０（データ線３０１）へ送出される。同様に、信号取り込み用クロック信号ＣＬＫ１が、送信フリップフロップ回路１５０、可変ディレイ回路１６０、同時双方向送受信回路１００から伝送線路３０（クロック信号線３０２）へ送出される。
【００１３】
左局１０から伝送線路３０（データ線３０１）に送出されたデータは、伝送線路３０の伝搬遅延時間分だけ遅れて右局２０の同時双方向送受信回路２００内の受信回路に到着し、該受信回路が受信フリップフロップ回路２３０へ送る。また、信号取り込み用クロック信号も、データと同様の経路を辿って、右局２０の受信フリップフロップ回路２３０に到着する。受信フリップフロップ回路２３０は、この信号取り込み用クロック信号にてデータを取り込む。実動作時、信号取り込み用クロック信号の位相は最適値に設定ずみであり、受信フリップフロップ回路２３０の出力として受信データＲｄａｔａ ２ａが確定する。
【００１４】
以下に、図１の主要部の回路構成例及びその動作を説明していくことにする。図２は同時双方向送受信回路１００，２００の回路構成例である。同時双方向送受信回路１００、２００は，伝送線路３０（データ線３０１）上にある対向する他局からの送信データと自局からの送信データとの合成波から、自局の送信データのみをキャンセルし、他局から送られてくる信号を再生するものである。図２において、左局１０側の同時双方向信号送受信回路１００では、送信回路２ａは抵抗器Ｒｔｔ１を介して送信データＳｄａｔａ１ｃを、また、右局２０側の同時双方向送受信回路２００では、送信回路２ｂは抵抗器Ｒｔｔ２を介して送信データＳｄａｔａ２ｃを、それぞれ任意のタイミングで伝送線路３０に送り出す。抵抗器Ｒｔｔ１，Ｒｔｔ２の値を伝送線路３０の特性インピーダンスＺ０と等しく設定しておけば、伝送線路３０上には双方から送り出された送信データＳｄａｔａ１ｃ，Ｓｄａｔａ２ｃの合成波である、１（両方とも１）、１／２（いずれか１方のみが１）、０（両方とも０）の３値の電圧信号が現れる。電圧Ｖｂｂは，送信回路２ａ，２ｂの出力信号振幅レベルの１／２の電位に設定されている。従って、例えば左局１０側の同時双方向送受信回路１００に着目すると、送信回路２ａの出力信号が「０」信号の時、差動入力型受信回路２ｄの参照電圧Ｖｒｅｆ１は、送信回路２ａの出力信号振幅の１／４の値となり、「１」信号の時、３／４の値となる。差動入力型受信回路２ｄは、参照電圧Ｖｒｅｆ１と伝送線路３０（Ｌｉｎｅｌ）上の３値の電圧信号とを比較し、自局１０が送信した送信データＳｄａｔａｌｃのみをキャンセルし、他局２０から送られてくる送信データＳｄａｔａ２ｃを再生し、受信データＲｄａｔａ１ｃを得る。右局２０側の同時双方向送受信回路２００でも同様の動作が行われる。
【００１５】
各部のタイミングチャートは図３のようになる。しかし、図３は、他局から送信されて自局に到着した信号のエッジ部と、自局から他局へ送信される信号のエッジ部とが、自局の受信回路入力点で衝突していない理想的動作の場合のタイミングチャートである。実際には、ＬＳＩのプロセスばらつきや、伝送線路長によっては、図４のタイミングチャートに示したようにエッジ部同士の衝突（Ｌｉｎｅ１，Ｌｉｎｅ２の○印部）が起こり、受信回路のディレイが変動してしまう。これは、受信データＲｄａｔａｌｃ，Ｒｄａｔａ２ｃの信号確定時間幅が挟まることを意味し、高速動作の妨げ、誤動作の原因となる。
【００１６】
他局からの送信データと自局の送信データのエッジ部同士が衝突した場合、受信回路のディレイが変動してしまう原因は、差動入力型受信回路の入力信号である参照電圧Ｖｒｅｆと伝送線路上の信号との立ち上がり、立ち下がり遷移時間に差があるためである。他局から送信されて自局に到着した信号のエッジ部は、伝送線路や寄生容量、受信回路の入力容量等の影響を受け、波形鈍りを起こしている。一方、自局が送信した信号は自局の受信回路に入力されるので、波形鈍りを殆ど起こさない。立ち上がり、立ち下がり遷移時間に差があるこれら２信号を差動入力型受信回路に入力しても正しい比較ができないため、結果としてその部分はジッタが生じてしまうのである。
【００１７】
このような他局からの送信データと自局のデータのエッジ部同士が衝突することに起因するディレイ変動の影響を回避して、信号取り込み用クロック信号の位相を最適値に設定する方法を図５から図１０を参照しながら説明する。ここではデータが左局１０から右局２０へ流れていく場合を説明する。
【００１８】
図５は、図１の構成において、ｎビットのデータのうち３ビットを使用してエッジ部同士が衝突する状態と衝突しない状態を作り出す回路部分の詳細構成例である。図６は、図５の各信号のタイミングチャートである。
【００１９】
まず、左局１０側の可変ディレイ回路１２０のディレイ設定を０にする。次に、左局１０の送信データＳｄａｔａ１ａ＿０−２の３ビットに、１ビットだけ他と異なるレベルを持つビット列（図６では０１００００００）を印加し、送信フリップフロップ回路１１０から、可変ディレイ回路１２０、同時双方向送受信回路１００を介し、対向する右局２０に向かって送信する。送信されたデータＳｄａｔａ１ａ＿０−２は、信号伝送系の伝搬遅延時間分だけ遅れて右局２０の同時双方向送受信回路２００の差動入力型受信回路入力点に受信データＲｄａｔａ２ｉｎ＿０−２となって到着する。
【００２０】
右局２０側では、受信データＲｄａｔａ２ｉｎ＿０−２に衝突させる送信データＳｄａｔａ２ａ＿０−２を対向する左局１０に向かって送信する。この場合、０ビット目のデータＳｄａｔａ２ａ＿０は、レベルの変化が起こらないビット列（００００００００又は１１１１１１１１）、いわゆるレベル信号を送信する。よって、Ｓｄａｔａ１ａ＿０，Ｓｄａｔａ２ａ＿０の信号伝送系では、データのエッジ部同士の衝突が起こらない理想的状態となる。１ビット目のデータＳｄａｔａ２ａ＿１は、「０」信号から「１」信号へ１度だけ遷移するビット列（図６では０１１１１１１１）を送信する。よって、Ｓｄａｔａ１ａ＿１，Ｓｄａｔａ２ａ＿１の信号伝送系では左局１０から送信されてくるデータのエッジ部に右局２０から送信された立ち上がりエッジが衝突することになる。２ビット目のデータＳｄａｔａ２ａ＿２は、１ビット目とは反対に「１」信号から「０」信号へ１度だけ遷移するビット列（図６では１０００００００）を送信する。よって、Ｓｄａｔａ１ａ＿２，Ｓｄａｔａ２ａ＿２の信号伝送系では、左局１０から送信されてくるデータのエッジ部に右局２０から送信されたデータの立ち下がりエッジが衝突することになる。
【００２１】
ところで、上記のようなビット列のパターンの組み合わせだけでは、同時双方向送受信回路の差動入力型受信回路入力点でデータのエッジ部同士を衝突させることはできない。信号伝送系の伝搬遅延等によるタイミングの調整が必要となる。これは、可変ディレイ回路１２０、２２０を用いて行う。
【００２２】
左局１０から送信されたデータが、右局２０の同時双方向送受回路２００の差動入力型受信回路入力点に到着するまでの伝搬遅延時間は設計段階で概算、予測可能である。図６では、この伝搬遅延時間はｔである。ここでは、データのエッジ部同士を衝突させるために、右局２０の可変ディレイ回路２１０のディレイ設定値を変化させる。可変幅は、設計段階で概算、予測した伝搬遅延時間をもとに、図６の受信データＲｄａｔａ２ｉｎ＿０−２と送信データＳｄａｔａ２ａ＿０−２との関係のように、左局１０からの送信データのエッジ部を十分包含できるようにする。
【００２３】
図７は可変ディレイ回路２２０の回路構成例である。可変ディレイ回路１２０の構成も同様である。図７では、４個のセレクタ回路７ｂと、各セレクタ回路の入力部にバッファ回路７ａを設けている。ディレイ設定端子ａ，ｂ，ｃ，ｄに任意の値を設定することにより、図８に示したようなディレイ値が得られる。例えば、ａ＝０，ｂ＝１，ｃ＝１，ｄ＝０と設定すれば、セレクタ回路４段分＋バッファ回路２段分＋バッファ回路４段分のディレイ値が得られる。
【００２４】
このようにして、データの同時双方向送受信を行うことにより、図６で示すように、右局２０において、Ｒｄａｔａ２ｃ＿０ではエッジ部同士の衝突がない状態、Ｒｄａｔａ２ｃ＿１では立ち上がりと立ち上がりの衝突、立ち下がりと立ち上がりの衝突の状態、Ｒｄａｔａ２ｃ＿２では立ち上がりと立ち下がりの衝突、立ち下がりと立ち下がりの衝突の状態を作り出すことができる。
【００２５】
図９は、信号取り込み用クロック信号の位相を調整して最適値に設定する回路部分の詳細構成例である。ここで、検出記憶回路２４０は、受信データの信号確定時間幅を検出するＡＮＤ回路９ｂと、その検出結果を記憶するＲＡＭ回路９ｃからなる。信号取り込み用クロック信号の可変ディレイ回路１６０の構成は、図７に示したものと基本的に同様である。
【００２６】
図５、図６で説明し述べたように、データＲｄａｔａ２ｃ＿０−２は、左局１０から送信データＳｄａｔａ１ａ＿０＿２を受信し、右局２０の可変ディレイ回路２２０によって作り出された右局２０からの送信データＳｄａｔａ２ａ＿０＿２とエッジ部同士の衝突がある場合とない場合の受信信号である。これらの信号は、受信フリップフロップ回路２３０に入力される。受信フリップフロップ回路２３０のＣＬＫ端子には、送信データＳｄａｔａ２ａ＿０＿２と同様に、左局１０の送信フリップフロップ回路１５０→可変ディレイ回路１６０→同時双方向送受信回路１００→伝送線路３０（クロック線３０２）→右局２０の同時双方向送受信回路２００の順路を辿ってきた信号取り込み用クロック信号ＣＬＫ１を印加する。この取り込み用クロック信号ＣＬＫ１は可変ディレイ回路１６０にて位相調整可能である。可変幅は、図５、図６で述べたように、設計段階で概算、予測した伝搬遅延時間をもとに、左局１０からの送信データのエッジ部を十分包含してデータを取り込めるようにしておく。受信フリップフロップ回路２３０が取り込んだ３ビットのデータは、ＡＮＤ回路９ｂでＡＮＤし、その結果をＲＡＭ回路９ｃに書き込むようにする。
【００２７】
右局２０で受信されるデータの信号確定時間幅は、以下の手順にて検出する。左局１０のデータビットの可変ディレイ回路１２０のディレイ設定は常に０にしておく。まず、右局２０のデータビットの可変ディレイ回路２２０のディレイ値を０に設定し、図５、図６で説明した同時双方向送受信を行う。このとき、左局１０のデータ取り込み用クロック信号の可変ディレイ回路１６０のディレイ値は０から順次インクリメントしながら設定を変え、その設定値毎に、右局２０側でＡＮＤ回路９ｂの出力信号をＲＡＭ回路９ｃに書き込んでいく。次に、右局２０のデータビットの可変ディレイ回路２２０のディレイ値をインクリメントし、同様の操作を行う。この一連の操作を繰り返すと、ＲＡＭ回路９ｃ内には、最終的に図１０のようなデータが書き込まれることになる。図１０において、網掛け部のデータがターゲットのデータであり、送信データのエッジ部同士の衝突による受信データの信号確定時間幅の変動が確認できる。
【００２８】
図１０の例の場合、ターゲットのデータは「１」信号であるが、データの端部では１→１→１と続かず、１→０→１のように正しくデータを取り込めていない場合がある。このような箇所は信号確定時間幅とは見なすことができない。例えば、ターゲットのデータが１→１→１のように３回以上連続した場合、その範囲が信号確定時間幅であると定義しておく。この定義を図１０に適用すると、太線枠内が信号確定時間幅であり、図９において、左局１０側にてデータ取り込み用クロック信号ＣＬＫ１の可変ディレイ回路１６０のディレイ設定をａ＝０，ｂ＝１，ｃ＝１，ｄ＝０からａ＝１，ｂ＝０，ｃ＝０，ｄ＝０の間に設定すればよいことが分かる。
【００２９】
このようにして得たＣＬＫ位相の最適値を実動作時に用いれば、各端局から送信されるデータのエッジ部同士が衝突することに起因する受信回路の遅延時間変動が生じても、高速に且つ正確なデータ送受信を可能とする同時双方向データ送受信システムを構築できる。
【００３０】
以上、データが左局１０から右局２０へ流れていく場合の右局２０での受信データに着目して説明しだが、データが右局から左局へ流れていく場合も同様の方法で実現できるため説明は省略する。
【００３１】
また、本実施例では、ＣＬＫ位相の最適値を検出するために、データｎビットのうち３ビットを使用しているが、このほかにも様々な検出方法がある。例えば、データｎビットのうち６ビットを使用して、▲１▼衝突が起きないビット（立ち上がりとレベル信号）、▲２▼衝突が起きないビット（立ち下がりとレベル信号）、▲３▼立ち上がりと立ち上がりが衝突するビット、▲４▼立ち下がりと立ち下がりが衝突するビット、▲５▼立ち上がりと立ち下がりが衝突するビット、▲６▼立ち下がりと立ち上がりが衝突するビット、の６つの状態を個別に作り出して検出する方法がある。また、この▲１▼から▲６▼の状態を１ビットのみで作り出せるようなビット列を用い、１ビットのみを使用して検出する方法もある。このように幾つかの検出方法が考えられるが、本発明の本質はＣＬＫ位相の最適値を検出するために既知の信号列を用いるということである。
【００３２】
次に、本発明の優位性をわかりやすくするために、図１１にて従来方式と本発明方式を比較してみる。従来方式では、データ取り込み用クロック信号の位相は固定であるので、セットアップ側タイミングマージンとホールド側タイミングマージンとのバランスが悪くなってしまい、結果として高速動作が妨げられる。図１１の例ではセットアップ側タイミングマージンが小さくなっている。これに対し、本発明による方式では，データ取り込み用クロック信号の位相を最適化しているので、セットアップ側タイミングマージンとホールド側タイミングマージンとのバランスが良い。また、信号確定時間幅が微少でも確保されていれば動作可能なため、高速動作が実現できる。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、同時双方向送受信回路において、信号のエッジ部同士が受信回路入力点で衝突した場合、受信回路自身の遅延時間が変動し、高速動作の妨げや誤動作を引き起こすという問題点を回避でき、高速に且つ正確なデータ伝送が行えるシステムを構築できる。
【図面の簡単な説明】
【図１】本発明の実施例に係るデータ送受信システムのブロック図である。
【図２】同時双方向送受信回路の構成例である。
【図３】図２の各信号の理想的なタイミングチャートである。
【図４】図２の送信信号のエッジ部同士が衝突した場合のタイミングチャートである。
【図５】図１で送信信号のエッジ部同士が衝突する状態を作り出す回路部分の構成例である。
【図６】図５の各信号のタイミングチャートである。
【図７】可変ディレイ回路の回路構成例である。
【図８】図７のディレイ設定とディレイ値の対応を示した表である。
【図９】図１で信号取り込み用クロック信号を最適値に設定する回路部分の構成例である。
【図１０】図９による信号確定時間幅検出結果の一例である。
【図１１】従来方式と本発明による方式とを比較したタイミングチャートである。
【符号の説明】
１０、２０ 同時双方向送受信装置（端局）
１００、２００ 同時双方向送受信回路
１１０、２１０ データ送信フリップフロップ回路
１２０、２２０ 送信データ可変ディレイ回路
１３０、２３０ データ受信フリップフロップ回路
１４０、２４０ 検出記憶回路
１５０、２５０ 信号取り込み用クロック送信フリップフロップ回路
１６０、２６０ クロック可変ディレイ回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to signal transmission / reception between information processing apparatuses, and more particularly to a simultaneous bidirectional transmission / reception apparatus capable of transmitting and receiving signals simultaneously and bidirectionally using the same transmission line and a signal transmission / reception system using the same. is there.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, a technique that enables transmission and reception of signals simultaneously and bidirectionally using the same transmission line is known. For example, in Japanese Patent Application Laid-Open No. 56-98052, the output part of the transmission circuit in the transmission / reception circuit of the own station is connected to the transmission / reception circuit of the opposite station via the resistor and the transmission line, and further the resistor of the transmission circuit As a configuration in which the output signal of the previous stage is combined with a reference voltage via a voltage dividing resistor and input as a reference voltage of a differential input type receiving circuit, and a transmission / reception superimposed signal on a transmission line is input to a comparison input, This differential input type receiving circuit removes only the transmission signal of its own station and reproduces the signal transmitted from the other station. Also, for example, in Japanese Patent Laid-Open No. 3-186033, the transmission / reception number of the own station and the transmission signal from the other station are combined by the signal combining unit, and then the transmission signal of the own station and the transmission signal from the other station are combined from the combined signal. The signal is separated by the signal separation unit, only the transmission signal of the own station is removed from the separated signal, and the signal transmitted from the other station is received.
[0003]
[Problems to be solved by the invention]
2. Description of the Related Art In recent years, the speed of microprocessors and the like has been dramatically increased, and accordingly, signal transfer between information processing apparatuses, signal transfer between LSIs, and a large capacity have been demanded. In order to improve the throughput of signal transfer, there is a means of improving the frequency and extending the signal bit width. In particular, in the part where the throughput is important, it is common to provide a dedicated transmission line and a dedicated reception line for signal bits. Is. Against this background, the number of LSI signal pins is steadily increasing, but the price and external dimensions of LSIs are reduced as the number of signal pins decreases, so various devices for reducing the number of pins are available. It is going on.
[0004]
In this case, the number of LSI signal pins can be halved by using a simultaneous bidirectional transmission / reception circuit that enables simultaneous bidirectional transmission / reception using the same signal line as described above, resulting in signal transfer throughput. Improvement is possible. However, this type of conventional configuration has a peculiar problem due to simultaneous transmission of signals from both directions, which hinders speeding up. Specifically, an edge portion of a signal transmitted from another station and arriving at the own station (transient state in which the signal transitions from a “0” signal to a “1” signal or from a “1” signal to a “0” signal) And the edge portion of the signal transmitted from the own station to the other station collide at the receiving circuit input point of the own station, the signal becomes uncertain during that period, and the delay time of the receiving circuit itself fluctuates. The fluctuation of the delay time of the receiving circuit itself means that the signal decision time width of the received signal is narrowed, which not only hinders high-speed operation but also causes erroneous signal transfer and malfunction. It can also cause.
[0005]
An object of the present invention is a simultaneous bidirectional transmission / reception apparatus capable of high-speed and accurate signal transfer even when a delay time variation of a receiving circuit occurs due to collision between edges of signals transmitted from each terminal station And providing a signal transmission / reception system to which the same is applied.
[0006]
[Means for Solving the Problems]
In the simultaneous bidirectional transmission / reception apparatus of the present invention, a variable delay circuit (first variable delay means) that varies a delay time until the signal transmitted from the transmission circuit of the local station arrives at the reception circuit of the other station, A variable delay circuit (second variable delay means) for varying the delay time until the signal capturing clock signal transmitted from the transmitting circuit of the local station arrives at the receiving circuit of the other station in order to capture the signal at the other station The main feature is that
[0007]
Furthermore, in the present invention, a known signal sequence is transmitted from another station, and the signal sequence is transmitted from the own station with a variable delay time according to this, and the edges of the transmission signals from each terminal station collide with each other A detection unit that detects a signal determination time width of a signal sequence received by the own station by making a signal capturing clock signal transmitted from another station variable, and a memory for storing the detection result Part. Then, based on the detection result stored in the storage unit, the phase of the signal capturing clock signal is synchronized within the signal determination time width.
[0008]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a block diagram showing an embodiment of a data transmission / reception system to which the simultaneous bidirectional transmission / reception apparatus of the present invention is applied. In FIG. 1, 10 and 20 are simultaneous bidirectional transmission / reception apparatuses, and 30 is a transmission line. A simultaneous bidirectional transmission / reception device (hereinafter, left station) 10 includes a simultaneous bidirectional transmission / reception circuit 100, a data transmission flip-flop circuit 110, a data variable delay circuit 120, a data reception flip-flop circuit 130, a detection storage circuit 140, and a clock transmission flip-flop circuit. 150 and a clock variable delay circuit 160. The configuration of the opposing simultaneous bidirectional transmission / reception apparatus (hereinafter, right station) 20 is the same. The transmission line 30 includes a data line 301 (parallel n bits) and clock signal lines 302 and 303, and here, the transmission lines 30 are of equal length.
[0009]
The simultaneous bidirectional transmission / reception circuits 100 and 200 transmit the transmission data Sdatala and Sdata2a of the local station 10 to the transmission line 30 (data line 301), and transmit data from other stations on the transmission line 30 and the local station. This circuit cancels only the transmission data of its own station from the combined wave with the transmission data, and receives and reproduces only the transmission data from other stations. The variable delay circuits 120 and 220 are circuits that variably adjust the delay time until transmission data from the simultaneous bidirectional transmission / reception circuit of the local station arrives at the simultaneous bidirectional transmission / reception circuit of the other station. Is a circuit that variably adjusts the delay time until the clock signals CLK1 and CLK2 for capturing signals from the own station arrive at other stations. The detection storage circuits 140 and 240 are circuits that detect signal determination time widths of the received data Rdatala and Rdata2a at their own stations and store the detection results.
[0010]
As will be described later, while the delay values of the variable delay circuits 120, 160, 220, and 260 are changed, the detection storage circuits 140 and 240 detect and store the signal determination time widths of the received data Rdatala and Rdata2a at the local station. To do. Based on the detection results stored in the detection storage circuits 140 and 240, the delay values of the variable delay circuits 160 and 260 are set so that the phases of the signal capturing clock signals CLK1 and CLK2 come (synchronize) within the signal determination time width. Set.
[0011]
The outline of the operation in the actual operation of FIG. 1 is as follows. Here, the data transfer from the left station 10 to the right station 20 is assumed, but the data transfer from the right station 20 to the left station 10 is the same, and both data transfers can be performed simultaneously.
[0012]
The transmission data Sdatala (parallel n bits) is transmitted from the transmission circuit of the simultaneous bidirectional transmission / reception circuit 100 to the transmission line 30 (data line 301) through the transmission flip-flop circuit 110 and the variable delay circuit 120. Similarly, a signal capturing clock signal CLK1 is transmitted from the transmission flip-flop circuit 150, the variable delay circuit 160, and the simultaneous bidirectional transmission / reception circuit 100 to the transmission line 30 (clock signal line 302).
[0013]
The data sent from the left station 10 to the transmission line 30 (data line 301) arrives at the receiving circuit in the simultaneous bidirectional transmission / reception circuit 200 of the right station 20 with a delay of the propagation delay time of the transmission line 30 and receives the received data. The circuit sends to the reception flip-flop circuit 230. In addition, the signal capturing clock signal also arrives at the reception flip-flop circuit 230 of the right station 20 along the same path as the data. The reception flip-flop circuit 230 captures data using this signal capture clock signal. During actual operation, the phase of the signal capturing clock signal is set to an optimum value, and the reception data Rdata 2a is determined as the output of the reception flip-flop circuit 230.
[0014]
Hereinafter, a circuit configuration example of the main part of FIG. 1 and its operation will be described. FIG. 2 is a circuit configuration example of the simultaneous bidirectional transmission / reception circuits 100 and 200. The simultaneous bidirectional transmission / reception circuits 100 and 200 cancel only the transmission data of the own station from the combined wave of the transmission data from the other station on the transmission line 30 (data line 301) and the transmission data from the own station. In addition, a signal sent from another station is reproduced. In FIG. 2, in the simultaneous bidirectional signal transmission / reception circuit 100 on the left station 10 side, the transmission circuit 2a transmits the transmission data Sdata1c via the resistor Rtt1, and in the simultaneous bidirectional transmission / reception circuit 200 on the right station 20 side, 2b sends the transmission data Sdata2c to the transmission line 30 through the resistor Rtt2 at an arbitrary timing. If the values of the resistors Rtt1 and Rtt2 are set equal to the characteristic impedance Z0 of the transmission line 30, 1 (both 1 is a composite wave of the transmission data Sdata1c and Sdata2c sent from both sides on the transmission line 30). ), 1/2 (only one of them is 1), and 0 (both 0) appear. The voltage Vbb is set to a potential that is ½ of the output signal amplitude level of the transmission circuits 2a and 2b. Therefore, for example, when paying attention to the simultaneous bidirectional transmission / reception circuit 100 on the left station 10 side, when the output signal of the transmission circuit 2a is a “0” signal, the reference voltage Vref1 of the differential input type reception circuit 2d is the output of the transmission circuit 2a. The value is 1/4 of the signal amplitude, and is 3/4 when the signal is “1”. The differential input type receiving circuit 2d compares the reference voltage Vref1 with the ternary voltage signal on the transmission line 30 (Lineel), cancels only the transmission data Sdatalc transmitted by the own station 10, and transmits it from the other station 20. The received transmission data Sdata2c is reproduced to obtain reception data Rdata1c. The same operation is performed in the simultaneous bidirectional transmission / reception circuit 200 on the right station 20 side.
[0015]
The timing chart of each part is as shown in FIG. However, in FIG. 3, the edge portion of the signal transmitted from the other station and arriving at the own station collides with the edge portion of the signal transmitted from the own station to the other station at the receiving circuit input point of the own station. It is a timing chart in the case of no ideal operation. Actually, depending on the process variation of the LSI and the transmission line length, as shown in the timing chart of FIG. 4, a collision between the edge portions (the circled portions of Line 1 and Line 2) occurs, and the delay of the receiving circuit fluctuates. End up. This means that the signal determination time width of the reception data Rdatac and Rdata2c is sandwiched, which hinders high-speed operation and causes malfunction.
[0016]
When the transmission data from the other station and the transmission data of the local station collide with each other, the reason why the delay of the receiving circuit fluctuates is that the reference voltage Vref which is an input signal of the differential input type receiving circuit and the transmission line This is because there is a difference in the rise and fall transition times with the above signal. The edge portion of the signal transmitted from another station and arriving at the own station is affected by the transmission line, parasitic capacitance, input capacitance of the receiving circuit, and the like, and the waveform becomes dull. On the other hand, since the signal transmitted by the local station is input to the receiving circuit of the local station, the waveform is hardly dulled. Even if these two signals having a difference in rising and falling transition times are input to the differential input type receiving circuit, correct comparison cannot be performed, and as a result, jitter occurs in that portion.
[0017]
A method of setting the phase of the clock signal for signal capture to an optimum value while avoiding the influence of delay fluctuation caused by the collision between the edges of the transmission data from other stations and the data of the local station A description will be given with reference to FIGS. Here, a case where data flows from the left station 10 to the right station 20 will be described.
[0018]
FIG. 5 is a detailed configuration example of a circuit portion that creates a state in which edge portions collide with each other and a state in which no collision occurs by using 3 bits of n-bit data in the configuration of FIG. FIG. 6 is a timing chart of each signal in FIG.
[0019]
First, the delay setting of the variable delay circuit 120 on the left office 10 side is set to zero. Next, a bit string (01000000 in FIG. 6) having a level different from the other one bit is applied to the 3 bits of the transmission data Sdata1a_0-2 of the left station 10 and the variable delay circuit 120 is simultaneously transmitted from the transmission flip-flop circuit 110. The data is transmitted to the opposite right station 20 via the bidirectional transmission / reception circuit 100. The transmitted data Sdata1a_0-2 arrives as reception data Rdata2in_0-2 at the differential input type receiving circuit input point of the simultaneous bidirectional transmission / reception circuit 200 of the right station 20 with a delay of the propagation delay time of the signal transmission system. .
[0020]
On the right station 20 side, transmission data Sdata2a_0-2 that collides with the reception data Rdata2in_0-2 is transmitted toward the opposite left station 10. In this case, the 0th bit data Sdata2a_0 transmits a bit string (00000000 or 11111111) in which the level does not change, a so-called level signal. Therefore, the signal transmission system of Sdata1a_0 and Sdata2a_0 is in an ideal state where no collision occurs between the data edge portions. The first bit of data Sdata2a_1 transmits a bit string (01111111 in FIG. 6) that changes only once from the “0” signal to the “1” signal. Therefore, in the signal transmission system of Sdata1a_1 and Sdata2a_1, the rising edge transmitted from the right station 20 collides with the edge portion of the data transmitted from the left station 10. In contrast to the first bit, the second bit data Sdata2a_2 transmits a bit string (10000000 in FIG. 6) that transitions only once from the “1” signal to the “0” signal. Therefore, in the signal transmission system of Sdata1a_2 and Sdata2a_2, the falling edge of the data transmitted from the right station 20 collides with the edge portion of the data transmitted from the left station 10.
[0021]
By the way, the edge portions of data cannot collide with each other at the input point of the differential input type receiving circuit of the simultaneous bidirectional transmission / reception circuit only by the combination of the bit string patterns as described above. It is necessary to adjust the timing due to the propagation delay of the signal transmission system. This is performed using the variable delay circuits 120 and 220.
[0022]
The propagation delay time until the data transmitted from the left station 10 arrives at the differential input type receiving circuit input point of the simultaneous bidirectional transmission / reception circuit 200 of the right station 20 can be estimated and predicted at the design stage. In FIG. 6, this propagation delay time is t. Here, the delay setting value of the variable delay circuit 210 of the right station 20 is changed in order to cause the data edge portions to collide with each other. The variable width is based on the propagation delay time estimated and predicted in the design stage, as in the relationship between the reception data Rdata2in_0-2 and the transmission data Sdata2a_0-2 in FIG. Can be fully included.
[0023]
FIG. 7 is a circuit configuration example of the variable delay circuit 220. The configuration of the variable delay circuit 120 is the same. In FIG. 7, four selector circuits 7b and a buffer circuit 7a are provided at the input of each selector circuit. By setting arbitrary values to the delay setting terminals a, b, c, and d, a delay value as shown in FIG. 8 can be obtained. For example, if a = 0, b = 1, c = 1, and d = 0, a delay value corresponding to four stages of selector circuits + two stages of buffer circuits + four stages of buffer circuits can be obtained.
[0024]
In this way, by performing simultaneous bidirectional transmission / reception of data, as shown in FIG. 6, in the right station 20, there is no collision between edge portions in Rdata2c_0, a collision between rising edge and rising edge, and falling edge in Rdata2c_1. The rising collision state, Rdata2c_2, can create a rising and falling collision state and a falling and falling collision state.
[0025]
FIG. 9 is a detailed configuration example of a circuit portion that adjusts the phase of the signal capturing clock signal and sets it to an optimum value. Here, the detection storage circuit 240 includes an AND circuit 9b that detects the signal determination time width of the received data, and a RAM circuit 9c that stores the detection result. The configuration of the variable delay circuit 160 for the clock signal for signal capture is basically the same as that shown in FIG.
[0026]
As described with reference to FIGS. 5 and 6, the data Rdata2c_0-2 receives the transmission data Sdata1a__2 from the left station 10, and the transmission data Sdata2a__2 from the right station 20 generated by the variable delay circuit 220 of the right station 20 And the received signal when there is no collision between the edge portions. These signals are input to the reception flip-flop circuit 230. At the CLK terminal of the reception flip-flop circuit 230, the transmission flip-flop circuit 150 of the left office 10 → the variable delay circuit 160 → the simultaneous bidirectional transmission / reception circuit 100 → the transmission line 30 (clock line 302) → right as well as the transmission data Sdata2a_2_2. A signal capturing clock signal CLK1 that has followed the normal path of the simultaneous bidirectional transmission / reception circuit 200 of the station 20 is applied. The phase of the fetch clock signal CLK1 can be adjusted by the variable delay circuit 160. As described in FIGS. 5 and 6, the variable width can capture data by sufficiently including the edge portion of the transmission data from the left station 10 based on the propagation delay time estimated and predicted in the design stage. Keep it. The 3-bit data fetched by the reception flip-flop circuit 230 is ANDed by the AND circuit 9b, and the result is written in the RAM circuit 9c.
[0027]
The signal determination time width of data received by the right station 20 is detected by the following procedure. The delay setting of the variable delay circuit 120 for the data bits of the left office 10 is always set to zero. First, the delay value of the variable delay circuit 220 for the data bits of the right station 20 is set to 0, and the simultaneous bidirectional transmission / reception described with reference to FIGS. 5 and 6 is performed. At this time, the delay value of the variable delay circuit 160 of the clock signal for data capture of the left office 10 is changed while sequentially incrementing from 0, and for each set value, the output signal of the AND circuit 9b is stored in the RAM on the right office 20 side. Write to the circuit 9c. Next, the delay value of the variable delay circuit 220 for the data bits of the right station 20 is incremented, and the same operation is performed. When this series of operations is repeated, data as shown in FIG. 10 is finally written in the RAM circuit 9c. In FIG. 10, the data in the shaded portion is the target data, and it is possible to confirm the fluctuation of the signal determination time width of the received data due to the collision between the edge portions of the transmission data.
[0028]
In the case of the example of FIG. 10, the target data is a “1” signal, but at the end of the data, 1 → 1 → 1 does not continue, and the data may not be correctly captured as 1 → 0 → 1. . Such a portion cannot be regarded as a signal determination time width. For example, when the target data continues three times or more like 1 → 1 → 1, the range is defined as the signal determination time width. When this definition is applied to FIG. 10, the inside of the bold line frame is the signal determination time width. In FIG. 9, the delay setting of the variable delay circuit 160 for the data capture clock signal CLK1 is set to a = 0, b on the left station 10 side. = 1, c = 1, d = 0 to a = 1, b = 0, c = 0, d = 0.
[0029]
If the optimum value of the CLK phase obtained in this way is used during actual operation, even if the delay time fluctuation of the receiving circuit due to the collision of the edge portions of the data transmitted from each terminal station occurs, it can be performed at high speed. A simultaneous bidirectional data transmission / reception system that enables accurate data transmission / reception can be constructed.
[0030]
The above description focuses on the received data at the right station 20 when the data flows from the left station 10 to the right station 20, but the same method can be used when the data flows from the right station to the left station 20 Since it can do, description is abbreviate | omitted.
[0031]
In this embodiment, 3 bits out of n bits of data are used to detect the optimum value of the CLK phase, but there are various other detection methods. For example, using 6 bits of data n bits, (1) a bit where no collision occurs (rising and level signal), (2) a bit where no collision occurs (falling and level signal), and (3) rising Bits that collide with rising edges, (4) Bits with falling and falling collisions, (5) Bits with rising and falling collisions, (6) Bits with falling and rising collisions individually There are ways to produce and detect. There is also a method of detecting using only one bit by using a bit string that can create the states (1) to (6) with only one bit. Although several detection methods can be considered in this way, the essence of the present invention is that a known signal sequence is used to detect the optimum value of the CLK phase.
[0032]
Next, in order to make the superiority of the present invention easier to understand, the conventional method and the present method are compared in FIG. In the conventional method, since the phase of the data capture clock signal is fixed, the balance between the setup-side timing margin and the hold-side timing margin is deteriorated, and as a result, high-speed operation is hindered. In the example of FIG. 11, the setup side timing margin is small. On the other hand, in the system according to the present invention, the phase of the data capturing clock signal is optimized, so that the setup side timing margin and the hold side timing margin are well balanced. In addition, even if the signal determination time width is very small, it can be operated as long as it is secured, so that high-speed operation can be realized.
[0033]
【The invention's effect】
As described above, according to the present invention, in the simultaneous bidirectional transmission / reception circuit, when the edge portions of the signal collide at the input point of the receiving circuit, the delay time of the receiving circuit itself fluctuates, preventing high-speed operation or malfunctioning. Can be avoided, and a system capable of high-speed and accurate data transmission can be constructed.
[Brief description of the drawings]
FIG. 1 is a block diagram of a data transmission / reception system according to an embodiment of the present invention.
FIG. 2 is a configuration example of a simultaneous bidirectional transmission / reception circuit.
FIG. 3 is an ideal timing chart of each signal in FIG. 2;
4 is a timing chart when the edge portions of the transmission signal in FIG. 2 collide with each other. FIG.
5 is a configuration example of a circuit portion that creates a state in which edge portions of transmission signals collide with each other in FIG. 1;
6 is a timing chart of each signal in FIG. 5;
FIG. 7 is a circuit configuration example of a variable delay circuit.
8 is a table showing the correspondence between delay settings and delay values in FIG.
FIG. 9 is a configuration example of a circuit portion for setting a signal capturing clock signal to an optimum value in FIG. 1;
FIG. 10 is an example of a signal determination time width detection result according to FIG. 9;
FIG. 11 is a timing chart comparing a conventional method and a method according to the present invention.
[Explanation of symbols]
10, 20 Simultaneous bidirectional transceiver (terminal station)
100, 200 Simultaneous bidirectional transmission / reception circuit 110, 210 Data transmission flip-flop circuit 120, 220 Transmission data variable delay circuit 130, 230 Data reception flip-flop circuit 140, 240 Detection storage circuit 150, 250 Clock transmission flip-flop circuit 160 for capturing signals 260 clock variable delay circuit

Claims (3)

同一の伝送線路に接続された送信回路と受信回路とを備え、送信回路から伝送線路に信号を送信するとともに、受信回路にて伝送線路上の自局の信号と他局からの信号との合成波から他局からの信号を受信して、端局間で同時に信号の送受信を可能とする同時双方向送受信装置において、
送信回路から送信した信号が他局の受信回路に到着するまでの遅延時間を可変とする第１の可変ディレイ手段と、自局から送信した信号を他局で取り込むための送信回路から送信される信号取り込み用クロック信号が他局の受信回路に到着するまでの遅延時間を可変とする第２の可変ディレイ手段と、
を有することを特徴とする同時双方向送受信装置。A transmission circuit and a reception circuit connected to the same transmission line are provided. A signal is transmitted from the transmission circuit to the transmission line, and a signal from the local station on the transmission line and a signal from another station are combined by the reception circuit. In a simultaneous bidirectional transmission / reception device that receives signals from other stations from waves and enables simultaneous transmission / reception of signals between end stations,
Transmitted from the first variable delay means for varying the delay time until the signal transmitted from the transmitting circuit arrives at the receiving circuit of the other station, and the transmitting circuit for capturing the signal transmitted from the own station in the other station Second variable delay means for varying a delay time until the signal capturing clock signal arrives at the receiving circuit of another station;
A simultaneous bidirectional transmission / reception apparatus comprising: 請求項１記載の同時双方向送受信装置において、他局から信号取り込み用クロック信号の遅延時間を可変として信号列を受信し、自局から遅延時間を可変として信号列を送信する操作を繰り返することにより、他局からの受信信号列の信号確定時間幅を検出し、該検出結果を記憶する手段を有することを特徴とする同時双方向送受信装置。2. The simultaneous bidirectional transmission / reception apparatus according to claim 1, wherein a signal train is received from another station with a variable delay time of a signal capturing clock signal, and a signal train is transmitted from the own station with a variable delay time. Thus, there is provided a simultaneous bidirectional transmission / reception apparatus comprising means for detecting a signal determination time width of a received signal sequence from another station and storing the detection result. 請求項２記載の同時双方向送受信装置が互いに同一の伝送線路を介して接続された信号送受信システムにおいて、互いに記憶された他局からの受信信号列の信号確定時間幅の検出結果をもとに、相手同時双方向送受信装置の第２の可変ディレイ手段の遅延時間を調整して、他局からの受信信号列の信号確定時間幅内に信号取り込み用クロック信号の位相を同期させることを特徴とする信号送受信システム。3. A signal transmission / reception system in which the simultaneous bidirectional transmission / reception devices according to claim 2 are connected to each other via the same transmission line, based on the detection result of the signal determination time width of the received signal trains from other stations stored in each other. Adjusting the delay time of the second variable delay means of the partner simultaneous bidirectional transmission / reception apparatus, and synchronizing the phase of the clock signal for signal capture within the signal determination time width of the received signal train from the other station, Signal transmission / reception system.

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