JP2002314515A - Simultaneous two-way transceiving device and signal transceiving system - Google Patents
Simultaneous two-way transceiving device and signal transceiving systemInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、情報処理装置間な
どの信号送受信に関し、特に同一の伝送線路を用いて同
時に且つ双方向に信号の送受信を可能とする同時双方向
送受信装置及びそれを適用した信号送受信システムに関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to signal transmission / reception between information processing apparatuses and the like, and more particularly to a simultaneous bidirectional transmission / reception apparatus which enables simultaneous and bidirectional signal transmission / reception using the same transmission line and its application. The present invention relates to a signal transmitting and receiving system.
【０００２】[0002]
【従来の技術】従来より、同一の伝送線路を用いて同時
に且つ双方向に信号の送受信を可能とする技術は知られ
ている。例えば特開昭５６−９８０５２号公報では、自
局の送受信回路内の送信回路の出力部を抵抗器及び伝送
線路を介して対向する他局の送受信回路に接続し、更
に、送信回路の抵抗器前段の出力信号を分圧用抵抗器を
介して基準電圧と合成して差動入力型受信回路の参照電
圧として入力し、且つ、比較入力には伝送線路上の送受
重畳信号を入力する構成として、この差動入力型受信回
路が自局の送信信号のみを除去し他局から送られてくる
信号を再生している。また、例えば特開平３−１８６０
３３号公報では、自局の送受信号と他局からの送信信号
を信号合成部で合成後、この合成信号より自局の送信信
号と他局からの送信信号とを信号分離部で分離し、且
つ、分離された信号から自局の送信信号のみを除去し、
他局から送られてくる信号を受信している。2. Description of the Related Art Conventionally, there has been known a technique capable of transmitting and receiving signals simultaneously and bidirectionally using the same transmission line. For example, in Japanese Patent Application Laid-Open No. 56-98052, an output section of a transmission circuit in a transmission / reception circuit of a local station is connected to a transmission / reception circuit of another station via a resistor and a transmission line. The output signal of the previous stage is combined with a reference voltage via a voltage dividing resistor and input as a reference voltage of a differential input type receiving circuit, and a comparison input receives a transmission / reception superimposed signal on a transmission line, This differential input type receiving circuit removes only the transmission signal of the own station and reproduces the signal transmitted from another station. Further, for example, Japanese Patent Application Laid-Open No.
In Japanese Patent Publication No. 33, after a transmission / reception signal of the own station and a transmission signal from another station are combined by a signal combining unit, a transmission signal of the own station and a transmission signal from another station are separated from the combined signal by a signal separation unit. And, only the transmission signal of the own station is removed from the separated signal,
A signal sent from another station is being received.
【０００３】[0003]
【発明が解決しようとする課題】近年、マイクロプロセ
ッサ等の高速化が飛躍的に進んでおり、これに伴い情報
処理装置間の信号転送やＬＳＩ間の信号転送の高速化、
大容量化が求められている。信号転送のスループットを
向上させるためには、周波数の向上と信号ビット幅の拡
張という手段があり、特にスループットを重視する部位
では、信号ビットは送信専用線と受信専用線を独立に設
けることが一般的である。このような背景の中、ＬＳＩ
の信号ピン数は増加の一途をたどっているが、ＬＳＩの
価格や外形寸法は信号ピン数が少ないほど低減されるた
め、ピンの本数を低減させる様々な工夫が進めれてい
る。In recent years, the speed of microprocessors and the like has been remarkably increased, and accordingly, the speed of signal transfer between information processing devices and the speed of signal transfer between LSIs have been increased.
Large capacity is required. In order to improve the signal transfer throughput, there is a means of improving the frequency and expanding the signal bit width. Particularly in the part where the throughput is important, it is common to provide the transmission line and the reception line independently for the signal bit. It is a target. Against this background, LSI
Although the number of signal pins has been steadily increasing, since the price and external dimensions of the LSI are reduced as the number of signal pins is reduced, various devices for reducing the number of pins are being developed.
【０００４】この場合、上述したような同一の信号線路
を用いて同時に且つ双方向の信号の送受信を可能とする
同時双方向送受信回路を用いれば、ＬＳＩの信号ピン数
を半減でき、結果として信号転送のスループット向上が
可能となる。しかしながら、この種の従来の構成には、
同時に双方向から信号を送信していることに起因する特
有の問題点があり、高速化の妨げとなっていた。具体的
には、他局から送信されて自局に到着した信号のエッジ
部（信号が「０」信号から「１」信号又は「１」信号か
ら「０」信号へ遷移している過渡状態）と自局から他局
へ送信される信号のエッジ部とが、自局の受信回路入力
点で衝突した場合、その期間は信号不確定となり、該受
信回路自身の遅延時間が変動してしまう。受信回路自身
の遅延時間が変動してしまうということは、受信した信
号の信号確定時間幅が狭まることを意味し、高速動作の
妨げとなるばかりでなく、誤った信号転送が行われて誤
動作を引き起こす可能性もある。In this case, if a simultaneous bidirectional transmitting / receiving circuit capable of transmitting and receiving signals simultaneously and bidirectionally using the same signal line is used, the number of signal pins of the LSI can be reduced by half, and as a result, the signal Transfer throughput can be improved. However, this type of conventional configuration includes
At the same time, there is a specific problem caused by transmitting signals from both directions, which hinders high speed. Specifically, an edge portion of a signal transmitted from another station and arriving at the own station (transient state in which the signal transits from the “0” signal to the “1” signal or the “1” signal to the “0” signal) If the signal and the edge portion of the signal transmitted from the own station to another station collide at the input point of the receiving circuit of the own station, the signal period becomes uncertain and the delay time of the receiving circuit itself fluctuates. The fact that the delay time of the receiving circuit itself fluctuates means that the signal determination time width of the received signal is narrowed, which not only hinders high-speed operation, but also causes erroneous operation due to erroneous signal transfer. It can cause it.
【０００５】本発明の目的は、各端局から送信される信
号のエッジ部同士が衝突することに起因する受信回路の
遅延時間変動が生じても、高速に且つ正確な信号転送が
行える同時双方向送受信装置及びそれを適用した信号送
受信システムを提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a high-speed and accurate signal transfer even when a delay time of a receiving circuit is fluctuated due to a collision between edges of a signal transmitted from each terminal station. It is an object of the present invention to provide a bidirectional transmitting / receiving apparatus and a signal transmitting / receiving system using the same.
【０００６】[0006]
【課題を解決するための手段】本発明の同時双方向送受
信装置では、自局の送信回路から送信した信号が他局の
受信回路に到着するまでの遅延時間を可変とする可変デ
ィレイ回路（第１の可変ディレイ手段）と、該信号を他
局で取り込むために自局の送信回路から送信される信号
取り込み用クロック信号が他局の受信回路に到着するま
での遅延時間を可変とする可変ディレイ回路（第２の可
変ディレイ手段）を設けたことを主要な特徴としてい
る。In the simultaneous bidirectional transmission / reception apparatus of the present invention, a variable delay circuit (a variable delay circuit) for varying a delay time until a signal transmitted from a transmission circuit of its own station reaches a reception circuit of another station. A variable delay means) and a variable delay for varying a delay time until a signal capturing clock signal transmitted from a transmitting circuit of the own station to arrive at a receiving circuit of the other station to capture the signal at another station. The main feature is that a circuit (second variable delay means) is provided.
【０００７】さらに、本発明では、既知の信号列を他局
から送信し、これにあわせて自局から遅延時間を可変と
して信号列を送信して、各端局からの送信信号のエッジ
同士が衝突する状態と衝突しない状態を作り出し、且
つ、他局から送信される信号取り込み用クロック信号を
可変として、自局で受信した信号列の信号確定時間幅を
検出する検出部と、該検出結果を記憶する記憶部とを設
ける。そして、この記憶部に記憶されている検出結果を
元に、信号確定時間幅内に信号取り込み用クロック信号
の位相を同期させる。Further, according to the present invention, a known signal sequence is transmitted from another station, a signal sequence is transmitted from the own station with a variable delay time in accordance with the known signal sequence, and the edges of the transmission signals from the respective terminal stations are separated. A detecting unit that creates a state of collision and a state of non-collision, and that varies a signal capture clock signal transmitted from another station to detect a signal determination time width of a signal sequence received by the own station; And a storage unit for storing. Then, based on the detection result stored in the storage unit, the phase of the clock signal for signal capture is synchronized within the signal determination time width.
【０００８】[0008]
【発明の実施の形態】以下、添付図面を参照しながら本
発明の一実施例について詳細に説明する。図１は、本発
明の同時双方向送受信装置を適用したデータ送受信シス
テムの一実施例を示すブロック図である。図１におい
て、１０と２０は同時双方向送受信装置、３０は伝送線
路である。同時双方向送受信装置（以下、左局）１０は
同時双方向送受信回路１００、データ送信フリップフロ
ップ回路１１０、データ可変ディレイ回路１２０、デー
タ受信フリップフロップ回路１３０、検出記憶回路１４
０、クロック送信フリップフロップ回路１５０、クロッ
ク可変ディレイ回路１６０で構成される。対向する同時
双方向送受信装置（以下、右局）２０の構成も同様であ
る。伝送線路３０はデータ線３０１（並列ｎビット）、
クロック信号線３０２、３０３からなり、ここでは等長
配線とする。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 is a block diagram showing one embodiment of a data transmission / reception system to which the simultaneous bidirectional transmission / reception device of the present invention is applied. In FIG. 1, reference numerals 10 and 20 denote a simultaneous bidirectional transmitting / receiving apparatus, and reference numeral 30 denotes a transmission line. The simultaneous bidirectional transmission / reception device (hereinafter, left station) 10 includes a simultaneous bidirectional transmission / reception circuit 100, a data transmission flip-flop circuit 110, a data variable delay circuit 120, a data reception flip-flop circuit 130, and a detection storage circuit 14.
0, a clock transmission flip-flop circuit 150 and a clock variable delay circuit 160. The configuration of the facing simultaneous bidirectional transmission / reception device (hereinafter, right station) 20 is the same. The transmission line 30 includes a data line 301 (parallel n bits),
It consists of clock signal lines 302 and 303, and here is an equal length wiring.
【０００９】同時双方向送受信回路１００、２００は、
伝送線路３０（データ線３０１）に自局１０の送信デー
タＳｄａｔａｌａ，Ｓｄａｔａ２ａを送出するととも
に、伝送線路３０上の他局からの送信データと該自局か
らの送信データとの合成波から、自局の送信データのみ
をキャンセルして、他局からの送信データのみを受信再
生する回路である。可変ディレイ回路１２０、２２０
は、自局の同時双方向送受信回路からの送信データが他
局の同時双方向送受信回路に到着するまでの遅延時間を
可変調整する回路、同様に可変ディレイ回路１６０、２
６０は，自局からの信号取り込み用クロック信号ＣＬＫ
１，ＣＬＫ２が他局に到着するまでの遅延時間を可変調
整する回路である。検出記憶回路１４０、２４０は，自
局での受信データＲｄａｔａｌａ，Ｒｄａｔａ２ａの信
号確定時間幅を検出し、該検出結果を記憶する回路であ
る。The simultaneous bidirectional transmission / reception circuits 100 and 200
The transmission data Sdatala and Sdata2a of the own station 10 are transmitted to the transmission line 30 (data line 301), and the transmission data from another station on the transmission line 30 and the transmission data from the own station are used to transmit the transmission data Sdatala and Sdata2a. This is a circuit that cancels only the transmission data of, and receives and reproduces only the transmission data from another station. Variable delay circuits 120, 220
Is a circuit for variably adjusting a delay time until transmission data from the simultaneous bidirectional transmission / reception circuit of the own station reaches the simultaneous bidirectional transmission / reception circuit of another station.
Reference numeral 60 denotes a clock signal CLK for capturing signals from the own station.
This is a circuit that variably adjusts a delay time until the first and second clocks arrive at another station. The detection storage circuits 140 and 240 are circuits that detect the signal determination time width of the reception data Rdatala and Rdata2a in the own station and store the detection results.
【００１０】後述するように，可変ディレイ回路１２
０、１６０、２２０、２６０のディレイ値を変化させな
がら、検出記憶回路１４０、２４０にて、自局での受信
データＲｄａｔａｌａ，Ｒｄａｔａ２ａの信号確定時間
幅を検出し記憶する。この検出記憶回路１４０、２４０
に記憶された検出結果を元に、信号確定時間幅内に信号
取り込み用クロック信号ＣＬＫ１，ＣＬＫ２の位相が来
る（同期する）ように可変ディレイ回路１６０、２６０
のディレイ値を設定する。As will be described later, the variable delay circuit 12
While changing the delay values of 0, 160, 220, and 260, the detection storage circuits 140 and 240 detect and store the signal determination time widths of the reception data Rdatala and Rdata2a of the own station. The detection storage circuits 140 and 240
On the basis of the detection result stored in the variable delay circuits 160 and 260 so that the phases of the clock signals CLK1 and CLK2 for signal capture come (synchronize) within the signal determination time width.
Set the delay value of
【００１１】図１の実動作時の動作概要は以下の通りで
ある。ここでは、左局１０から右局２０へのデータ転送
を仮定するが、右局２０から左局１０へのデータ転送も
同様であり、しかも、同時双方のデータ転送が可能であ
る。The outline of the operation at the time of actual operation in FIG. 1 is as follows. Here, data transfer from the left station 10 to the right station 20 is assumed, but data transfer from the right station 20 to the left station 10 is the same, and both data transfers are possible at the same time.
【００１２】送信データＳｄａｔａｌａ（並列ｎビッ
ト）は、送信フリップフロップ回路１１０、可変ディレ
イ回路１２０を通り、同時双方向送受信回路１００の送
信回路から伝送線路３０（データ線３０１）へ送出され
る。同様に、信号取り込み用クロック信号ＣＬＫ１が、
送信フリップフロップ回路１５０、可変ディレイ回路１
６０、同時双方向送受信回路１００から伝送線路３０
（クロック信号線３０２）へ送出される。The transmission data Sdatala (parallel n bits) passes through the transmission flip-flop circuit 110 and the variable delay circuit 120 and is transmitted from the transmission circuit of the simultaneous bidirectional transmission / reception circuit 100 to the transmission line 30 (data line 301). Similarly, the signal capturing clock signal CLK1 is
Transmission flip-flop circuit 150, variable delay circuit 1
60, from the simultaneous bidirectional transmission / reception circuit 100 to the transmission line 30
(Clock signal line 302).
【００１３】左局１０から伝送線路３０（データ線３０
１）に送出されたデータは、伝送線路３０の伝搬遅延時
間分だけ遅れて右局２０の同時双方向送受信回路２００
内の受信回路に到着し、該受信回路が受信フリップフロ
ップ回路２３０へ送る。また、信号取り込み用クロック
信号も、データと同様の経路を辿って、右局２０の受信
フリップフロップ回路２３０に到着する。受信フリップ
フロップ回路２３０は、この信号取り込み用クロック信
号にてデータを取り込む。実動作時、信号取り込み用ク
ロック信号の位相は最適値に設定ずみであり、受信フリ
ップフロップ回路２３０の出力として受信データＲｄａ
ｔａ ２ａが確定する。A transmission line 30 (data line 30)
The data sent to 1) is delayed by the propagation delay time of the transmission line 30,
, And sends it to the receiving flip-flop circuit 230. The clock signal for signal capture also arrives at the receiving flip-flop circuit 230 of the right station 20 along the same route as the data. The receiving flip-flop circuit 230 captures data using the signal capturing clock signal. At the time of actual operation, the phase of the signal capturing clock signal has already been set to an optimum value, and the reception data Rda
ta 2a is determined.
【００１４】以下に、図１の主要部の回路構成例及びそ
の動作を説明していくことにする。図２は同時双方向送
受信回路１００，２００の回路構成例である。同時双方
向送受信回路１００、２００は，伝送線路３０（データ
線３０１）上にある対向する他局からの送信データと自
局からの送信データとの合成波から、自局の送信データ
のみをキャンセルし、他局から送られてくる信号を再生
するものである。図２において、左局１０側の同時双方
向信号送受信回路１００では、送信回路２ａは抵抗器Ｒ
ｔｔ１を介して送信データＳｄａｔａ１ｃを、また、右
局２０側の同時双方向送受信回路２００では、送信回路
２ｂは抵抗器Ｒｔｔ２を介して送信データＳｄａｔａ２
ｃを、それぞれ任意のタイミングで伝送線路３０に送り
出す。抵抗器Ｒｔｔ１，Ｒｔｔ２の値を伝送線路３０の
特性インピーダンスＺ０と等しく設定しておけば、伝送
線路３０上には双方から送り出された送信データＳｄａ
ｔａ１ｃ，Ｓｄａｔａ２ｃの合成波である、１（両方と
も１）、１／２（いずれか１方のみが１）、０（両方と
も０）の３値の電圧信号が現れる。電圧Ｖｂｂは，送信
回路２ａ，２ｂの出力信号振幅レベルの１／２の電位に
設定されている。従って、例えば左局１０側の同時双方
向送受信回路１００に着目すると、送信回路２ａの出力
信号が「０」信号の時、差動入力型受信回路２ｄの参照
電圧Ｖｒｅｆ１は、送信回路２ａの出力信号振幅の１／
４の値となり、「１」信号の時、３／４の値となる。差
動入力型受信回路２ｄは、参照電圧Ｖｒｅｆ１と伝送線
路３０（Ｌｉｎｅｌ）上の３値の電圧信号とを比較し、
自局１０が送信した送信データＳｄａｔａｌｃのみをキ
ャンセルし、他局２０から送られてくる送信データＳｄ
ａｔａ２ｃを再生し、受信データＲｄａｔａ１ｃを得
る。右局２０側の同時双方向送受信回路２００でも同様
の動作が行われる。Hereinafter, an example of the circuit configuration of the main part of FIG. 1 and its operation will be described. FIG. 2 is a circuit configuration example of the simultaneous bidirectional transmission / reception circuits 100 and 200. The simultaneous bidirectional transmission / reception circuits 100 and 200 cancel only the transmission data of the own station from the composite wave of the transmission data from the opposite station and the transmission data from the own station on the transmission line 30 (data line 301). Then, it reproduces a signal sent from another station. 2, in the simultaneous bidirectional signal transmitting / receiving circuit 100 on the left station 10, the transmitting circuit 2a includes a resistor R
In the simultaneous bidirectional transmission / reception circuit 200 on the right station 20 side, the transmission circuit 2b transmits the transmission data Sdata1c via the resistor Rtt2.
c is sent to the transmission line 30 at an arbitrary timing. If the values of the resistors Rtt1 and Rtt2 are set to be equal to the characteristic impedance Z0 of the transmission line 30, the transmission data Sda sent from both sides is placed on the transmission line 30.
Three-valued voltage signals of 1 (both are 1), 1/2 (only one is 1), and 0 (both are 0) appearing as a composite wave of ta1c and Sdata2c appear. Voltage Vbb is set to a potential that is １ ／ of the output signal amplitude level of transmission circuits 2a and 2b. Therefore, for example, focusing on the simultaneous bidirectional transmission / reception circuit 100 on the left station 10 side, when the output signal of the transmission circuit 2a is a “0” signal, the reference voltage Vref1 of the differential input type reception circuit 2d is equal to the output voltage of the transmission circuit 2a. 1 / of signal amplitude
4 when the signal is "1". The differential input type receiving circuit 2d compares the reference voltage Vref1 with a ternary voltage signal on the transmission line 30 (Linel),
Only the transmission data Sdatac transmitted by the own station 10 is canceled, and the transmission data Sd transmitted from the other station 20 is canceled.
Data2c is reproduced to obtain received data Rdata1c. The same operation is performed in the simultaneous bidirectional transmission / reception circuit 200 on the right station 20 side.
【００１５】各部のタイミングチャートは図３のように
なる。しかし、図３は、他局から送信されて自局に到着
した信号のエッジ部と、自局から他局へ送信される信号
のエッジ部とが、自局の受信回路入力点で衝突していな
い理想的動作の場合のタイミングチャートである。実際
には、ＬＳＩのプロセスばらつきや、伝送線路長によっ
ては、図４のタイミングチャートに示したようにエッジ
部同士の衝突（Ｌｉｎｅ１，Ｌｉｎｅ２の○印部）が起
こり、受信回路のディレイが変動してしまう。これは、
受信データＲｄａｔａｌｃ，Ｒｄａｔａ２ｃの信号確定
時間幅が挟まることを意味し、高速動作の妨げ、誤動作
の原因となる。FIG. 3 is a timing chart of each part. However, FIG. 3 shows that an edge of a signal transmitted from another station and arriving at the own station collides with an edge of a signal transmitted from the own station to the other station at a receiving circuit input point of the own station. 6 is a timing chart in the case of no ideal operation. In actuality, depending on the process variation of the LSI and the transmission line length, a collision between the edge portions (indicated by a circle in Line 1 and Line 2) occurs as shown in the timing chart of FIG. Would. this is,
This means that the signal determination time width of the reception data Rdatalc and Rdata2c is interposed, which hinders high-speed operation and causes malfunction.
【００１６】他局からの送信データと自局の送信データ
のエッジ部同士が衝突した場合、受信回路のディレイが
変動してしまう原因は、差動入力型受信回路の入力信号
である参照電圧Ｖｒｅｆと伝送線路上の信号との立ち上
がり、立ち下がり遷移時間に差があるためである。他局
から送信されて自局に到着した信号のエッジ部は、伝送
線路や寄生容量、受信回路の入力容量等の影響を受け、
波形鈍りを起こしている。一方、自局が送信した信号は
自局の受信回路に入力されるので、波形鈍りを殆ど起こ
さない。立ち上がり、立ち下がり遷移時間に差があるこ
れら２信号を差動入力型受信回路に入力しても正しい比
較ができないため、結果としてその部分はジッタが生じ
てしまうのである。When the edge portion of the transmission data from another station and the edge portion of the transmission data of the own station collide with each other, the cause of the fluctuation of the delay of the receiving circuit is that the reference voltage Vref which is the input signal of the differential input type receiving circuit is used. This is because there is a difference between the rise and fall transition times of the signal on the transmission line. The edge of the signal transmitted from another station and arriving at the own station is affected by the transmission line, the parasitic capacitance, the input capacitance of the receiving circuit, and the like.
The waveform is dull. On the other hand, since the signal transmitted by the own station is input to the receiving circuit of the own station, the waveform is hardly blunted. Even if these two signals having a difference in the rise and fall transition times are input to the differential input type receiving circuit, correct comparison cannot be performed, and as a result, jitter occurs in that portion.
【００１７】このような他局からの送信データと自局の
データのエッジ部同士が衝突することに起因するディレ
イ変動の影響を回避して、信号取り込み用クロック信号
の位相を最適値に設定する方法を図５から図１０を参照
しながら説明する。ここではデータが左局１０から右局
２０へ流れていく場合を説明する。The phase of the clock signal for signal capture is set to an optimum value while avoiding the effect of delay fluctuation caused by collision of the edge portion of the data transmitted from another station and the data of the own station. The method will be described with reference to FIGS. Here, a case where data flows from the left station 10 to the right station 20 will be described.
【００１８】図５は、図１の構成において、ｎビットの
データのうち３ビットを使用してエッジ部同士が衝突す
る状態と衝突しない状態を作り出す回路部分の詳細構成
例である。図６は、図５の各信号のタイミングチャート
である。FIG. 5 shows an example of a detailed configuration of a circuit portion that creates a state in which edges collide with each other and a state in which they do not collide using three bits of n-bit data in the configuration of FIG. FIG. 6 is a timing chart of each signal in FIG.
【００１９】まず、左局１０側の可変ディレイ回路１２
０のディレイ設定を０にする。次に、左局１０の送信デ
ータＳｄａｔａ１ａ＿０−２の３ビットに、１ビットだ
け他と異なるレベルを持つビット列（図６では０１００
００００）を印加し、送信フリップフロップ回路１１０
から、可変ディレイ回路１２０、同時双方向送受信回路
１００を介し、対向する右局２０に向かって送信する。
送信されたデータＳｄａｔａ１ａ＿０−２は、信号伝送
系の伝搬遅延時間分だけ遅れて右局２０の同時双方向送
受信回路２００の差動入力型受信回路入力点に受信デー
タＲｄａｔａ２ｉｎ＿０−２となって到着する。First, the variable delay circuit 12 on the left station 10 side
Set the delay setting of 0 to 0. Next, in the three bits of the transmission data Sdata1a_0-2 of the left station 10, a bit string having a different level from the others by one bit (0100 in FIG. 6)
0000) and the transmission flip-flop circuit 110
Then, the signal is transmitted to the opposing right station 20 via the variable delay circuit 120 and the simultaneous bidirectional transmission / reception circuit 100.
The transmitted data Sdata1a_0-2 arrives at the differential input type receiving circuit input point of the simultaneous bidirectional transmitting / receiving circuit 200 of the right station 20 as received data Rdata2in_0-2 with a delay of the propagation delay time of the signal transmission system. .
【００２０】右局２０側では、受信データＲｄａｔａ２
ｉｎ＿０−２に衝突させる送信データＳｄａｔａ２ａ＿
０−２を対向する左局１０に向かって送信する。この場
合、０ビット目のデータＳｄａｔａ２ａ＿０は、レベル
の変化が起こらないビット列（００００００００又は１
１１１１１１１）、いわゆるレベル信号を送信する。よ
って、Ｓｄａｔａ１ａ＿０，Ｓｄａｔａ２ａ＿０の信号
伝送系では、データのエッジ部同士の衝突が起こらない
理想的状態となる。１ビット目のデータＳｄａｔａ２ａ
＿１は、「０」信号から「１」信号へ１度だけ遷移する
ビット列（図６では０１１１１１１１）を送信する。よ
って、Ｓｄａｔａ１ａ＿１，Ｓｄａｔａ２ａ＿１の信号
伝送系では左局１０から送信されてくるデータのエッジ
部に右局２０から送信された立ち上がりエッジが衝突す
ることになる。２ビット目のデータＳｄａｔａ２ａ＿２
は、１ビット目とは反対に「１」信号から「０」信号へ
１度だけ遷移するビット列（図６では１００００００
０）を送信する。よって、Ｓｄａｔａ１ａ＿２，Ｓｄａ
ｔａ２ａ＿２の信号伝送系では、左局１０から送信され
てくるデータのエッジ部に右局２０から送信されたデー
タの立ち下がりエッジが衝突することになる。On the right station 20 side, the received data Rdata2
transmission data Sdata2a_ to collide with in_0-2
0-2 is transmitted to the left station 10 facing the same. In this case, the data Sdata2a_0 of the 0th bit is a bit string (00000000 or 1) whose level does not change.
111111 1) to transmit a so-called level signal. Therefore, the signal transmission system of Sdata1a_0 and Sdata2a_0 is in an ideal state in which no collision occurs between edge portions of data. First bit data Sdata2a
_1 transmits a bit string (01111111 in FIG. 6) that transitions from the “0” signal to the “1” signal only once. Therefore, in the signal transmission system of Sdata1a_1 and Sdata2a_1, the rising edge transmitted from the right station 20 collides with the edge of the data transmitted from the left station 10. Second bit data Sdata2a_2
Is a bit string that transitions from the “1” signal to the “0” signal only once, contrary to the first bit (in FIG. 6, 1,000,000 bits).
Send 0). Therefore, Sdata1a_2, Sda
In the signal transmission system of ta2a_2, the falling edge of the data transmitted from the right station 20 collides with the edge of the data transmitted from the left station 10.
【００２１】ところで、上記のようなビット列のパター
ンの組み合わせだけでは、同時双方向送受信回路の差動
入力型受信回路入力点でデータのエッジ部同士を衝突さ
せることはできない。信号伝送系の伝搬遅延等によるタ
イミングの調整が必要となる。これは、可変ディレイ回
路１２０、２２０を用いて行う。By the way, it is not possible to cause data edge portions to collide with each other at the input point of the differential input type receiving circuit of the simultaneous bidirectional transmitting / receiving circuit only by the combination of the bit string patterns as described above. It is necessary to adjust the timing by a propagation delay or the like of the signal transmission system. This is performed using the variable delay circuits 120 and 220.
【００２２】左局１０から送信されたデータが、右局２
０の同時双方向送受回路２００の差動入力型受信回路入
力点に到着するまでの伝搬遅延時間は設計段階で概算、
予測可能である。図６では、この伝搬遅延時間はｔであ
る。ここでは、データのエッジ部同士を衝突させるため
に、右局２０の可変ディレイ回路２１０のディレイ設定
値を変化させる。可変幅は、設計段階で概算、予測した
伝搬遅延時間をもとに、図６の受信データＲｄａｔａ２
ｉｎ＿０−２と送信データＳｄａｔａ２ａ＿０−２との
関係のように、左局１０からの送信データのエッジ部を
十分包含できるようにする。The data transmitted from the left station 10 is transmitted to the right station 2
The propagation delay time required to arrive at the input point of the differential input type receiving circuit of the simultaneous bidirectional transmitting / receiving circuit 200 is roughly estimated at the design stage,
It is predictable. In FIG. 6, the propagation delay time is t. Here, the delay set value of the variable delay circuit 210 of the right station 20 is changed in order to cause the edge portions of the data to collide with each other. The variable width is calculated based on the propagation delay time estimated and estimated at the design stage, as shown in FIG.
As in the relationship between in_0-2 and the transmission data Sdata2a_0-2, the edge of the transmission data from the left station 10 can be sufficiently included.
【００２３】図７は可変ディレイ回路２２０の回路構成
例である。可変ディレイ回路１２０の構成も同様であ
る。図７では、４個のセレクタ回路７ｂと、各セレクタ
回路の入力部にバッファ回路７ａを設けている。ディレ
イ設定端子ａ，ｂ，ｃ，ｄに任意の値を設定することに
より、図８に示したようなディレイ値が得られる。例え
ば、ａ＝０，ｂ＝１，ｃ＝１，ｄ＝０と設定すれば、セ
レクタ回路４段分＋バッファ回路２段分＋バッファ回路
４段分のディレイ値が得られる。FIG. 7 shows an example of the circuit configuration of the variable delay circuit 220. The same applies to the configuration of the variable delay circuit 120. In FIG. 7, four selector circuits 7b and a buffer circuit 7a are provided at an input portion of each selector circuit. By setting an arbitrary value to the delay setting terminals a, b, c, and d, a delay value as shown in FIG. 8 can be obtained. For example, if a = 0, b = 1, c = 1, and d = 0 are set, delay values for four stages of selector circuits + two stages of buffer circuits + four stages of buffer circuits can be obtained.
【００２４】このようにして、データの同時双方向送受
信を行うことにより、図６で示すように、右局２０にお
いて、Ｒｄａｔａ２ｃ＿０ではエッジ部同士の衝突がな
い状態、Ｒｄａｔａ２ｃ＿１では立ち上がりと立ち上が
りの衝突、立ち下がりと立ち上がりの衝突の状態、Ｒｄ
ａｔａ２ｃ＿２では立ち上がりと立ち下がりの衝突、立
ち下がりと立ち下がりの衝突の状態を作り出すことがで
きる。By performing simultaneous bidirectional transmission and reception of data in this manner, as shown in FIG. 6, in the right station 20, Rdata2c_0 has no collision between edges, Rdata2c_1 has rising and falling collisions. State of collision between falling and rising, Rd
In the case of ata2c_2, a state of collision between rising and falling, and a state of collision between falling and falling can be created.
【００２５】図９は、信号取り込み用クロック信号の位
相を調整して最適値に設定する回路部分の詳細構成例で
ある。ここで、検出記憶回路２４０は、受信データの信
号確定時間幅を検出するＡＮＤ回路９ｂと、その検出結
果を記憶するＲＡＭ回路９ｃからなる。信号取り込み用
クロック信号の可変ディレイ回路１６０の構成は、図７
に示したものと基本的に同様である。FIG. 9 shows an example of a detailed configuration of a circuit portion for adjusting the phase of the signal-acquisition clock signal and setting it to an optimum value. Here, the detection storage circuit 240 includes an AND circuit 9b for detecting the signal determination time width of the received data and a RAM circuit 9c for storing the detection result. The configuration of the variable delay circuit 160 for the signal capture clock signal is shown in FIG.
Is basically the same as that shown in FIG.
【００２６】図５、図６で説明し述べたように、データ
Ｒｄａｔａ２ｃ＿０−２は、左局１０から送信データＳ
ｄａｔａ１ａ＿０＿２を受信し、右局２０の可変ディレ
イ回路２２０によって作り出された右局２０からの送信
データＳｄａｔａ２ａ＿０＿２とエッジ部同士の衝突が
ある場合とない場合の受信信号である。これらの信号
は、受信フリップフロップ回路２３０に入力される。受
信フリップフロップ回路２３０のＣＬＫ端子には、送信
データＳｄａｔａ２ａ＿０＿２と同様に、左局１０の送
信フリップフロップ回路１５０→可変ディレイ回路１６
０→同時双方向送受信回路１００→伝送線路３０（クロ
ック線３０２）→右局２０の同時双方向送受信回路２０
０の順路を辿ってきた信号取り込み用クロック信号ＣＬ
Ｋ１を印加する。この取り込み用クロック信号ＣＬＫ１
は可変ディレイ回路１６０にて位相調整可能である。可
変幅は、図５、図６で述べたように、設計段階で概算、
予測した伝搬遅延時間をもとに、左局１０からの送信デ
ータのエッジ部を十分包含してデータを取り込めるよう
にしておく。受信フリップフロップ回路２３０が取り込
んだ３ビットのデータは、ＡＮＤ回路９ｂでＡＮＤし、
その結果をＲＡＭ回路９ｃに書き込むようにする。As described with reference to FIGS. 5 and 6, the data Rdata2c_0-2 is transmitted from the left
This is a reception signal when data1a_0_2 is received and transmission data Sdata2a_0_2 from the right station 20 generated by the variable delay circuit 220 of the right station 20 has collision with the edge part, and when there is no collision. These signals are input to the receiving flip-flop circuit 230. Similarly to the transmission data Sdata2a_0_2, the CLK terminal of the reception flip-flop circuit 230 has the transmission flip-flop circuit 150 of the left station 10 → the variable delay circuit 16
0 → simultaneous bidirectional transmission / reception circuit 100 → transmission line 30 (clock line 302) → simultaneous bidirectional transmission / reception circuit 20 of right station 20
Clock signal CL for signal capture that has followed the path of 0
Apply K1. This capture clock signal CLK1
Can be phase-adjusted by the variable delay circuit 160. The variable width is estimated at the design stage as described in FIGS.
On the basis of the predicted propagation delay time, the edge portion of the transmission data from the left station 10 is sufficiently included so that the data can be captured. The 3-bit data received by the receiving flip-flop circuit 230 is ANDed by the AND circuit 9b,
The result is written in the RAM circuit 9c.
【００２７】右局２０で受信されるデータの信号確定時
間幅は、以下の手順にて検出する。左局１０のデータビ
ットの可変ディレイ回路１２０のディレイ設定は常に０
にしておく。まず、右局２０のデータビットの可変ディ
レイ回路２２０のディレイ値を０に設定し、図５、図６
で説明した同時双方向送受信を行う。このとき、左局１
０のデータ取り込み用クロック信号の可変ディレイ回路
１６０のディレイ値は０から順次インクリメントしなが
ら設定を変え、その設定値毎に、右局２０側でＡＮＤ回
路９ｂの出力信号をＲＡＭ回路９ｃに書き込んでいく。
次に、右局２０のデータビットの可変ディレイ回路２２
０のディレイ値をインクリメントし、同様の操作を行
う。この一連の操作を繰り返すと、ＲＡＭ回路９ｃ内に
は、最終的に図１０のようなデータが書き込まれること
になる。図１０において、網掛け部のデータがターゲッ
トのデータであり、送信データのエッジ部同士の衝突に
よる受信データの信号確定時間幅の変動が確認できる。The signal determination time width of the data received by the right station 20 is detected in the following procedure. The delay setting of the variable delay circuit 120 for the data bits of the left station 10 is always 0.
Keep it. First, the delay value of the variable delay circuit 220 for the data bits of the right station 20 is set to 0, and FIG.
The simultaneous bidirectional transmission / reception described in the above is performed. At this time, left station 1
The setting of the delay value of the variable delay circuit 160 for the data capture clock signal of 0 is changed while incrementing sequentially from 0, and for each set value, the output signal of the AND circuit 9b is written to the RAM circuit 9c on the right station 20 side. Go.
Next, the variable delay circuit 22 for the data bits of the right station 20
The same operation is performed by incrementing the delay value of 0. By repeating this series of operations, data as shown in FIG. 10 is finally written in the RAM circuit 9c. In FIG. 10, the data in the shaded portion is the target data, and a change in the signal determination time width of the received data due to collision between the edges of the transmission data can be confirmed.
【００２８】図１０の例の場合、ターゲットのデータは
「１」信号であるが、データの端部では１→１→１と続
かず、１→０→１のように正しくデータを取り込めてい
ない場合がある。このような箇所は信号確定時間幅とは
見なすことができない。例えば、ターゲットのデータが
１→１→１のように３回以上連続した場合、その範囲が
信号確定時間幅であると定義しておく。この定義を図１
０に適用すると、太線枠内が信号確定時間幅であり、図
９において、左局１０側にてデータ取り込み用クロック
信号ＣＬＫ１の可変ディレイ回路１６０のディレイ設定
をａ＝０，ｂ＝１，ｃ＝１，ｄ＝０からａ＝１，ｂ＝
０，ｃ＝０，ｄ＝０の間に設定すればよいことが分か
る。In the case of the example shown in FIG. 10, the data of the target is a "1" signal. However, at the end of the data, the data does not continue from 1 → 1 → 1 and the data is not correctly taken in as 1 → 0 → 1. There are cases. Such a part cannot be regarded as a signal determination time width. For example, if the target data is continuous three or more times, such as 1 → 1 → 1, the range is defined as the signal determination time width. Figure 1
When it is applied to 0, the inside of the thick line frame is the signal determination time width, and in FIG. 9, the left station 10 sets the delay setting of the variable delay circuit 160 of the data fetching clock signal CLK1 to a = 0, b = 1, and c. = 1, d = 0 to a = 1, b =
It can be seen that it is sufficient to set the values between 0, c = 0, and d = 0.
【００２９】このようにして得たＣＬＫ位相の最適値を
実動作時に用いれば、各端局から送信されるデータのエ
ッジ部同士が衝突することに起因する受信回路の遅延時
間変動が生じても、高速に且つ正確なデータ送受信を可
能とする同時双方向データ送受信システムを構築でき
る。If the optimum value of the CLK phase obtained in this manner is used in the actual operation, even if the delay time of the receiving circuit is changed due to the collision of the edge portions of the data transmitted from each terminal station. It is possible to construct a simultaneous bidirectional data transmission / reception system which enables high-speed and accurate data transmission / reception.
【００３０】以上、データが左局１０から右局２０へ流
れていく場合の右局２０での受信データに着目して説明
しだが、データが右局から左局へ流れていく場合も同様
の方法で実現できるため説明は省略する。The above description focuses on the received data at the right station 20 when data flows from the left station 10 to the right station 20. The same applies to the case where data flows from the right station to the left station. The description is omitted because it can be realized by the method.
【００３１】また、本実施例では、ＣＬＫ位相の最適値
を検出するために、データｎビットのうち３ビットを使
用しているが、このほかにも様々な検出方法がある。例
えば、データｎビットのうち６ビットを使用して、衝
突が起きないビット（立ち上がりとレベル信号）、衝
突が起きないビット（立ち下がりとレベル信号）、立
ち上がりと立ち上がりが衝突するビット、立ち下がり
と立ち下がりが衝突するビット、立ち上がりと立ち下
がりが衝突するビット、立ち下がりと立ち上がりが衝
突するビット、の６つの状態を個別に作り出して検出す
る方法がある。また、このからの状態を１ビットの
みで作り出せるようなビット列を用い、１ビットのみを
使用して検出する方法もある。このように幾つかの検出
方法が考えられるが、本発明の本質はＣＬＫ位相の最適
値を検出するために既知の信号列を用いるということで
ある。In this embodiment, three bits out of n bits of data are used to detect the optimum value of the CLK phase, but there are various other detection methods. For example, using 6 bits out of n bits of data, a collision-free bit (rising and level signal), a collision-free bit (falling and level signal), a rising and rising collision bit, a falling There is a method of individually creating and detecting six states, that is, a bit whose falling edge collides, a bit whose rising edge collides with the falling edge, and a bit whose falling edge collides with the rising edge. There is also a method of detecting a bit sequence using only one bit by using a bit string that can be created with only one bit. Although several detection methods are conceivable, the essence of the present invention is to use a known signal sequence to detect the optimum value of the CLK phase.
【００３２】次に、本発明の優位性をわかりやすくする
ために、図１１にて従来方式と本発明方式を比較してみ
る。従来方式では、データ取り込み用クロック信号の位
相は固定であるので、セットアップ側タイミングマージ
ンとホールド側タイミングマージンとのバランスが悪く
なってしまい、結果として高速動作が妨げられる。図１
１の例ではセットアップ側タイミングマージンが小さく
なっている。これに対し、本発明による方式では，デー
タ取り込み用クロック信号の位相を最適化しているの
で、セットアップ側タイミングマージンとホールド側タ
イミングマージンとのバランスが良い。また、信号確定
時間幅が微少でも確保されていれば動作可能なため、高
速動作が実現できる。Next, in order to make it easier to understand the superiority of the present invention, a comparison will be made between the conventional system and the present invention with reference to FIG. In the conventional method, since the phase of the data capture clock signal is fixed, the balance between the setup-side timing margin and the hold-side timing margin is deteriorated, and as a result, high-speed operation is hindered. FIG.
In example 1, the setup-side timing margin is small. On the other hand, in the method according to the present invention, the phase of the data capture clock signal is optimized, so that the setup-side timing margin and the hold-side timing margin are well balanced. Further, even if the signal determination time width is very small, operation is possible if it is ensured, so that high-speed operation can be realized.
【００３３】[0033]
【発明の効果】以上説明したように、本発明によれば、
同時双方向送受信回路において、信号のエッジ部同士が
受信回路入力点で衝突した場合、受信回路自身の遅延時
間が変動し、高速動作の妨げや誤動作を引き起こすとい
う問題点を回避でき、高速に且つ正確なデータ伝送が行
えるシステムを構築できる。As described above, according to the present invention,
In the simultaneous bidirectional transmission / reception circuit, when the edge portions of the signals collide with each other at the input point of the receiving circuit, the delay time of the receiving circuit itself fluctuates, and the problem of hindering high-speed operation or causing malfunction can be avoided. A system that can transmit data accurately can be constructed.
【図１】本発明の実施例に係るデータ送受信システムの
ブロック図である。FIG. 1 is a block diagram of a data transmission / reception system according to an embodiment of the present invention.
【図２】同時双方向送受信回路の構成例である。FIG. 2 is a configuration example of a simultaneous bidirectional transmission / reception circuit.
【図３】図２の各信号の理想的なタイミングチャートで
ある。FIG. 3 is an ideal timing chart of each signal of FIG. 2;
【図４】図２の送信信号のエッジ部同士が衝突した場合
のタイミングチャートである。FIG. 4 is a timing chart in a case where edges of the transmission signal of FIG. 2 collide with each other.
【図５】図１で送信信号のエッジ部同士が衝突する状態
を作り出す回路部分の構成例である。FIG. 5 is a configuration example of a circuit portion that creates a state in which edges of a transmission signal collide with each other in FIG. 1;
【図６】図５の各信号のタイミングチャートである。6 is a timing chart of each signal in FIG.
【図７】可変ディレイ回路の回路構成例である。FIG. 7 is a circuit configuration example of a variable delay circuit.
【図８】図７のディレイ設定とディレイ値の対応を示し
た表である。FIG. 8 is a table showing the correspondence between delay settings and delay values in FIG. 7;
【図９】図１で信号取り込み用クロック信号を最適値に
設定する回路部分の構成例である。FIG. 9 is a configuration example of a circuit portion for setting a signal capture clock signal to an optimum value in FIG. 1;
【図１０】図９による信号確定時間幅検出結果の一例で
ある。FIG. 10 is an example of a signal determination time width detection result according to FIG. 9;
【図１１】従来方式と本発明による方式とを比較したタ
イミングチャートである。FIG. 11 is a timing chart comparing a conventional method and a method according to the present invention.
１０、２０ 同時双方向送受信装置（端局） １００、２００ 同時双方向送受信回路 １１０、２１０ データ送信フリップフロップ回路 １２０、２２０ 送信データ可変ディレイ回路 １３０、２３０ データ受信フリップフロップ回路 １４０、２４０ 検出記憶回路 １５０、２５０ 信号取り込み用クロック送信フリップ
フロップ回路 １６０、２６０ クロック可変ディレイ回路10, 20 Simultaneous bidirectional transmission / reception device (terminal station) 100, 200 Simultaneous bidirectional transmission / reception circuit 110, 210 Data transmission flip-flop circuit 120, 220 Transmission data variable delay circuit 130, 230 Data reception flip-flop circuit 140, 240 Detection storage circuit 150, 250 Clock transmission flip-flop circuit for signal capture 160, 260 Clock variable delay circuit
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K018 AA01 BA01 DA01 DA13 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5K018 AA01 BA01 DA01 DA13
Claims (3)
受信回路とを備え、送信回路から伝送線路に信号を送信
するとともに、受信回路にて伝送線路上の自局の信号と
他局からの信号との合成波から他局からの信号を受信し
て、端局間で同時に信号の送受信を可能とする同時双方
向送受信装置において、 送信回路から送信した信号が他局の受信回路に到着する
までの遅延時間を可変とする第１の可変ディレイ手段
と、自局から送信した信号を他局で取り込むための送信
回路から送信される信号取り込み用クロック信号が他局
の受信回路に到着するまでの遅延時間を可変とする第２
の可変ディレイ手段と、を有することを特徴とする同時
双方向送受信装置。A transmission circuit and a reception circuit are connected to the same transmission line, and a signal is transmitted from the transmission circuit to the transmission line. In a simultaneous bidirectional transmitting and receiving device that receives signals from other stations from the composite wave with the signal from the other station and enables simultaneous transmission and reception between the terminal stations, the signal transmitted from the transmitting circuit arrives at the receiving circuit of the other station First variable delay means for making the delay time until the transmission time variable, and a signal capturing clock signal transmitted from a transmitting circuit for capturing a signal transmitted from the own station by another station arrives at a receiving circuit of another station. 2nd variable delay time until
And a variable delay means.
おいて、他局から信号取り込み用クロック信号の遅延時
間を可変として信号列を受信し、自局から遅延時間を可
変として信号列を送信する操作を繰り返することによ
り、他局からの受信信号列の信号確定時間幅を検出し、
該検出結果を記憶する手段を有することを特徴とする同
時双方向送受信装置。2. The simultaneous bidirectional transmission / reception device according to claim 1, wherein the signal sequence is received from another station with a variable delay time of the signal capturing clock signal, and the signal sequence is transmitted from the own station with a variable delay time. By repeating the operation, the signal determination time width of the received signal sequence from another station is detected,
A simultaneous two-way transmitting / receiving apparatus comprising means for storing the detection result.
互いに同一の伝送線路を介して接続された信号送受信シ
ステムにおいて、互いに記憶された他局からの受信信号
列の信号確定時間幅の検出結果をもとに、相手同時双方
向送受信装置の第２の可変ディレイ手段の遅延時間を調
整して、他局からの受信信号列の信号確定時間幅内に信
号取り込み用クロック信号の位相を同期させることを特
徴とする信号送受信システム。3. A signal transmission / reception system according to claim 2, wherein the simultaneous two-way transmission / reception devices are connected to each other via the same transmission line. Based on the result, the delay time of the second variable delay means of the other party simultaneous bidirectional transmission / reception apparatus is adjusted, and the phase of the signal capturing clock signal is synchronized within the signal determination time width of the reception signal train from another station. A signal transmission / reception system, characterized in that:
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