JP4648095B2 - Signal transmission circuit and adjustment method thereof - Google Patents
Signal transmission circuit and adjustment method thereof Download PDFInfo
- Publication number
- JP4648095B2 JP4648095B2 JP2005162230A JP2005162230A JP4648095B2 JP 4648095 B2 JP4648095 B2 JP 4648095B2 JP 2005162230 A JP2005162230 A JP 2005162230A JP 2005162230 A JP2005162230 A JP 2005162230A JP 4648095 B2 JP4648095 B2 JP 4648095B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- transmission
- adjustment
- transmission circuit
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 37
- 230000008054 signal transmission Effects 0.000 title claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 326
- 230000008859 change Effects 0.000 claims description 27
- 230000002457 bidirectional effect Effects 0.000 claims description 7
- 238000013139 quantization Methods 0.000 claims description 4
- 230000004913 activation Effects 0.000 description 15
- 230000003111 delayed effect Effects 0.000 description 12
- 230000008569 process Effects 0.000 description 12
- 230000001934 delay Effects 0.000 description 11
- 238000012545 processing Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 8
- 230000010363 phase shift Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000013459 approach Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Landscapes
- Bidirectional Digital Transmission (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
本発明は、LSI間で信号線を介して信号を送受信する技術に関し、詳しくは、送受信の精度に関するパラメータを調整する技術に関する。 The present invention relates to a technique for transmitting and receiving signals between LSIs via signal lines, and more particularly to a technique for adjusting parameters related to transmission and reception accuracy.
LSIを複数用いた回路では、信号線を介してLSI間の通信が行われる。送信側のLSIは、送信する情報に応じて、所定サイクルで、信号線からハイ/ロウの電圧を出力する。受信側のLSIは、信号線の電圧変化が安定した期間に、受信した信号の認識を行う。すなわち、その期間において、受信した信号の電圧が予め設定されたスレッショルド電圧よりも高い場合にはハイと認識され、低い場合にはロウと認識される。 In a circuit using a plurality of LSIs, communication between LSIs is performed via signal lines. The LSI on the transmission side outputs a high / low voltage from the signal line in a predetermined cycle according to the information to be transmitted. The LSI on the receiving side recognizes the received signal during a period when the voltage change of the signal line is stable. That is, during that period, when the voltage of the received signal is higher than a preset threshold voltage, it is recognized as high, and when it is low, it is recognized as low.
一方、近年、LSI間の信号伝送の一技術として、同時双方向信号伝送(以下、「SBTL」と称する)が挙げられる。図8は同時双方向信号伝送の概要を示す説明図である。図の上方に示した二つのLSIは、1本のSBTL信号線を介して信号を送受信する。各LSIは、機能回路、すなわちLSI固有の機能を実現する通常の論理回路、およびSBTLを実現するためのSBTL送受信部が備えられている。SBTL送受信部は、更に、送信部と受信部を有している。 On the other hand, as a technique for signal transmission between LSIs in recent years, simultaneous bidirectional signal transmission (hereinafter, referred to as “SBTL”) can be cited. FIG. 8 is an explanatory diagram showing an outline of simultaneous bidirectional signal transmission. The two LSIs shown in the upper part of the figure transmit and receive signals via one SBTL signal line. Each LSI is provided with a functional circuit, that is, a normal logic circuit that realizes a function unique to the LSI, and an SBTL transmission / reception unit for realizing SBTL. The SBTL transmission / reception unit further includes a transmission unit and a reception unit.
図の下方には、SBTLの原理を模式的に示した。左側に示したLSIでは、図示したハイ(H)/ロウ(L)の送信信号および受信信号が同時に送受信されているものとする。SBTL信号線上の信号は、送信信号と受信信号とが合成された信号(以下、この合成信号をSBTL信号と称する場合がある。)となり、ハイ(H)、ミドル(M)、ロウ(L)の3値をとる。例えば、送信信号と受信信号の一方がハイ(H)、他方がロウ(L)となっている区間a,bでは、ミドル(M)となる。双方ともにロウ(L)となっている区間cでは、ロウ(L)となる。双方ともにハイ(H)となっている区間dでは、ハイ(H)となる。SBTL信号における3値ハイ(H)とミドル(M)の識別、ミドル(M)とロウ(L)の識別は、それぞれスレッショルド電圧Thm、Tmlに基づいて行われる。すなわち、このスレッショルド電圧は、言うなれば、SBTL信号を量子化する際の基準となる電圧である。ここで、量子化するとは、信号を2値化する、あるいは3値化する、あるいはそれ以上の多値化をするという意味である。LSIは、SBTL信号から送信信号を引くことによって、受信信号を抽出することができる。 In the lower part of the figure, the principle of SBTL is shown schematically. In the LSI shown on the left side, the illustrated high (H) / low (L) transmission signal and reception signal are simultaneously transmitted and received. The signal on the SBTL signal line is a signal obtained by combining the transmission signal and the reception signal (hereinafter, this combined signal may be referred to as an SBTL signal), and is high (H), middle (M), and low (L). The three values are taken. For example, in the sections a and b where one of the transmission signal and the reception signal is high (H) and the other is low (L), the middle (M) is obtained. In the section c in which both are low (L), it becomes low (L). In the section d in which both are high (H), it becomes high (H). Identification of ternary high (H) and middle (M) and identification of middle (M) and low (L) in the SBTL signal is performed based on threshold voltages Thm and Tml, respectively. In other words, this threshold voltage is, in other words, a voltage serving as a reference when quantizing the SBTL signal. Here, quantization means that the signal is binarized, ternarized, or multi-valued. The LSI can extract the reception signal by subtracting the transmission signal from the SBTL signal.
このようなSBTLにおいて、信号に対する認識精度を向上させるためには、信号の認識タイミングや、その認識に用いるスレッショルド電圧を正しく調整することが重要である。 In such SBTL, in order to improve the recognition accuracy of a signal, it is important to correctly adjust the recognition timing of the signal and the threshold voltage used for the recognition.
図9は送信信号,受信信号の信号波形とSBTL信号の信号波形との関係を示す説明図である。送信信号および受信信号が一定のサイクルCYLで送信されている場合を考える。受信信号のサイクルは、送信信号のサイクルに対して、時間Dcだけずれているものとする。この時、SBTL信号は、送信信号と受信信号とを合成した信号となるため、いずれか一方の電圧が変化する区間Puでは電圧が不安定となり、信号を正しく認識することができない。そこで、送信信号の電圧変化点と受信信号の電圧変化点との間に形成される電圧変化が安定している期間Psにおいて、信号を認識させるために、上記した調整を行う必要がある。以下、このような期間Psをウインドウ(Window)期間と称する。 FIG. 9 is an explanatory diagram showing the relationship between the signal waveform of the transmission signal and the reception signal and the signal waveform of the SBTL signal. Consider a case where a transmission signal and a reception signal are transmitted in a certain cycle CYL. It is assumed that the cycle of the reception signal is shifted by the time Dc from the cycle of the transmission signal. At this time, since the SBTL signal is a signal obtained by synthesizing the transmission signal and the reception signal, the voltage becomes unstable in the interval Pu in which one of the voltages changes, and the signal cannot be correctly recognized. Therefore, it is necessary to perform the above adjustment in order to recognize the signal in the period Ps in which the voltage change formed between the voltage change point of the transmission signal and the voltage change point of the reception signal is stable. Hereinafter, such a period Ps is referred to as a window period.
このように、信号の認識タイミングや、その認識に用いるスレッショルド電圧を調整する技術としては、例えば、下記の特許文献1に記載の技術が知られている。
As described above, as a technique for adjusting the signal recognition timing and the threshold voltage used for the recognition, for example, a technique described in
かかる技術においては、一方のLSIにおいて、他方のLSIに対し既知の調整パターンを送信すると共に、他方のLSIから送信された既知の調整パターンを受信して、それら調整パターンを正しく認識できるように、可変抵抗の抵抗設定値を変化させることにより、スレッショルド電圧を調整していた。また、一方のLSIにおいて、同じくそれら調整パターンをウインドウ期間で認識できるように、受信側の可変ディレイヤにおけるディレイ(遅延量)を段階的に変化させることにより、認識タイミングを調整していた。 In such a technique, in one LSI, a known adjustment pattern is transmitted to the other LSI, and a known adjustment pattern transmitted from the other LSI is received so that the adjustment pattern can be correctly recognized. The threshold voltage was adjusted by changing the resistance setting value of the variable resistor. In addition, in one LSI, the recognition timing is adjusted by changing the delay (delay amount) in the variable delay layer on the receiving side stepwise so that the adjustment patterns can be recognized in the window period.
近年、LSIにおける処理速度の向上に伴い、LSI間における信号の伝送速度の向上が望まれている。このような信号の伝送速度の向上は、図9において、信号のサイクルCYLの短縮化を意味し、必然的に信号のウインドウ期間Psは狭くなる傾向にある。 In recent years, with an increase in processing speed in LSIs, an improvement in signal transmission speed between LSIs is desired. Such an improvement in signal transmission speed means shortening of the signal cycle CYL in FIG. 9, and the signal window period Ps inevitably tends to be narrowed.
一方、このような状況において、LSIにおける製造バラツキや、LSI間における信号線の遅延バラツキや、LSIに与えるクロック信号のクロックドライバの製造バラツキや、クロック信号線の遅延バラツキなどが発生すると、それらバラツキによって、電圧の不安定な期間Puが広くなる場合があり、そのような場合には、期間Puが広くなった分、ウインドウ期間Psがさらに狭くなってしまう。
このように、信号におけるウインドウ期間Psが狭くなると、信号を正しく認識することができる期間が短くなってしまうため、信号に対する認識精度が落ちてしまうという問題があった。
On the other hand, if there are manufacturing variations in LSIs, signal line delay variations between LSIs, clock driver clock signal variations applied to LSIs, clock signal line delay variations, etc., in these situations, these variations occur. In some cases, the unstable period Pu of the voltage becomes wide. In such a case, the window period Ps becomes narrower as the period Pu becomes wider.
As described above, when the window period Ps in the signal is narrowed, the period in which the signal can be correctly recognized is shortened, so that there is a problem that the recognition accuracy for the signal is lowered.
これに対し、上記した特許文献1に記載の技術では、調整パターンをウインドウ期間で認識できるように、認識タイミングを調整すると共に、調整パターンを正しく認識できるように、スレッショルド電圧を調整しているため、与えられたウインドウ期間に対しては、最適な認識を行うことは可能であるが、上記のようなウインドウ期間自体が狭くなることに対しては、何ら対処することができなかった。
On the other hand, in the technique described in
従って、本発明の目的は、上記した従来技術の問題点を解決し、信号におけるウインドウ期間を広げるよう調整でき、信号に対する認識精度を向上させることが可能な技術を提供することにある。 Accordingly, an object of the present invention is to provide a technique that can solve the above-described problems of the prior art, can be adjusted to widen a window period in a signal, and can improve the recognition accuracy for the signal.
上記した目的の少なくとも一部を達成するために、本発明の伝送回路は、信号線を介して信号の同時双方向信号伝送を行う伝送回路であって、
送信すべき信号の送信タイミングを設定するための送信タイミング設定部と、
前記設定の調整を開始するための開始指示を、前記伝送回路内、および前記信号線に接続された他の伝送回路に指示する開始指示部と、
前記開始指示の後に、前記他の伝送回路に、調整用信号を送信する調整用信号送信部と、
前記他の伝送回路に送信した前記調整用信号と前記他の伝送回路から受信した調整用信号とを合成した場合における信号の認識結果に基づいて、前記送信タイミングの設定を調整する送信タイミング設定調整部と、
を備えることを要旨とする。
In order to achieve at least a part of the above object, a transmission circuit of the present invention is a transmission circuit that performs simultaneous bidirectional signal transmission of a signal via a signal line,
A transmission timing setting unit for setting the transmission timing of a signal to be transmitted;
A start instruction unit for instructing a start instruction for starting the adjustment of the setting in the transmission circuit and another transmission circuit connected to the signal line;
After the start instruction, an adjustment signal transmitter that transmits an adjustment signal to the other transmission circuit;
Transmission timing setting adjustment for adjusting the setting of the transmission timing based on a signal recognition result when the adjustment signal transmitted to the other transmission circuit and the adjustment signal received from the other transmission circuit are combined. And
It is a summary to provide.
このように、本発明の伝送回路では、送信タイミング設定部によって、送信すべき信号の送信タイミングを設定し、調整時には、他の伝送回路に送信した調整用信号と他の伝送回路から受信した調整用信号とを合成した場合における信号の認識結果に基づいて、その送信タイミングの設定を調整している。 As described above, in the transmission circuit of the present invention, the transmission timing setting unit sets the transmission timing of the signal to be transmitted, and at the time of adjustment, the adjustment signal transmitted to the other transmission circuit and the adjustment received from the other transmission circuit. The setting of the transmission timing is adjusted based on the signal recognition result when the signal is combined.
従って、本発明の伝送回路によれば、LSIにおける製造バラツキなどによって、ウインドウ期間が狭い場合でも、信号の認識結果に基づいて、送信タイミングの設定を調整することにより、送信信号の電圧変化点と受信信号の電圧変化点との時間的ずれを縮小して、ウインドウ期間を広げることができ、信号に対する認識精度を向上させることができる。 Therefore, according to the transmission circuit of the present invention, even when the window period is narrow due to manufacturing variations in LSI, etc., by adjusting the setting of the transmission timing based on the signal recognition result, The time lag from the voltage change point of the received signal can be reduced to widen the window period, and the recognition accuracy for the signal can be improved.
本発明の伝送回路において、前記設定調整部は、前記認識結果に基づいて、送信した前記調整用信号の電圧変化点と受信した前記調整用信号の電圧変化点との間に形成されるウインドウ期間が最大となるように、前記送信タイミングの設定を調整することが好ましい。 In the transmission circuit according to the aspect of the invention, the setting adjustment unit may form a window period formed between the voltage change point of the transmitted adjustment signal and the voltage change point of the received adjustment signal based on the recognition result. It is preferable to adjust the setting of the transmission timing so as to maximize the value.
このように、ウインドウ期間が最大となるように、送信タイミングの設定を調整することにより、信号に対する認識精度を最適化することができる。 In this way, by adjusting the transmission timing setting so that the window period is maximized, the recognition accuracy for the signal can be optimized.
本発明の伝送回路において、受信した信号を認識するための認識タイミング、および受信した信号の量子化の基準となるスレッショルド電圧の少なくとも一方を設定するための設定部と、
前記他の伝送回路に送信した前記調整用信号と前記他の伝送回路から受信した調整用信号とを合成した場合における信号の認識結果に基づいて、前記設定部における前記設定を調整する設定調整部と、
をさらに備えることが好ましい。
In the transmission circuit of the present invention, a setting unit for setting at least one of a recognition timing for recognizing a received signal and a threshold voltage serving as a reference for quantization of the received signal;
A setting adjustment unit that adjusts the setting in the setting unit based on a signal recognition result when the adjustment signal transmitted to the other transmission circuit and the adjustment signal received from the other transmission circuit are combined. When,
It is preferable to further comprise.
このように構成することにより、送信すべき信号の送信タイミングに加えて、受信した信号の認識タイミングや受信した信号の量子化の基準となるスレッショルド電圧の設定も調整することができるため、信号をより正しく認識することができ、信号に対する認識精度をさらに向上させることができる。 By configuring in this way, in addition to the transmission timing of the signal to be transmitted, it is possible to adjust the recognition timing of the received signal and the threshold voltage setting that serves as a reference for the quantization of the received signal. Recognition can be performed more correctly, and recognition accuracy for signals can be further improved.
本発明の他の態様としての伝送回路は、信号線を介して信号の同時双方向信号伝送を行う伝送回路であって、
送信すべき信号である送信信号の送信タイミングを制御する送信ディレイヤと、
前記送信ディレイヤに対して前記送信タイミングを変更するためのディレイ設定値を指示し、前記信号線を介して受信する信号である受信信号と前記送信信号との合成信号であるSBTL合成信号において、前記送信信号の電圧変化点と前記受信信号の電圧変化点との間に形成され、電圧変化が安定した期間であるウインドウ期間を変更するディレイ制御部と、
を備えることを要旨とする。
このように、本発明の他の態様としての伝送回路では、ディレイ制御部は、送信ディレイヤに対してディレイ設定値を指示することにより、送信信号の送信タイミングを変更してウインドウ期間を変更するので、ウインドウ期間を広げることができ、SBTL合成信号(受信信号)に対する認識精度を向上させることができる。
なお、本発明は、上記した伝送回路などの装置発明の態様に限ることなく、伝送回路の調整方法などの方法発明としての態様で実現することも可能である。
A transmission circuit according to another aspect of the present invention is a transmission circuit that performs simultaneous bidirectional signal transmission of a signal via a signal line,
A transmission delayer that controls transmission timing of a transmission signal that is a signal to be transmitted;
Instructing a delay setting value for changing the transmission timing to the transmission delayer, and in a SBTL combined signal that is a combined signal of the reception signal that is a signal received via the signal line and the transmission signal, A delay control unit that is formed between the voltage change point of the transmission signal and the voltage change point of the reception signal, and changes a window period in which the voltage change is stable;
It is a summary to provide.
As described above, in the transmission circuit according to another aspect of the present invention, the delay control unit changes the window period by changing the transmission timing of the transmission signal by instructing the delay setting value to the transmission delayer. The window period can be extended, and the recognition accuracy for the SBTL synthesized signal (received signal) can be improved.
Note that the present invention is not limited to the above-described aspects of the device invention such as the transmission circuit, and can also be realized as a method invention such as a transmission circuit adjustment method.
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
A.伝送回路の構成:
B.パラメータ調整処理:
C.実施例の効果:
D.変形例:
Hereinafter, embodiments of the present invention will be described in the following order based on examples.
A. Transmission circuit configuration:
B. Parameter adjustment processing:
C. Effects of the embodiment:
D. Variations:
A.伝送回路の構成:
図1は本発明の一実施例としての伝送回路の構成を示すブロック図である。この伝送回路100は、機能回路10とSBTL送受信回路12を内蔵しており、外部に可変抵抗34を備えている。また、この伝送回路100は、SBTL信号線36および調整制御信号線38を介して、同様構成の他の伝送回路と接続されている。
A. Transmission circuit configuration:
FIG. 1 is a block diagram showing a configuration of a transmission circuit as an embodiment of the present invention. The
機能回路10は、伝送回路100が適用される部位に応じて、種々の回路が該当する。例えば、この伝送回路100がルータに適用される場合には、ルータ内の転送エンジンやクロスバスイッチなどが該当する。また、機能回路10には、外部からのクロック信号がPLL回路32を介して入力されており、機能回路10は、このクロック信号に基づいて動作する。
The
なお、本実施例においては、伝送回路100は単体のLSIとして構成しているが、機能回路10とSBTL送受信回路12とで別々のLSIとして構成するようにしてもよい。
In this embodiment, the
SBTL送受信回路12には、図示する機能ブロックがそれぞれハードウェアにて構成されている。これらの機能ブロックの一部は、ソフトウェアによって構成、すなわちCPUが所定のプログラムを実行することによって実現する構成としてもよい。
In the SBTL transmission /
送信部18は、機能回路10から受け取った送信信号を可変ディレイヤ20,送信側アンプを介してSBTL信号線36に送信する。可変ディレイヤ20は、送信部18からの信号をSBTL信号線36に送信するタイミングを段階的に遅らせる回路である。この可変ディレイヤ20のディレイを変更して、送信すべき信号の送信タイミングを調整することにより、後述するように、信号のウインドウ期間を調整することができる。
The
受信部22は、SBTL信号線36からの信号を受信側アンプ,可変ディレイヤ24を介して受信する。受信側アンプには、スレッショルド電圧Thm、Tmlを調整するために、前述した可変抵抗34が接続されている。受信側アンプでは、このスレッショルド電圧Thm、Tmlに基づいて、SBTL信号におけるハイ/ミドル/ローの3値を識別する。その上で、SBTL信号から送信信号を引くことによって、受信信号を抽出する。可変ディレイヤ24は、抽出した受信信号を受信部22に出力するタイミングを段階的に遅らせる回路である。可変ディレイヤ24のディレイを調整することにより、受信信号を受信部40が認識する認識タイミングを調整することができる。
The receiving
SBTL送受信回路12には、上述した種々のパラメータ、すなわち、送信側ディレイ、受信側ディレイ、スレッショルド電圧を調整するための回路が設けられている。調整起動制御部14は、外部から入力される調整起動信号に基づいて、これらの調整処理を起動し、処理全体の制御を行う。調整起動制御部14は、他方の伝送回路における調整起動制御部との間で、調整制御信号線38を介して調整制御信号をやり取りし、互いに同期させながら調整処理を進行させる。
The SBTL transmission /
送信側調整制御部16は、調整開始の指示を調整起動制御部14から受けると、送信部18に、送信抑止の指示を出すと共に、予め用意された調整パターンを送出する。これにより、送信部18は、機能回路10からの送信信号の送信を一旦停止し、代わりに、送信側調整制御部16から受け取った調整パターンをSBTL信号線36に送信する。他方の伝送回路においても、同様に、調整開始の指示により、調整パターンがSBTL信号線36に送信されるため、SBTL信号線36には、双方の伝送回路から、調整パターンが同期して出力されることになる。この調整パターンは、後述する送信側ディレイ、受信側ディレイ、スレッショルド電圧の調整に活用される。
Upon receiving an adjustment start instruction from the adjustment
一方、受信側調整制御部26も、調整開始の指示を調整起動制御部14から受けると、受信部22に、受信抑止の指示を出す。これにより、受信部22は、機能回路10への受信信号の送信を一旦停止する。
On the other hand, when receiving the adjustment start instruction from the adjustment
送信側調整制御部16は、送信側の可変ディレイヤ20にディレイ設定値を与え、そのディレイ設定値を段階的に変化させることにより、送信側ディレイの調整を行う。また、受信側調整制御部26も、受信側の可変ディレイヤ24にディレイ設定値を与え、そのディレイ設定値を段階的に変化させることにより、受信側ディレイの調整を行う。さらに、受信側調整制御部26は、可変抵抗34に抵抗設定値を与え、その抵抗設定値を段階的に変化させることにより、スレッショルド電圧の調整を行う。
The transmission side
またこのとき、送信側調整制御部16は、可変ディレイヤ20に与えたディレイ設定値を、受信側調整制御部26は、可変ディレイヤ24に与えたディレイ設定値と34に与えた抵抗設定値を、それぞれ、最適設定値決定部28に通知する。
Further, at this time, the transmission side
先に説明した通り、調整が開始されると、SBTL信号線36には、調整パターンが流れる。これを、受信部22が、受信側アンプ,可変ディレイヤ24を介して受信信号として受け取り、この調整パターンを正しく認識したか否か、すなわち、読み取り可否を判定し、その判定結果を受信側調整制御部26を介して最適設定値決定部28に送出する。
As described above, when adjustment is started, an adjustment pattern flows through the
最適設定値決定部28は、通知された設定値と、それに対する判定結果と、を対応付けて、バッファ30内の判定結果テーブルに格納する。その後、最適設定値決定部28は、判定結果テーブルの中から、最適な設定値の組み合わせを決定し、それら設定値を、送信側調整制御部16,受信側調整制御部26に通知すると共に、バッファ30内において、新たな既設定値として書き換える。送信側調整制御部16は、通知された最適なディレイ設定値を可変ディレイヤ20に与え、受信側調整制御部26は、最適なディレイ設定値を可変ディレイヤ24に、最適な抵抗設定値を可変抵抗34に、それぞれ与える。
The optimum setting
図2は図1に示す伝送回路が二つ、信号線を介して接続されている様子を示す説明図である。伝送回路100A,100Bは、互いに同一構成であり、SBTL信号線36を介して接続されている。なお、図では、主要な構成要素のみが記載されている。また、これら伝送回路100A,100Bには、クロック発生回路400からクロックドライバ300を介して出力されたクロック信号が分岐して、クロックドライバ200A,200Bを介して入力されており、それらクロック信号は、各々PLL回路32A,32Bを介して機能回路10A,10Bに入力されている。
FIG. 2 is an explanatory diagram showing a state in which two transmission circuits shown in FIG. 1 are connected via a signal line. The
このように、本実施例では、同じクロック発生回路400から出力されたクロック信号を、伝送回路100A,100Bでの動作の基準として用いている。従って、伝送回路100Aと100Bとで原振を同じとし、送信信号の電圧変化点が、伝送回路100A,100Bにおいて時間的に同時になるようにしている(すなわち、送信信号の位相が一致するようにしている)。また、本実施例では、伝送回路100A,100B間を接続するSBTL信号線36のディレイ(配線ディレイ)を、伝送回路100A,100Bにおける動作周波数の逓倍になるように設定している。こうすることにより、理想条件において、信号のウインドウ期間が最大となるようにしている。
As described above, in this embodiment, the clock signal output from the same
本実施例において、送信側の可変ディレイヤ20は、請求項における送信タイミング設定部に、調整起動制御部14は、請求項における開始指示部に、送信側調整制御部16および送信部18は、請求項における調整用信号送信部に、送信側調整制御部16,最適設定値決定部28およびバッファ30は、送信タイミング設定調整部に、それぞれ相当する。さらに、受信側の可変ディレイヤ24または可変抵抗34は、請求項における設定部に、受信側調整制御部26,最適設定値決定部28およびバッファ30は、請求項における設定調整部に、それぞれ相当する。
In this embodiment, the
本実施例の伝送回路100は、以上の構成により、送信側ディレイ、受信側ディレイ、スレッショルド電圧を調整し、精度良くSBTLを実現することができる。以下、具体的にこれらのパラメータの調整処理について説明する。
With the above configuration, the
B.パラメータ調整処理:
図3は図1の伝送回路におけるパラメータ調整処理の処理手順を示すフローチャートである。伝送回路100の各機能ブロックが連携して実行する処理を示した。まず、調整起動制御部14は、外部から調整起動信号が入力されると(ステップS100)、調整処理を起動し、調整制御信号によって他方の伝送回路に調整開始指示を伝達する(ステップS102)。これにより、SBTL信号線36に接続された双方の伝送回路が同期して動作を開始することになる。
B. Parameter adjustment processing:
FIG. 3 is a flowchart showing a processing procedure of parameter adjustment processing in the transmission circuit of FIG. A process executed in cooperation with each functional block of the
次に、調整起動制御部14は、送信側調整制御部16および受信側調整制御部26に対して調整開始を指示し、これら送信側調整制御部16,受信側調整制御部26は、送信部18,受信部22に送受信の抑止を指示し、送信部18,受信部22と機能回路10との信号の送受信を停止させる(ステップS104)。さらに、調整起動制御部14は、外部から入力した調整動作モード信号に従って、デフォルト設定モード、既設定利用モード、調整モードの3通りの調整処理のいずれかを選択する(ステップS106)。なお、調整動作モード信号に従って選択する代わりに、予め、動作モードを設定しておくようにしてもよいし、前回調整時からの経過時間などに基づいて調整起動制御部14が自立的に判断するようにしてもよい。
Next, the adjustment
デフォルト設定モードでは、調整起動制御部14からの指示に従い、予め用意された各デフォルト値を、送信側調整制御部16は可変ディレイヤ20に、受信側調整制御部26は可変ディレイヤ24と可変抵抗34に、それぞれ、設定値として設定する(ステップS108)。また、既設定利用モードでは、調整起動制御部14からの指示に従い、最適設定値決定部28が、バッファ30に既設定値として格納されている従前の設定値を読み出して、送信側調整制御部16,受信側調整制御部26に通知し、送信側調整制御部16は通知された設定値を可変ディレイヤ20に、受信側調整制御部26は可変ディレイヤ24と可変抵抗34に、それぞれ設定する(ステップS110)。
In the default setting mode, in accordance with an instruction from the adjustment
一方、調整モードでは、調整起動制御部14からの指示に従い、送信側調整制御部16は、可変ディレイヤ20に、調整開始時のディレイ設定値として、例えば、ディレイ0を、受信側調整制御部26は、可変ディレイヤ24に同じく調整開始時のディレイ設定値としてディレイ0を、可変抵抗34に、調整開始時の抵抗設定値としてThを、それぞれ、設定する。その上で、送信側調整制御部16が、調整パターンを送信部18等を介してSBTL信号線36に送信する(ステップS112)。これと同期して、他方の伝送回路からもSBTL信号線36に調整パターンが送信されるため、SBTL信号線36には、双方の伝送回路から調整パターンが流れる。そこで、これら調整パターンを、受信部22が、受信側アンプ等を介して受信信号として受信する(ステップS112)。そして、受信部22は、調整パターンを正しく認識したか否かを判定し、その判定結果を受信側調整制御部26を介して最適設定値決定部28に送出する。最適設定値決定部28は、送信側調整制御部16,受信側調整制御部26から通知された設定値と、それに対する判定結果と、を対応付けて、バッファ30内の判定結果テーブルに格納する(ステップS114)。受信側調整制御部26は、可変ディレイヤ24における全ディレイについて判定が完了するまで、順次、可変ディレイヤ24に対するディレイ設定値、すなわち、受信側ディレイを変更しながら、ステップS112、S114の調整処理を繰り返し実行する(ステップS116、S118)。
On the other hand, in the adjustment mode, in accordance with an instruction from the adjustment
図4は受信側ディレイの調整方法を示す説明図である。図の上方には、調整パターンの例を示した。調整パターンとは、「ハイ・ロウ・ハイ・ロウ...」のように予め定められたシーケンスで送出される信号である。ここでは、「ハイ→ロウ→ハイ」の切り換えの信号、「ロウ→ハイ→ロウ」の切り換えの信号を図示した。受信側ディレイの調整時には、図1に示した可変ディレイヤ24を段階的に調整して、受信部22がこの信号を認識するタイミングを変更する。図には、ディレイ0〜ディレイ18の19段階でディレイ設定値を変更する例を示した。
FIG. 4 is an explanatory diagram showing a method of adjusting the reception side delay. An example of the adjustment pattern is shown in the upper part of the figure. The adjustment pattern is a signal transmitted in a predetermined sequence such as “high / low / high / low ...”. Here, a signal for switching “high → low → high” and a signal for switching “low → high → low” are shown. When adjusting the reception side delay, the
図示する通り、受信側ディレイを変更していくと、調整パターンを正しく認識できるタイミングと、誤って認識してしまうタイミングとが現れる。調整パターンは既知の信号であるから、受信部22において、認識結果がこの既知の信号と一致するか否かを判定することで、調整パターンを正しく認識したか否かを判定することができる。図の例では、ディレイ1〜13が正しく信号を認識できるタイミング(白丸で示す)、その他が誤って認識してしまうタイミング(黒丸で示す)である。図の下方には、調整時の判定結果を格納するテーブルを示した。受信側調整制御部26が、受信側ディレイを変更しながら、受信部22が、調整パターンを正しく認識したか否かを判定し、最適設定値決定部28が、図示する形式で、その判定結果をバッファ30に格納する。
As shown in the figure, when the reception-side delay is changed, a timing at which the adjustment pattern can be correctly recognized and a timing at which it is erroneously recognized appear. Since the adjustment pattern is a known signal, the receiving
こうして、可変ディレイヤ24における全ディレイについて判定が完了すると、次に、受信側調整制御部26は、全スレッショルド電圧についての判定が完了するまで、順次、可変抵抗34に対する抵抗設定値、すなわち、スレッショルド電圧を変更しながら、ステップS112〜S118の調整処理を繰り返し実行する(ステップS120、S122)。
When the determination for all delays in the
図5はスレッショルド電圧の調整方法を示す説明図である。図の上方には、調整パターンの例を示した。スレッショルド電圧の調整処理では、図1に示した可変抵抗34を段階的に調整して、スレッショルド電圧を変更する。図には、7段階でスレッショルド電圧を変更する例を示した。図では、受信側ディレイも併せて調整するものとして示している。
FIG. 5 is an explanatory diagram showing a method for adjusting the threshold voltage. An example of the adjustment pattern is shown in the upper part of the figure. In the threshold voltage adjustment process, the
受信側ディレイ調整処理と同様、スレッショルド電圧および受信側ディレイをそれぞれ変更していくと、調整パターンを正しく認識できる場合(白丸で示す)と、誤って認識してしまう場合(黒丸で示す)とが現れる。図の下方には、調整時の判定結果を格納するテーブルを示した。受信側ディレイとスレッショルド電圧の組み合わせに対して判定結果を格納する二次元的なテーブルとなる。 As with the reception-side delay adjustment process, when the threshold voltage and the reception-side delay are changed, the adjustment pattern can be recognized correctly (indicated by a white circle) or incorrectly recognized (indicated by a black circle). appear. A table for storing determination results at the time of adjustment is shown below the figure. This is a two-dimensional table that stores determination results for combinations of reception-side delays and threshold voltages.
図示するように、スレッショルド電圧に応じて、調整パターンを正しく認識可能な受信側ディレイの範囲は変動する。図の例では、閾値電圧Th1の方が、Th0よりも、調整パターンを正しく認識することが可能な受信側ディレイの範囲が広くなっている。 As shown in the figure, the range of the reception side delay in which the adjustment pattern can be correctly recognized varies depending on the threshold voltage. In the example shown in the figure, the threshold voltage Th1 has a wider reception side delay range in which the adjustment pattern can be correctly recognized than Th0.
こうして、全スレッショルド電圧について判定が完了すると、次に、送信側調整制御部16は、可変ディレイヤ20における全ディレイについての判定が完了するまで、順次、可変ディレイヤ20に対するディレイ設定値、すなわち、送信側ディレイを変更しながら、ステップS112〜S122の調整処理を繰り返し実行する(ステップS124、S126)。
When the determination for all the threshold voltages is completed in this manner, the transmission side
図6は送信側ディレイの調整方法を示す説明図である。すなわち、図6は調整パターンを図2におけるA点,B点での送信信号およびSBTL信号としてそれぞれ示している。図6において、(a)は理想条件での状態を示し、(b)は最悪条件での状態を示し、(c)は(b)の最悪条件の状態から送信側ディレイを調整して送信タイミングを補正した状態を示す。また、(a)〜(c)の各々において、上段から順番に、A点での送信信号(すなわち、伝送回路100Aの送信側アンプから出力された送信信号)、B点での送信信号(すなわち、伝送回路100Bの送信側アンプから出力された送信信号)、A点でのSBTL信号(すなわち、伝送回路100Aにおける送信信号と受信信号とを合成した信号)、B点でのSBTL信号(すなわち、伝送回路100Bにおける送信信号と受信信号とを合成した信号)を、それぞれ示す。
FIG. 6 is an explanatory diagram showing a method for adjusting the transmission side delay. That is, FIG. 6 shows the adjustment patterns as transmission signals and SBTL signals at points A and B in FIG. In FIG. 6, (a) shows the state under ideal conditions, (b) shows the state under worst conditions, and (c) shows the transmission timing by adjusting the transmission side delay from the state under worst conditions of (b). The state where is corrected. In each of (a) to (c), the transmission signal at point A (that is, the transmission signal output from the transmission side amplifier of the
図6(a)に示すように、理想条件においては、伝送回路100AにおけるA点での送信信号の位相と、伝送回路100BにおけるB点での送信信号の位相は、互いに一致している(すなわち、送信信号同士の電圧変化点が一致している)。一方、伝送回路100Bから出力された送信信号がSBTL信号線36を伝送してA点に至り伝送回路100Aにおける受信信号になると、その受信信号は、SBTL信号線36の配線ディレイ分、位相が遅れた信号となる。しかも、SBTL信号線36の配線ディレイは、伝送回路100A,100Bにおける動作周波数の逓倍になるように設定されているため、A点においては、送信信号の位相と受信信号の位相とは一致することになる(すなわち、送信信号の電圧変化点と受信信号の電圧変化点とが一致することになる)。同様に、伝送回路100Aから出力された送信信号がSBTL信号線36を伝送してB点に至り、伝送回路100Bにおける受信信号になると、その受信信号も、SBTL信号線36の配線ディレイ分、位相が遅れた受信信号となる。従って、B点においても、送信信号の位相と受信信号の位相とは一致することになる。
As shown in FIG. 6A, under ideal conditions, the phase of the transmission signal at point A in the
よって、理想条件においては、A点,B点とも、送信信号と受信信号とを合成して成るSBTL信号のウインドウ期間は最大となる。 Therefore, under the ideal conditions, the window period of the SBTL signal formed by combining the transmission signal and the reception signal is the maximum at both points A and B.
これに対し、最悪条件においては、図6(b)に示すごとくになる。前述したとおり、このような伝送回路において、LSIにおける製造バラツキや、LSI間における信号線の遅延バラツキや、LSIに与えるクロック信号のクロックドライバの製造バラツキや、クロック信号線の遅延バラツキなどが発生すると、それらバラツキによって、電圧の不安定な期間が広くなり、反対に、その分、ウインドウ期間は狭くなる。従って、そのようなバラツキが発生した場合、その最悪条件においては、SBTL信号のウインドウ期間は最小となる。 On the other hand, the worst condition is as shown in FIG. As described above, in such a transmission circuit, when manufacturing variations in LSIs, signal line delay variations between LSIs, clock signal clock driver manufacturing variations applied to LSIs, clock signal line delay variations, etc. occur. Due to these variations, the unstable period of voltage becomes wide, and conversely, the window period becomes narrow accordingly. Therefore, when such a variation occurs, the window period of the SBTL signal is minimized under the worst condition.
具体的には、図6(b)に示すように、伝送回路100AにおけるA点での送信信号の位相と、伝送回路100BにおけるB点での送信信号の位相は、発生したバラツキの分だけ互いにずれる(すなわち、送信信号同士の電圧変化点が時間的にずれる)。一方、前述したとおり、伝送回路100Bからの送信信号がSBTL信号線36を介してA点に至り、伝送回路100Aにおける受信信号になると、その受信信号は、SBTL信号線36の配線ディレイ分、位相が遅れた信号となり、しかも、SBTL信号線36の配線ディレイは動作周波数の逓倍になるように設定されている。従って、バラツキにより送信信号同士が位相ずれを起こしていた分、A点においては、送信信号の位相に対して、受信信号の位相がずれることになる(すなわち、送信信号の電圧変化点と受信信号の電圧変化点とが時間的にずれることになる)。同様に、伝送回路100Aからの送信信号がSBTL信号線36を介してB点に至り、伝送回路100Bにおける受信信号になると、その受信信号も、SBTL信号線36の配線ディレイ分、位相が遅れた受信信号となる。従って、バラツキにより送信信号同士が位相ずれを起こしていた分、B点においても、送信信号の位相に対して、受信信号の位相がずれることになる。
Specifically, as shown in FIG. 6B, the phase of the transmission signal at the point A in the
よって、バラツキが発生した場合において、その最悪条件では、A点,B点とも、送信信号と受信信号とを合成して成るSBTL信号のウインドウ期間は最小となってしまう。 Therefore, when variation occurs, under the worst condition, the window period of the SBTL signal formed by combining the transmission signal and the reception signal at the points A and B is minimized.
そこで、本実施例では、このようなバラツキが発生している場合でも、送信側ディレイを変更して、送信すべき信号の送信タイミングを調整することにより、図6(c)に示すように、SBTL信号のウインドウ期間が、理想条件の場合と同様に最大となるように調整する。 Therefore, in this embodiment, even when such a variation occurs, by changing the transmission side delay and adjusting the transmission timing of the signal to be transmitted, as shown in FIG. The window period of the SBTL signal is adjusted so as to be maximized as in the ideal condition.
例えば、伝送回路100B側はそのままで、伝送回路100A側のみ、可変ディレイヤ20に対するディレイ設定値、すなわち、送信側ディレイを変更して、伝送回路100Aの送信側アンプから出力される送信信号の位相(すなわち、送信すべき信号の送信タイミング)を遅くすると、伝送回路100AにおけるA点での送信信号の位相は、伝送回路100BにおけるB点での送信信号の位相に近づき、送信信号同士の位相ずれは縮小する(すなわち、送信信号同士の電圧変化点の時間的ずれは縮小する)。また、このように伝送回路100Bからの送信信号の位相はそのままであり、SBTL信号線36を介してA点に至った受信信号の位相もそのままとなるため、A点においては、送信信号の位相が遅くなると、受信信号の位相に近づき、送信信号と受信信号との位相ずれも縮小する(すなわち、送信信号の電圧変化点と受信信号の電圧変化点との時間的ずれも縮小する)。従って、伝送回路100Aの送信側アンプから出力される送信信号の位相を、バラツキにより発生した位相ずれ分遅くすると、A点において、送信信号の位相は遂に受信信号の位相と一致して、両者の位相ずれはなくなる。これにより、A点において、送信信号と受信信号とを合成して成るSBTL信号のウインドウ期間を最大にすることができる。
For example, with the
一方、伝送回路100Aからの送信信号の位相が遅くなると、SBTL信号線36を介してB点に至った受信信号の位相も遅くなる。従って、B点においては、送信信号の位相はそのままで、受信信号の位相が遅くなるため、受信信号の位相は、送信信号の位相に近づき、送信信号と受信信号との位相ずれも縮小する。従って、上記のごとく、伝送回路100Aの送信側アンプから出力される送信信号の位相を、バラツキにより発生した位相ずれ分遅くすると、B点においては、受信信号の位相は遂に送信信号の位相と一致して、両者の位相ずれはなくなる。これにより、B点においても、送信信号と受信信号とを合成して成るSBTL信号のウインドウ期間を最大にすることができる。
On the other hand, when the phase of the transmission signal from the
図7Aおよび図7Bは同じく送信側ディレイの調整方法を示す説明図である。送信側ディレイの調整処理では、前述したとおり、例えば、伝送回路100A側において、図1に示した可変ディレイヤ20を段階的に調整して、送信側アンプから出力される送信信号の位相を変更する(すなわち、送信すべき信号の送信タイミングを変更する)。図7Aは送信側ディレイをディレイ0に設定した場合を示し、図7Bは送信側ディレイをディレイnに設定した場合を示している。各図において、上方には、伝送回路100A側における、調整パターンである送信信号,受信信号の例を示した。図では、送信側ディレイを変更して或る値に設定した場合に、受信側ディレイとスレッショルド電圧も併せて調整するものとして示している。送信側ディレイを変更して或る値に設定したときに、スレッショルド電圧および受信側ディレイをそれぞれ変更していくと、調整パターンを正しく認識できる場合(白丸で示す)と、誤って認識してしまう場合(黒丸で示す)とが現れる。
FIG. 7A and FIG. 7B are explanatory views showing a method for adjusting the transmission side delay. In the transmission-side delay adjustment processing, as described above, for example, on the
そうして、送信側ディレイを変更するたびに、このような受信側ディレイとスレッショルド電圧の変更を行って、それぞれの判定結果を導き出す。各図において、下方には、調整時の判定結果を格納するテーブルを示した。テーブルには、送信側ディレイの設定した値ごとに、受信側ディレイとスレッショルド電圧の組み合わせに対する判定結果を格納していく。 Thus, each time the transmission side delay is changed, the reception side delay and the threshold voltage are changed, and the respective determination results are derived. In each figure, a table storing determination results at the time of adjustment is shown below. The table stores the determination result for the combination of the reception side delay and the threshold voltage for each set value of the transmission side delay.
図7Aに示すように、伝送回路100A側において、送信側ディレイがディレイ0の場合には、上述したように、バラツキに起因して送信信号と受信信号と位相ずれを起こしている。これに対し、送信側ディレイをディレイnに変更した場合には、バラツキ分が吸収されて、送信信号と受信信号とは位相が一致して、理想状態となる。この結果、送信側ディレイがディレイ0の場合よりも、ディレイnに変更した場合の方が、調整パターンを正しく認識することが可能なウインドウ期間が広くなっている。
As shown in FIG. 7A, on the
こうして、伝送回路100A側における送信側ディレイを変更して、全ディレイについて判定が完了すると、次に、伝送回路100B側における送信側ディレイを変更して、同様の判定を行う。
Thus, when the transmission side delay on the
そして、伝送回路100A側における全ての送信側ディレイと、伝送回路100B側における全ての送信側ディレイについて、それぞれ、判定が完了すると、最適設定値決定部28は、バッファ30に格納された判定結果テーブルを参照して、まず、ウインドウ期間が最大となる送信側ディレイの値を求め、その値を送信側ディレイの最適設定値として決定する。次に、そのウインドウ期間において調整パターンを正しく認識可能な受信側ディレイの範囲が最も広くなるスレッショルド電圧の値を求め、その値をスレッショルド電圧の最適設定値として決定する。さらに、そのウインドウ期間において調整パターンを正しく認識できる受信側ディレイの中央値を求め、この中央値近傍で、受信側ディレイの最適設定値を決定する。なお、中央値は、白丸が付された領域の重心、白丸が付された受信側ディレイの上下限値、スレッショルド電圧の上下限値に基づいて個別に求められる中央値など、種々の方法で求めることができる。
When the determination is completed for all the transmission-side delays on the
こうして、判定結果テーブルの中から、最適設定値の組み合わせを決定すると、最適設定値決定部28は、それら最適設定値を、送信側調整制御部16,受信側調整制御部26に通知すると共に、バッファ30内において、新たな既設定値として書き換える。送信側調整制御部16は、通知された最適な送信側ディレイの設定値を可変ディレイヤ20に設定し、受信側調整制御部26は、通知された最適な受信側ディレイのディレイ設定値を可変ディレイヤ24に、最適な抵抗設定値を可変抵抗34に、それぞれ設定する(ステップS128)。
Thus, when the optimum setting value combination is determined from the determination result table, the optimum setting
以上で、デフォルト設定モード、既設定利用モード、調整モードのいずれかで、調整処理が終わると、調整起動制御部14からの指示により、送信側調整制御部16,受信側調整制御部26は、送信部18,受信部22に送受信の許可を指示し、送信部18,受信部22と機能回路10との信号の送受信を再開させる(ステップS130)。こうして、一連のパラメータ調整処理を完了する。
As described above, when the adjustment process is completed in any one of the default setting mode, the already-set use mode, and the adjustment mode, the transmission side
C.実施例の効果:
以上説明したように、本実施例においては、LSIにおける製造バラツキなどが発生して、ウインドウ期間が狭い場合でも、送信側ディレイを変更して、送信すべき信号の送信タイミングを調整することにより、図6(c)に示したように、送信信号の位相と受信信号の位相を一致させ、SBTL信号のウインドウ期間を最大となるようにすることができる。
C. Effects of the embodiment:
As described above, in the present embodiment, even when the manufacturing variation in the LSI occurs and the window period is narrow, by changing the transmission side delay and adjusting the transmission timing of the signal to be transmitted, As shown in FIG. 6C, the phase of the transmission signal and the phase of the reception signal can be matched to maximize the window period of the SBTL signal.
また、本実施例では、伝送回路100A側における送信側ディレイを変更して、全ディレイについて判定が完了すると、伝送回路100B側における送信側ディレイを変更して、同様の判定を行っているので、次のような効果が期待できる。例えば、図6(b)に示したように、伝送回路100AにおけるA点での送信信号の方が、伝送回路100BにおけるB点での送信信号よりも位相が進んでいる場合には、伝送回路100A側における送信側ディレイを変更して、伝送回路100AにおけるA点での送信信号の位相を遅らせることにより、伝送回路100BにおけるB点での送信信号の位相に一致させることができるが、伝送回路100AにおけるA点での送信信号の方が、伝送回路100BにおけるB点での送信信号よりも位相が遅れている場合には、伝送回路100A側における送信側ディレイを変更して、伝送回路100AにおけるA点での送信信号の位相を遅らせても、伝送回路100BにおけるB点での送信信号の位相から離れるだけとなる。そこで、反対に、伝送回路100B側における送信側ディレイを変更して、伝送回路100BにおけるB点での送信信号の位相を遅らせるようにすれば、伝送回路100AにおけるA点での送信信号の位相と伝送回路100BにおけるB点での送信信号の位相とを一致させることができる。これにより、結果的に、送信信号の位相と受信信号の位相を一致させることができ、SBTL信号のウインドウ期間を最大となるようにすることができる。
Further, in this embodiment, when the transmission side delay on the
D.変形例:
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
D. Variations:
The present invention is not limited to the above-described examples and embodiments, and can be implemented in various modes without departing from the scope of the invention.
上記した実施例においては、動作モードは、デフォルト設定モード、既設定利用モード、調整モードの3つであったが、本発明はこれに限定されるものではなく、例えば、調整起動信号が入力された場合でも、調整を行わずに処理を完了する「無調整モード」を設けても構わない。デフォルト設定モード、既設定利用モードを省略し、調整モードのみとしても構わない。 In the above-described embodiment, there are three operation modes: the default setting mode, the already-set use mode, and the adjustment mode. However, the present invention is not limited to this, and for example, an adjustment start signal is input. Even in such a case, a “no adjustment mode” may be provided in which the process is completed without adjustment. The default setting mode and the already set use mode may be omitted and only the adjustment mode may be used.
上記した実施例においては、送信側ディレイと受信側ディレイとスレッショルド電圧を複合的に変化させて調整を行う態様であったが送信側ディレイのみを変化させる処理としてもよい。 In the above-described embodiment, the adjustment is performed by changing the transmission side delay, the reception side delay, and the threshold voltage in a composite manner. However, only the transmission side delay may be changed.
図3の例では、受信側ディレイを優先的に変化させているが、スレッショルド電圧を優先的に変化させるようにしてもよいし、送信側ディレイを優先的に変化させるようにしてもよい。また、受信側ディレイ,送信側ディレイ,スレッショルド電圧のうち、少なくとも2つを同時に変化させてもよい。 In the example of FIG. 3, the reception-side delay is preferentially changed. However, the threshold voltage may be preferentially changed, or the transmission-side delay may be preferentially changed. Further, at least two of the reception side delay, the transmission side delay, and the threshold voltage may be changed simultaneously.
上記した実施例では、図2に示したように、伝送回路100A,100Bは、互いに同一構成であったが、一方の伝送回路のみ、図1に示す構成とし、他方の伝送回路は、送信側の可変ディレイヤ20のない構成としてもよい。送信側ディレイの変更の範囲が十分広い場合(例えば、信号のサイクルCYLより長い範囲の場合)には、このように、片側の伝送回路のみ、送信側の可変ディレイヤを備える構成であっても、その送信側ディレイの変更により送信信号の位相を遅らせて、そのディレイがサイクルCYL分となる間に、伝送回路100AにおけるA点での送信信号の位相と伝送回路100BにおけるB点での送信信号の位相とを一致させることができる。これにより、結果的に、送信信号の位相と受信信号の位相を一致させることができ、SBTL信号のウインドウ期間を最大となるようにすることができる。
In the embodiment described above, the
10...機能回路
12...SBTL送受信回路
14...調整起動制御部
16...送信側調整制御部
18...送信部
20...可変ディレイヤ
22...受信部
24...可変ディレイヤ
26...受信側調整制御部
28...最適設定値決定部
30...バッファ
32...PLL回路
34...可変抵抗
36...SBTL信号線
38...調整制御信号線
40...受信部
100...伝送回路
100A,100B...伝送回路
200A,200B...クロックドライバ
300...クロックドライバ
400...クロック発生回路
DESCRIPTION OF
Claims (4)
送信すべき信号の送信タイミングを設定するための送信タイミング設定部と、
前記設定の調整を開始するための開始指示を、前記伝送回路内、および前記信号線に接続された他の伝送回路に指示する開始指示部と、
前記開始指示の後に、前記他の伝送回路に、調整用信号を送信する調整用信号送信部と、
前記他の伝送回路に送信した前記調整用信号と前記他の伝送回路から受信した調整用信号とを合成した合成信号から前記送信した調整用信号を引くことによって抽出した受信信号の読み取り可否の判定結果に基づいて、前記送信タイミングの設定を調整する送信タイミング設定調整部と、
を備える伝送回路。 A transmission circuit that performs simultaneous bidirectional signal transmission of a signal via a signal line,
A transmission timing setting unit for setting the transmission timing of a signal to be transmitted;
A start instruction unit for instructing a start instruction for starting the adjustment of the setting in the transmission circuit and another transmission circuit connected to the signal line;
After the start instruction, an adjustment signal transmitter that transmits an adjustment signal to the other transmission circuit;
Determining whether or not the received signal can be read by subtracting the transmitted adjustment signal from a combined signal obtained by combining the adjustment signal transmitted to the other transmission circuit and the adjustment signal received from the other transmission circuit. A transmission timing setting adjustment unit for adjusting the setting of the transmission timing based on a result;
A transmission circuit comprising:
前記送信タイミング設定調整部は、前記判定結果に基づいて、送信した前記調整用信号の電圧変化点と受信した前記調整用信号の電圧変化点との間に形成されるウインドウ期間が最大となるように、前記送信タイミングの設定を調整することを特徴とする伝送回路。 The transmission circuit according to claim 1,
The transmission timing setting adjustment unit is configured to maximize a window period formed between the voltage change point of the transmitted adjustment signal and the voltage change point of the received adjustment signal based on the determination result. Further, the transmission circuit adjusts the setting of the transmission timing.
受信した信号を認識するための認識タイミング、および受信した信号の量子化の基準となるスレッショルド電圧の少なくとも一方を設定するための設定部と、
前記他の伝送回路に送信した前記調整用信号と前記他の伝送回路から受信した調整用信号とを合成した合成信号から前記送信した調整用信号を引くことによって抽出した受信信号の読み取り可否の判定結果に基づいて、前記設定部における前記設定を調整する設定調整部と、
をさらに備える伝送回路。 The transmission circuit according to claim 1 or 2,
A setting unit for setting at least one of a recognition timing for recognizing the received signal and a threshold voltage that is a reference for quantization of the received signal;
Determining whether or not the received signal can be read out by subtracting the transmitted adjustment signal from a combined signal obtained by combining the adjustment signal transmitted to the other transmission circuit and the adjustment signal received from the other transmission circuit. A setting adjustment unit that adjusts the setting in the setting unit based on a result;
A transmission circuit further comprising:
(a)調整を開始するための開始指示を、前記伝送回路内、および前記信号線に接続された他の伝送回路に指示する工程と、
(b)前記開始指示の後に、前記他の伝送回路に、調整用信号を送信する工程と、
(c)前記他の伝送回路に送信した前記調整用信号と前記他の伝送回路から受信した調整用信号とを合成した合成信号から前記送信した調整用信号を引くことによって抽出した受信信号の読み取り可否の判定結果に基づいて、前記送信タイミングの設定を調整する工程と、
を備える伝送回路の調整方法。 A method of adjusting a transmission circuit that performs simultaneous bidirectional signal transmission of a signal via a signal line,
(A) Instructing a start instruction for starting adjustment in the transmission circuit and another transmission circuit connected to the signal line;
(B) a step of transmitting an adjustment signal to the other transmission circuit after the start instruction;
(C) Reading the received signal extracted by subtracting the transmitted adjustment signal from the combined signal obtained by combining the adjustment signal transmitted to the other transmission circuit and the adjustment signal received from the other transmission circuit. Adjusting the setting of the transmission timing based on the determination result of availability;
A method for adjusting a transmission circuit comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162230A JP4648095B2 (en) | 2005-06-02 | 2005-06-02 | Signal transmission circuit and adjustment method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005162230A JP4648095B2 (en) | 2005-06-02 | 2005-06-02 | Signal transmission circuit and adjustment method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006340037A JP2006340037A (en) | 2006-12-14 |
JP4648095B2 true JP4648095B2 (en) | 2011-03-09 |
Family
ID=37560178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005162230A Active JP4648095B2 (en) | 2005-06-02 | 2005-06-02 | Signal transmission circuit and adjustment method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4648095B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5204040B2 (en) * | 2009-06-09 | 2013-06-05 | アラクサラネットワークス株式会社 | Transmission circuit and parameter adjustment method |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738542A (en) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | Transmission and reception circuit |
JP2002314515A (en) * | 2001-04-17 | 2002-10-25 | Hitachi Ltd | Simultaneous two-way transceiving device and signal transceiving system |
JP2003218961A (en) * | 2001-09-13 | 2003-07-31 | Sun Microsyst Inc | Automated calibration of i/o over a multi-variable eye window |
JP2004247917A (en) * | 2003-02-13 | 2004-09-02 | Nec Corp | Simultaneous two-way transmission system and method for regulating phase difference of transmission reception waveform in the same system |
JP2005020494A (en) * | 2003-06-27 | 2005-01-20 | Hitachi Ltd | Signal transmission circuit |
-
2005
- 2005-06-02 JP JP2005162230A patent/JP4648095B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738542A (en) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | Transmission and reception circuit |
JP2002314515A (en) * | 2001-04-17 | 2002-10-25 | Hitachi Ltd | Simultaneous two-way transceiving device and signal transceiving system |
JP2003218961A (en) * | 2001-09-13 | 2003-07-31 | Sun Microsyst Inc | Automated calibration of i/o over a multi-variable eye window |
JP2004247917A (en) * | 2003-02-13 | 2004-09-02 | Nec Corp | Simultaneous two-way transmission system and method for regulating phase difference of transmission reception waveform in the same system |
JP2005020494A (en) * | 2003-06-27 | 2005-01-20 | Hitachi Ltd | Signal transmission circuit |
Also Published As
Publication number | Publication date |
---|---|
JP2006340037A (en) | 2006-12-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4351941B2 (en) | Test apparatus and test method | |
TWI596922B (en) | Data receiving device | |
JP4893052B2 (en) | Receiver circuit and receiver circuit test method | |
US7899144B2 (en) | Semiconductor integrated circuit device | |
TW201743571A (en) | Reception device, transmission device, communication system, signal reception method, signal transmission method, and communication method | |
WO2009059526A1 (en) | A method, system and apparatus for eliminating the time delay difference of differential transmission | |
KR19990014039A (en) | Semiconductor integrated circuit systems, semiconductor integrated circuits, and methods for driving semiconductor integrated circuit systems | |
US20060176991A1 (en) | System for adjusting sampling timing of DLL circuit, method therefor and transmitter-receiver used therefor | |
US9722590B1 (en) | Skew adjustment circuit, semiconductor device, and skew calibration method | |
CN107480088A (en) | Universal serial bus device and applied frequency correction method | |
US6314151B1 (en) | Phase comparator operable at half frequency of input signal | |
JP4648095B2 (en) | Signal transmission circuit and adjustment method thereof | |
US11251800B2 (en) | Frequency divider circuit, demultiplexer circuit, and semiconductor integrated circuit | |
US6124762A (en) | Over-sampling type clock recovery circuit with power consumption reduced | |
JP5204040B2 (en) | Transmission circuit and parameter adjustment method | |
US9690319B2 (en) | Semiconductor device | |
JP2003134096A (en) | Data extraction circuit | |
JP2008092285A (en) | Mobile communication terminal and control method therefor | |
WO2006107615A2 (en) | Methods and apparatus for bit synchronizing data transferred across a multi-pin asynchronous serial interface | |
US7184361B2 (en) | Method and apparatus for avoiding bi-directional signal fighting of serial interface | |
JP4124060B2 (en) | PLL modulator / demodulator and digital signal transmitter / receiver using the same | |
JP2005020494A (en) | Signal transmission circuit | |
JP2001230765A (en) | Clock signal extraction circuit | |
JP2004023250A (en) | Apparatus for generating reproduction data signal | |
JP3226850B2 (en) | Output buffer delay adjustment circuit |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070809 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091009 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091027 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100706 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100901 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100921 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101115 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101207 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101209 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4648095 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |