JP4313469B2

JP4313469B2 - Input buffer with adjustment function for skew suppression

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Publication number: JP4313469B2
Application number: JP18979299A
Authority: JP
Inventors: 貴士平田; 徹岩田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1998-07-07
Filing date: 1999-07-02
Publication date: 2009-08-12
Anticipated expiration: 2019-07-02
Also published as: JP2000174609A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体集積回路、特に入力バッファ回路とその制御回路に関するものである。
【０００２】
【従来の技術】
半導体チップ間のデータ転送レートの増大にともない、クロック信号とデータ信号の間のスキューが問題となっている。ここで、スキューとは、並列に読み取られるべきビットの間の非同期をいう。クロック・データ間のスキューが存在すると、通常はデータ・データ間のスキューも存在することとなる。したがって、スキューが存在すると正確なデータ転送をすることができない。
【０００３】
一般に、高速なデータ転送が要求される場合には、複数の信号間の位相差によるスキューを抑制するために、ＤＬＬ（ＤｅｌａｙＬｏｃｋＬｏｏｐ）、ＰＬＬ（ＰｈａｓｅＬｏｃｋＬｏｏｐ）等を用いて、信号の出力タイミング調整が行われている。この出力タイミング調整により、複数のデータ信号およびクロック信号の位相が一致し、複数の信号間の位相差によるスキューが抑制される。
【０００４】
【発明が解決しようとする課題】
しかし、データ転送速度がさらに高速になると、信号が連続して同一の電圧（論理）レベルである期間の長さによって信号の変化にかかる時間（遷移時間）が異なることによるスキューが問題となる。信号が同一の電圧レベルである期間が長いほど、信号を出力するドライバが信号を駆動するためにかかる時間等が長くなり、信号の遷移時間が長くなる。
【０００５】
そのため、１つのデータ信号において、同じデータが連続した後にデータが変化した場合にはデータの遷移時間は長くなる。一方、１つのデータ信号において、連続してデータが変化した場合にはデータの遷移時間は短くなる。このように、同じデータが連続した場合と、連続してデータが変化した場合とでは、データの遷移時間に違いが生じる。複数のデータ信号間において、同一データの連続期間の長さによってデータの遷移時間に違いが生じると、データ信号間のスキューが発生する。
【０００６】
図６は、チップ間のデータ転送をする場合に、同一データの連続期間の長さによってデータの遷移時間が異なることによるスキューが発生する様子を示す。図６を参照して、同一データの連続期間の長さが異なる２つの信号がＬレベルからＨレベルに立ち上がる場合を考える。本明細書において、Ｈレベルとは、信号電圧の高い状態であって、２値レベルにおける高い論理値と低い論理値との内、高い論理値に対応する。Ｌレベルとは、信号電圧の低い状態であって、低い論理値に対応する。
【０００７】
図６において、データ信号Ｄ１は同じＬレベルのデータが連続した後に、ＬレベルからＨレベルに立ち上がった信号である。データ信号Ｄ２は、連続してデータが変化した後に、ＬレベルからＨレベルに立ち上がった信号である。ドライバのオン、オフのタイミング調整のような出力タイミング調整により、データ信号Ｄ１とデータ信号Ｄ２との立ち上がりが同時（時刻Ｔ１）に開始されても、信号電圧が参照電位Ｖｒｅｆに到達するまでの時間には時間差ＴＳＫが発生している。
【０００８】
クロックＣＬＫの立ち上がり時に対応する時刻Ｔ０でデータ信号Ｄ２が変化し、さらにクロックＣＬＫの立ち下がり時に対応する時刻Ｔ１でデータ信号Ｄ２が変化した場合には、クロックＣＬＫの周波数が例えば１００ＭＨｚ程度に高くなると、データ信号Ｄ２は、Ｌレベルに対応する電圧値ＶＬに到達する前に、次のデータ（Ｈレベルに対応する電圧値ＶＨ）へ移行する。データ信号Ｄ２とＬレベルに対応する電圧値ＶＬとの間に差ｄＶが生じる。このため、データ信号Ｄ１がデータの受信側でＨレベルあるいはＬレベルを検知するための参照レベルＶｒｅｆに到達するまでの時間とデータ信号Ｄ２が参照レベルＶｒｅｆに到達するまでの時間との間に時間差ＴＳＫが生じる。
【０００９】
このデータ信号Ｄ１とデータ信号Ｄ２との立ち上がり時間の時間差ＴＳＫに起因して、データ信号Ｄ１とデータ信号Ｄ２との間にスキューが発生するという課題が生じる。クロックＣＬＫの周波数が高くなればなるほど（例えば１００ＭＨｚ程度）、時間差ＴＳＫに起因してデータ信号Ｄ１とデータ信号Ｄ２との間に発生するスキューの問題は顕在化する。
【００１０】
上述の出力タイミング調整によって、複数の信号（例えば８ビット）間の位相差によるスキューを抑制できるが、信号電圧が変化しない期間の長さにより信号の遷移時間が異なることによるスキューを抑制することはできない。
【００１１】
本発明は、信号電圧が変化しない期間の長さによりデータの遷移時間が異なることによるスキューを抑制することを目的とする。
【００１２】
【課題を解決するための手段】
本発明に係る入力バッファは、入力信号の電圧レベルが２クロック期間以上同一の電圧レベルであるか否かによって前記入力信号の変化にかかる時間が異なることに少なくとも起因する、入力信号のスキューを補正する入力バッファであって、前記入力信号にそれぞれ異なる位相調整を施した出力信号を出力する複数のレシーバ回路と、前記入力信号の電圧レベルが、（１）２クロック期間以上連続していないか、（２）Ｈレベルで２クロック期間以上連続しているか、および（３）Ｌレベルで２クロック期間以上連続しているかのいずれであるかを少なくとも示す入力信号のパターンを検知するパターン検知回路と、前記パターン検知回路が検知した前記入力信号のパターンに応じて前記複数のレシーバ回路が出力する複数の前記出力信号のうちの１つを選択する信号選択回路と、備え、そのことにより上記目的が達成される。
前記信号選択回路は、前記パターン検知回路が検知した前記入力信号のパターンが、（１）２クロック期間以上連続していないことを示す場合、複数の前記出力信号のうちの第１の出力信号を選択し、（２）Ｈレベルで２クロック期間以上連続していることを示す場合、複数の前記出力信号のうちの第２の出力信号を選択し、（３）Ｌレベルで２クロック期間以上連続していることを示す場合、複数の前記出力信号のうちの第３の出力信号を選択し、前記第１の出力信号より、前記第２の出力信号の方が位相が進んでおり、前記第１の出力信号より、前記第３の出力信号の方が位相が進んでいてもよい。
【００１３】
前記複数のレシーバ回路における前記それぞれ異なる位相調整は、前記入力信号の電圧を前記複数のレシーバ回路毎に異なる参照電位と比較することにより行われてもよい。
【００１４】
前記複数のレシーバ回路における前記それぞれ異なる位相調整は、前記入力信号を前記複数のレシーバ回路毎に異なる時間だけ遅延させることであってもよい。
【００１５】
前記パターン検出回路は、前記入力信号を増幅して出力するバッファ回路と、前記バッファ回路の出力の電圧レベルを検知し、検知結果として前記入力信号のパターンを出力するレベル検知回路と、を備えていてもよい。
【００１６】
前記入力信号の電圧は、Ｈレベルの電圧と、Ｈレベルより低いＬレベルの電圧との間において変化し、前記信号選択回路は、前記入力信号の電圧が連続してＨレベルであった期間が所定の第１期間より長い場合には、ＨレベルからＬレベルへの変化が早く起こるように位相調整された、前記複数のレシーバ回路が出力する複数の前記出力信号のうち１つを選択し、前記入力信号の電圧が連続してＬレベルであった期間が所定の第２期間より長い場合には、ＬレベルからＨレベルへの変化が早く起こるように位相調整された、前記複数のレシーバ回路が出力する複数の前記出力信号のうち１つを選択してもよい。
【００１７】
前記第１期間と前記第２期間とのそれぞれは、前記入力信号の論理値の最小遷移期間に基づいて定められてもよい。
【００１８】
【発明の実施の形態】
はじめに、本発明の原理を説明する。
【００１９】
本発明による入力バッファは、パターン検知回路と、複数のレシーバ回路と、信号選択回路とを備えている。入力バッファへの入力信号は、複数のレシーバ回路と、パターン検知回路とに入力される。各レシーバ回路は、入力信号にそれぞれ異なる位相調整を施した信号を信号選択回路に出力する。パターン検知回路は、入力信号の電圧が変化しない期間の長さを検知し、検知結果を信号選択回路に出力する。信号選択回路は、入力された各レシーバ回路の出力信号のうちの１つを、パターン検知回路による検知結果に応じて選択し、入力バッファの出力信号として出力する。
【００２０】
その結果、入力信号の電圧が変化しない期間の長さによって入力バッファが入力信号に施す位相調整内容が変化する。
【００２１】
以下、図面を参照して本発明の実施の形態を説明する。
【００２２】
（実施形態１）
図１Ａは、本発明の実施形態１のスキュー抑制機能を備えた入力バッファ１０のブロック図である。入力バッファ１０は、パターン検知回路１と、レシーバ回路２、３、４と、セレクタ回路５とラッチ回路６とを備える。
【００２３】
入力バッファ１０は、入力信号ＩＮをレシーバ回路２、３、４により受信する。レシーバ回路２には参照電位Ｖｒｅｆ１、レシーバ回路３には参照電位Ｖｒｅｆ２、レシーバ回路４には参照電位Ｖｒｅｆ３がそれぞれ入力されている。レシーバ回路２、３、４は、入力信号がそれぞれに入力された参照電位を超えるか否かに従って、Ｌレベルの信号又はＨレベルの信号を出力信号ＩＮ１、ＩＮ２、ＩＮ３として出力する。すなわち、レシーバ回路２、３、４は、入力信号が参照電位を超える場合にはＨレベルの信号を出力し、入力信号が参照電位を超えない場合にはＬレベルの信号を出力する。
【００２４】
入力バッファ１０は、パターン検知回路１により入力信号が連続してＨレベルである期間の長さ、及び入力信号が連続してＬレベルである期間の長さ（以下、「入力信号の連続性」という。）を検知する。パターン検知回路１は、前記の検知結果をセレクト信号ＳＥＬ１、ＳＥＬ２としてセレクタ５に出力する。
【００２５】
セレクタ５は、パターン検知回路１から入力されたセレクト信号ＳＥＬ１、ＳＥＬ２の内容に応じて、レシーバ回路２、３、４からの出力信号ＩＮ１、ＩＮ２、ＩＮ３のうちの１つを選択する。セレクタ５により選択された信号が、入力バッファ１０の出力信号ＩＮＳＥＬとして出力される。
【００２６】
図１Ａでは、１ビットの信号を受信する例を示しているが、本発明は、図１Ｂに示すように複数ビットの信号を受信する場合にも適用することができる。
【００２７】
図１Ｂは、複数の入力バッファ１０を用いて複数ビットの信号ＩＮＡ、ＩＮＢ，ＩＮＣを送受信するＩＣチップの構成を示す。図１Ａに示す入力バッファ１０は、チップ７０に内蔵される。入力バッファ１０は、図１Ｂに示すように他のチップ６０に内蔵される複数の出力バッファ５０から並列に送信される複数ビット（例えば８ビット、又は図示したように３ビット）の信号ＩＮＡ、ＩＮＢ，ＩＮＣをケーブルやプリント基板上の配線を介して受信する。出力バッファ５０のそれぞれから出力される複数ビットの信号ＩＮＡ、ＩＮＢ，ＩＮＣのパターンは異なっているため、各出力バッファ５０から複数ビットの信号ＩＮＡ、ＩＮＢ，ＩＮＣが同時に送信される場合であっても、入力バッファ１０のそれぞれで受信されるデータの間で前述したパターンに依存したスキューが発生する。
【００２８】
単一のクロック信号によりデータを受信する際に、クロック周波数が高くなると（例えば１００ＭＨｚ程度）、スキューが発生するため誤った信号を受信しやすくなる。なお、図１Ｂに示す複数ビットの信号を送受信する例を説明しているが、単一ビット信号を送受信する場合にも同様である。即ち図１Ａに示すように単一ビットの信号ＩＮを送受信する場合にもクロック周波数が高くなると（例えば１００ＭＨｚ程度）スキューが発生するため誤った信号を受信しやすくなる。
【００２９】
図２は、入力バッファ１０における参照電位を変更したときの信号検知期間の変化を示す。ここで、通常の参照電位をＶｒｅｆ１とし、Ｖｒｅｆ１より高い参照電位をＶｒｅｆ２とし、Ｖｒｅｆ１より低い参照電位をＶｒｅｆ３とする。図２を参照して、入力バッファ１０への入力信号ＩＮ（データ信号Ｄ１またはＤ２）がＨレベルからＬレベルに立ち下がる場合を考える。
【００３０】
データ信号Ｄ１は、入力信号ＩＮがＨレベルである期間が所定の第１期間以上連続した後に、Ｌレベルに立ち下がった場合の波形である。一方、データ信号Ｄ２は、入力信号ＩＮがＬレベルからＨレベルに立ち上がった直後に、ＨレベルからＬレベルに立ち下がった場合の波形である。
【００３１】
入力バッファ１０が参照電位として通常の参照電位Ｖｒｅｆ１を用いて入力信号ＩＮを受信した場合、データ信号Ｄ１の立ち下がりとデータ信号Ｄ２の立ち下がりとの間には、遅延時間差ＴｐｄＨＬが存在する。しかし、入力バッファ１０がデータ信号Ｄ１の場合にＶｒｅｆ２を用いて入力信号ＩＮを受信し、データ信号Ｄ２の場合にＶｒｅｆ１を用いて入力信号ＩＮを受信することにより、同じタイミングＴａで入力信号ＩＮの立ち下がりを検知することができる。
【００３２】
次に、図２を参照して、入力バッファ１０への入力信号ＩＮがＬレベルからＨレベルに立ち上がる場合を考える。
【００３３】
データ信号Ｄ３は、入力信号ＩＮがＨレベルからＬレベルに立ち下がった直後に、ＬレベルからＨレベルに立ち上がった場合である。一方、データ信号Ｄ４は、入力信号ＩＮがＬレベルである期間が所定の第２期間以上連続した後に、Ｈレベルに立ち上がった場合の波形である。
【００３４】
入力バッファ１０が参照電位として通常の参照電位Ｖｒｅｆ１を用いて入力信号ＩＮを受信した場合、データ信号Ｄ３の立ち上がりとデータ信号Ｄ４の立ち上がりとの間には、遅延時間差ＴｐｄＬＨが存在する。しかし、入力バッファ１０がデータ信号Ｄ３の場合にＶｒｅｆ１を用いて入力信号ＩＮを受信し、データ信号Ｄ４の場合にＶｒｅｆ３を用いて入力信号ＩＮを受信することにより、同じタイミングＴｂで入力信号ＩＮの立ち上がりを検知することができる。
【００３５】
そのため、入力バッファ１０がパターン検知回路１により入力信号の連続性を検知し、検知結果に応じて参照電位を変化させることにより、遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬを補正することができる。これにより、遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬによるスキューを抑制することが可能となる。
【００３６】
前述した所定の第１期間と所定の第２期間とのそれぞれは、例えば、図４Ａを参照して後述するクロック信号ＲＣＬＫにおける隣接する立ち上がりエッジと立ち下がりエッジとの間の期間Ｔｍｉｎに対応する入力信号ＩＮの論理値の最小遷移期間に基づいて定められる。所定の第１期間と所定の第２期間とは、同一の期間であるように定めても良く、異なる期間であるように定めても良い。
【００３７】
図３は、入力バッファ１０が備えるパターン検知回路１の構成を示す。パターン検知回路１は、バッファ回路２１と、ノードＮと、差動増幅器２２、２３と、遅延回路２４、２５とを備える。
【００３８】
パターン検知回路１は、入力信号ＩＮを受信する。バッファ回路２１は、入力信号ＩＮを増幅して出力する。バッファ回路２１とノードＮとの間には寄生容量が存在する。
【００３９】
差動増幅器２２、２３は、ノードＮの電位ＣＩＮに応じて信号を遅延回路２４、２５へ出力する。差動増幅器２２はノードＮの電位ＣＩＮと参照電位ＶｒｅｆＨとを比較し、比較結果を遅延回路２４へ出力する。差動増幅器２３はノードＮの電位ＣＩＮと参照電位ＶｒｅｆＬとを比較し、比較結果をラッチ回路２５へ出力する。なお、参照電位ＶｒｅｆＨは、参照電位ＶｒｅｆＬより高い電位である。
【００４０】
具体的には、差動増幅器２２は、ノードＮの電位ＣＩＮが参照電位ＶｒｅｆＨより高ければ、比較結果を表す信号をＨレベルとし、ノードＮの電位が参照電位ＶｒｅｆＨより高くなければ、比較結果を表す信号をＬレベルとする。差動増幅器２３は、ノードＮの電位ＣＩＮが参照電位ＶｒｅｆＬより低ければ、比較結果を表す信号をＨレベルとし、ノードＮの電位ＣＩＮが参照電位ＶｒｅｆＬより低くなければ、比較結果を表す信号をＬレベルとする。
【００４１】
図４Ａは、本発明の実施形態１におけるスキュー抑制機能を設けた入力バッファ１０の各ノードの動作タイミングを示す。図４Ａを参照して、パターン検知回路１の各ノードにおける動作を説明する。
【００４２】
図４Ａは、入力バッファ１０の入力信号ＩＮ、レシーバ２、３、４の出力信号ＩＮ１、ＩＮ２、ＩＮ３、図３に示すパターン検知回路１のノードＮでの電圧波形ＣＩＮ、パターン検知回路１の遅延回路２４の出力信号ＳＥＬ１、遅延回路２５の出力信号ＳＥＬ２、セレクタ５の出力信号ＩＮＳＥＬおよびデータ受信用のクロック信号ＲＣＬＫの動作タイミングを示している。入力信号ＩＮが、図４Ａに示されるように変化したと仮定して、パターン検知回路１の動作を考える。
【００４３】
入力バッファ１０は、入力信号ＩＮをレシーバ回路２〜４で受け取り、参照電位Ｖｒｅｆ１〜Ｖｒｅｆ３のそれぞれに基づいて出力信号ＩＮ１〜ＩＮ３を出力する。レシーバ回路２〜４のそれぞれは、入力信号ＩＮが参照電位Ｖｒｅｆ１〜Ｖｒｅｆ３を超えれば、”Ｈ”に対応する論理値を出力する。レシーバ回路２〜４のそれぞれは、入力信号ＩＮがレシーバ回路２〜４のそれぞれに入力される参照電位Ｖｒｅｆ１〜Ｖｒｅｆ３を下回れば”Ｌ”に対応する論理値を出力する。
【００４４】
一方パターン検知回路１は、入力信号ＩＮを差動増幅器２２、２３で受け取る。差動増幅器２２は、入力信号ＩＮが参照電位ＶｒｅｆＨを超えるとＨレベルの信号に対応する高い論理値を出力する。差動増幅器２３は、入力信号ＩＮが参照電位ＶｒｅｆＬを下回るとＨレベルの信号に対応する高い論理値を出力する。
【００４５】
遅延回路２４、２５のそれぞれは、差動増幅器２２、２３のそれぞれの出力信号をクロック信号ＲＣＬＫの半周期程度遅延させ、遅延させた出力信号ＳＥＬ１、ＳＥＬ２をセレクタ５に送信する。
【００４６】
セレクタ５は、出力信号ＳＥＬ１、ＳＥＬ２に対応する論理値に基づいてレシーバ２〜４からの出力信号ＩＮ１〜ＩＮ３のうちの１つを選択し、選択結果に基づいて出力信号ＩＮＳＥＬを出力する。ラッチ回路６は、データ受信用のクロック信号ＲＣＬＫに基づいて出力信号ＩＮＳＥＬをラッチする。
【００４７】
上記の手法を採用することにより、単一の参照電位に基づいてデータを受信する従来の場合と比較して、受信データが確定してからデータ受信用のクロック信号ＲＣＬＫに同期して受信データをラッチするまでの期間を多く取る事が可能となる。受信データが確定してからデータ受信用のクロック信号ＲＣＬＫに同期して受信データをラッチするまでの期間は、図４Ａに示すように、従来では期間ＴＭ１、期間ＴＭ３であるが、本実施の形態では期間ＴＭ２、期間ＴＭ４となる。このように本実施の形態によれば、受信データが確定してからデータ受信用のクロック信号ＲＣＬＫに同期して受信データをラッチするまでの期間に関するマージンを大きく取ることができる。
【００４８】
そのため、周波数が高くなったり、ノイズによるスキューが発生した場合に、従来に比べデータのミスラッチが起こりにくくなる。
【００４９】
なお、クロック信号ＲＣＬＫの立ち上がりエッジに同期して受信データをラッチする例を示しているが、本発明はこれに限定されない。受信データは、クロック信号ＲＣＬＫの立ち下がりエッジに同期してラッチしても良い。また、受信データはクロック信号ＲＣＬＫの立ち上がりエッジと立ち下がりエッジとの双方に同期してラッチしても良い。
【００５０】
上述のように、セレクタ５はセレクト信号ＳＥＬ１、ＳＥＬ２の内容に応じて、出力信号ＩＮ１、ＩＮ２、ＩＮ３のうちの１つを出力信号ＩＮＳＥＬとして選択出力する。
【００５１】
図４Ｂは、セレクト信号ＳＥＬ１、ＳＥＬ２の状態と、セレクタ５が選択する信号との関係を示す。図４Ｂにおいて、セレクタ５が選択する信号を選択信号とする。図４Ｂに示すように、セレクト信号ＳＥＬ１がＬレベルであり、かつ、セレクト信号ＳＥＬ２がＬレベルであるとき、セレクタ５は信号ＩＮ１を選択する。セレクト信号ＳＥＬ１がＨレベルであり、かつ、セレクト信号ＳＥＬ２がＬレベルであるとき、セレクタ５は信号ＩＮ２を選択する。セレクト信号ＳＥＬ１がＬレベルであり、かつ、セレクト信号ＳＥＬ２がＨレベルであるとき、セレクタ５は信号ＩＮ３を選択する。なお、セレクト信号ＳＥＬ１がＨレベルであり、かつ、セレクト信号ＳＥＬ２がＨレベルであることはあり得ない。
【００５２】
このように、入力バッファ１０がパターン検知回路１により入力信号の連続性を検知し、検知結果に応じて出力信号ＩＮＳＥＬを選択することにより、実質的に参照電位を変化させることができる。これにより、同一データの連続期間の長さの違いにより生じる遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬを補正することが可能となり、遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬによるスキューを抑制することできる。
【００５３】
なお、本実施の形態においては、入力バッファが備えるレシーバ回路の数を３であるとして説明したが、本発明による入力バッファが備えるレシーバ回路の数は３には限られない。入力バッファが備えるレシーバ回路の数が３以外の場合は、パターン検知回路の検知する入力信号の連続性を、レシーバ回路の数と同一の数のパターンにすれば足りる。
【００５４】
また、上記のパターン検知回路１におけるノードＣＩＮの電位の変化時間は、バッファ回路２１の電流駆動能力を変化させることにより調整することが可能である。バッファ回路２１の電流駆動能力を外部からの信号によって変化させることができるように構成することにより、入力バッファ１０の電源電圧の変化や製造プロセスのバラツキにも対応できる。
【００５５】
また、参照電位Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３の値は、入力バッファ１０にテスト信号を送ることにより決定することもできる。これにより、入力バッファ１０の製造プロセスのバラツキおよび使用条件の違いによるスキューも抑制することができる。
【００５６】
（実施形態２）
図５Ａは、本発明の実施形態２のスキュー抑制のための位相調整機能を備えた入力バッファ５０のブロック図である。入力バッファ５０は、パターン検知回路１と、レシーバ５１と、遅延回路５２ａ、５２ｂ、５２ｃと、セレクタ５３とラッチ回路６とを備える。
【００５７】
入力バッファ５０は、入力信号ＩＮをレシーバ５１により受信する。レシーバ５１には参照電位Ｖｒｅｆが入力されている。レシーバ５１は、入力信号が参照電位Ｖｒｅｆを超える場合にはＨレベルの信号を出力し、入力信号が参照電位Ｖｒｅｆを超えない場合にはＬレベルの信号を出力する。レシーバ５１が出力する信号は、パターン検知回路１と、遅延回路５２ａ、５２ｂ、５２ｃとに入力される。
【００５８】
遅延回路５２ａとレシーバ５１とは、第１のレシーバ回路を構成する。遅延回路５２ｂとレシーバ５１とは、第２のレシーバ回路を構成する。遅延回路５２ｃとレシーバ５１とは、第３のレシーバ回路を構成する。このようにレシーバ５１は複数のレシーバ回路で共有される。図５Ａでは、レシーバ５１が複数のレシーバ回路で共有される例を示しているが、本発明はこれに限定されない。レシーバ５１は、複数のレシーバ回路のそれぞれに設けられても良い。
【００５９】
入力バッファ５０は、パターン検知回路１により入力信号の連続性を検知する。パターン検知回路１は、前記の検知結果をセレクト信号ＳＥＬ１、ＳＥＬ２としてセレクタ５３に出力する。パターン検知回路１の動作は、実施形態１において説明した動作と同様である。
【００６０】
遅延回路５２ａ、５２ｂ、５２ｃは、レシーバ５１から出力された信号を、それぞれ所定の時間だけ遅延させて出力信号ＤＬ１、ＤＬ２、ＤＬ３として出力する。遅延回路５２ａは、レシーバ５１から入力された信号を遅延時間ＤＴ１だけ遅延させて出力信号ＤＬ１として出力する。遅延回路５２ｂは、レシーバ５１から入力された信号を遅延時間ＤＴ２だけ遅延させて出力信号ＤＬ２として出力する。遅延回路５２ｃは、レシーバ５１から入力された信号を遅延時間ＤＴ３だけ遅延させて出力信号ＤＬ３として出力する。遅延回路５２ａ、５２ｂ、５２ｃが信号を遅延させる時間はそれぞれ異なる。各遅延時間の間には、ＤＴ１＞ＤＴ２、ＤＴ１＞ＤＴ３の関係が成立する。
【００６１】
セレクタ５３は、パターン検知回路１から入力されたセレクト信号ＳＥＬ１、ＳＥＬ２の内容に応じて、遅延回路５２ａ、５２ｂ、５２ｃからの出力信号ＤＬ１、ＤＬ２、ＤＬ３のうちの１つを選択する。セレクタ５３により選択された信号が、入力バッファ５０の出力信号ＩＮＳＥＬとして出力される。
【００６２】
図５Ｂは、セレクト信号ＳＥＬ１、ＳＥＬ２の状態と、セレクタ５３が選択する信号との関係を示す。図５Ｂにおいて、セレクタ５３が選択する信号を選択信号とする。図５Ｂに示すように、セレクト信号ＳＥＬ１がＬレベルであり、かつ、セレクト信号ＳＥＬ２がＬレベルであるとき、セレクタ５３は信号ＤＬ１を選択する。セレクト信号ＳＥＬ１がＨレベルであり、かつ、セレクト信号ＳＥＬ２がＬレベルであるとき、セレクタ５３は信号ＤＬ２を選択する。セレクト信号ＳＥＬ１がＬレベルであり、かつ、セレクト信号ＳＥＬ２がＨレベルであるとき、セレクタ５３は信号ＤＬ３を選択する。なお、セレクト信号ＳＥＬ１がＨレベルであり、かつ、セレクト信号ＳＥＬ２がＨレベルであることはあり得ない。
【００６３】
このように、入力バッファ５０がパターン検知回路１により入力信号ＩＮの連続性を検知し、検知結果に応じて出力信号ＩＮＳＥＬを選択することにより、入力信号ＩＮに付加する遅延時間を実質的に変化させることができる。これにより、実施形態１において説明した遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬを補正することが可能となり、遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬによるスキューを抑制することできる。
【００６４】
なお、本実施の形態においては、入力バッファが備える遅延回路の数を３であるとして説明したが、本発明による入力バッファが備える遅延回路の数は３には限られない。入力バッファが備える遅延回路の数が３以外の場合は、パターン検知回路の検知する入力信号の連続性を、遅延回路の数と同一の数のパターンにすれば足りる。より細かい入力信号の連続性を検知し、それを遅延時間に反映させる場合には、多数の遅延回路を用意する必要がある。また、遅延時間差ＴｐｄＬＨとＴｐｄＨＬがほぼ等しい場合には、遅延回路の数は２つで足りる。
【００６５】
また、上記のパターン検知回路１におけるノードＣＩＮの電位の変化時間が、バッファ回路２１の電流駆動能力を変化させることにより調整することが可能である点は、実施形態１と同様である。
【００６６】
また、遅延時間ＤＬ１、ＤＬ２、ＤＬ３の値は、入力バッファ５０にテスト信号を送ることにより決定することもできる。これにより、製造プロセスのバラツキおよび使用条件の違いによるスキューも抑制することができる。
【００６７】
【発明の効果】
本発明による入力バッファは、入力信号にそれぞれ異なる位相調整を施した出力信号を出力する複数のレシーバ回路と、入力信号の電圧が変化しない期間の長さを検知するパターン検知回路と、パターン検知回路の検知結果に応じて、複数のレシーバ回路が出力する複数の出力信号のうち１つを選択する信号選択回路を備えることにより、入力信号の電圧が変化しない期間の長さに応じて入力信号に異なる位相調整を施すことができる。その結果、複数の入力信号の電圧が変化しない期間の長さの違いによって発生する入力信号間の立ち上がり又は立ち下がりの遅延時間差を補正することにより、入力信号間のスキューを抑制することが可能となる。
【図面の簡単な説明】
【図１Ａ】本発明の実施形態１のスキュー抑制のための調整機能を備えた入力バッファのブロック図である。
【図１Ｂ】本発明の実施形態１の複数の入力バッファを含むＩＣチップの構成図である。
【図２】本発明の実施形態１における参照電位を変更したときの信号検知期間の変化を示す図である。
【図３】本発明による入力バッファが備えるパターン検知回路の構成を示す図である。
【図４Ａ】本発明の実施形態１におけるパターン検知回路の動作タイミングを示す図である。
【図４Ｂ】本発明の実施形態１におけるセレクト信号の状態とセレクタが選択する信号との関係を示す図である。
【図５Ａ】本発明の実施形態２のスキュー抑制のための調整機能を備えた入力バッファのブロック図である。
【図５Ｂ】本発明の実施形態２におけるセレクト信号の状態とセレクタが選択する信号との関係を示す図である。
【図６】チップ間のデータ転送をする場合に、信号の確定期間に依存してデータの遷移時間が異なることによるスキューが発生する様子を示す図である。
【符号の説明】
１パターン検知回路
２、３、４レシーバ回路
５、５３セレクタ
１０、５０入力バッファ
２１バッファ回路
２２、２３差動増幅器
５１レシーバ
５２ａ、５２ｂ、５２ｃ遅延回路
Ｄ１、Ｄ２、Ｄ３、Ｄ４データ信号
ＤＴ１、ＤＴ２、ＤＴ３遅延時間
ＴｐｄＨＬ、ＴｐｄＬＨ、Ｔ１遅延時間差
Ｖｒｅｆ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、ＶｒｅｆＨ、ＶｒｅｆＬ参照電位[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor integrated circuit, and more particularly to an input buffer circuit and its control circuit.
[0002]
[Prior art]
As the data transfer rate between semiconductor chips increases, the skew between the clock signal and the data signal becomes a problem. Here, skew refers to asynchronism between bits to be read in parallel. When there is a skew between clock data, there is usually a skew between data and data. Therefore, if there is a skew, accurate data transfer cannot be performed.
[0003]
In general, when high-speed data transfer is required, signal output using DLL (Delay Lock Loop), PLL (Phase Lock Loop), or the like is used to suppress skew due to a phase difference between a plurality of signals. Timing adjustments have been made. By this output timing adjustment, the phases of the plurality of data signals and the clock signal coincide with each other, and the skew due to the phase difference between the plurality of signals is suppressed.
[0004]
[Problems to be solved by the invention]
However, when the data transfer rate is further increased, a skew due to a difference in time (transition time) required for a signal change depending on the length of a period in which the signals are continuously at the same voltage (logic) level becomes a problem. The longer the period in which the signals are at the same voltage level, the longer the time taken for the driver that outputs the signal to drive the signal, and the longer the signal transition time.
[0005]
Therefore, in the case where data changes after the same data continues in one data signal, the data transition time becomes long. On the other hand, when data continuously changes in one data signal, the data transition time is shortened. Thus, there is a difference in the data transition time between the case where the same data is continuous and the case where the data is continuously changed. If there is a difference in data transition time between a plurality of data signals due to the length of a continuous period of the same data, a skew between the data signals occurs.
[0006]
FIG. 6 shows a state in which a skew occurs due to a difference in data transition time depending on the length of a continuous period of the same data when transferring data between chips. Referring to FIG. 6, consider a case where two signals having different lengths of continuous periods of the same data rise from L level to H level. In this specification, the H level is a state in which the signal voltage is high, and corresponds to a high logic value among a high logic value and a low logic value in the binary level. The L level is a low signal voltage state and corresponds to a low logic value.
[0007]
In FIG. 6, the data signal D1 is a signal that rises from the L level to the H level after the same L level data continues. The data signal D2 is a signal that rises from the L level to the H level after the data has continuously changed. Time until the signal voltage reaches the reference potential Vref even if the rising of the data signal D1 and the data signal D2 starts simultaneously (time T1) by output timing adjustment such as driver on / off timing adjustment Has a time difference TSK.
[0008]
When the data signal D2 changes at the time T0 corresponding to the rising edge of the clock CLK and further changes to the data signal D2 at the time T1 corresponding to the falling edge of the clock CLK, the frequency of the clock CLK increases to about 100 MHz, for example. The data signal D2 shifts to the next data (voltage value VH corresponding to the H level) before reaching the voltage value VL corresponding to the L level. A difference dV is generated between the data signal D2 and the voltage value VL corresponding to the L level. Therefore, there is a time difference between the time until the data signal D1 reaches the reference level Vref for detecting the H level or L level on the data receiving side and the time until the data signal D2 reaches the reference level Vref. TSK occurs.
[0009]
Due to the time difference TSK of the rise time between the data signal D1 and the data signal D2, there arises a problem that a skew occurs between the data signal D1 and the data signal D2. As the frequency of the clock CLK increases (for example, about 100 MHz), the problem of skew that occurs between the data signal D1 and the data signal D2 due to the time difference TSK becomes more obvious.
[0010]
The above-described output timing adjustment can suppress skew due to a phase difference between a plurality of signals (for example, 8 bits), but it is possible to suppress skew due to a difference in signal transition time depending on the length of a period in which the signal voltage does not change. Can not.
[0011]
An object of the present invention is to suppress a skew caused by a difference in data transition time depending on the length of a period in which a signal voltage does not change.
[0012]
[Means for Solving the Problems]
  An input buffer according to the present invention includes:An input buffer for correcting skew of an input signal caused by at least a change time of the input signal depending on whether or not the voltage level of the input signal is the same voltage level for two clock periods or more,A plurality of receiver circuits that output output signals each having a different phase adjustment to the input signal;The voltage level of the input signal is (1) not continuous for 2 clock periods or more, (2) continuously for 2 clock periods or more at H level, and (3) continuously for 2 clock periods or more at L level. Pattern of the input signal that indicates at least whether or notPattern detection circuit for detecting the pattern and the pattern detection circuitPattern of the input signal detected byAmong the plurality of output signals output by the plurality of receiver circuits in response toofAnd a signal selection circuit for selecting one, whereby the above object is achieved.
  The signal selection circuit has a pattern of the input signal detected by the pattern detection circuit.(1) When indicating that it is not continuous for two clock periods or more, the first output signal is selected from the plurality of output signals, and (2) indicates that it is continuous for two clock periods or more at the H level. The second output signal is selected from among the plurality of output signals, and (3) the third output of the plurality of output signals indicates that the signal is continuous for two clock periods or more at the L level. The phase of the second output signal is advanced from the first output signal, and the phase of the third output signal is advanced from the first output signal. Also good.
[0013]
The different phase adjustments in the plurality of receiver circuits may be performed by comparing the voltage of the input signal with a different reference potential for each of the plurality of receiver circuits.
[0014]
The different phase adjustments in the plurality of receiver circuits may delay the input signal by different times for the plurality of receiver circuits.
[0015]
  The pattern detection circuit includes a buffer circuit that amplifies and outputs the input signal, and an output power of the buffer circuit.PressureDetect level and detection resultAs the input signal patternAnd a level detection circuit that outputs.
[0016]
The voltage of the input signal changes between an H level voltage and an L level voltage lower than the H level, and the signal selection circuit has a period during which the voltage of the input signal is continuously at the H level. If longer than the predetermined first period, select one of the plurality of output signals output by the plurality of receiver circuits, phase-adjusted so that the change from the H level to the L level occurs quickly, The plurality of receiver circuits that are phase-adjusted so that the change from the L level to the H level occurs quickly when the period during which the voltage of the input signal is continuously at the L level is longer than the predetermined second period One of a plurality of the output signals output by may be selected.
[0017]
Each of the first period and the second period may be determined based on a minimum transition period of a logical value of the input signal.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
First, the principle of the present invention will be described.
[0019]
The input buffer according to the present invention includes a pattern detection circuit, a plurality of receiver circuits, and a signal selection circuit. An input signal to the input buffer is input to a plurality of receiver circuits and a pattern detection circuit. Each receiver circuit outputs, to the signal selection circuit, a signal obtained by performing a different phase adjustment on the input signal. The pattern detection circuit detects the length of a period during which the voltage of the input signal does not change, and outputs the detection result to the signal selection circuit. The signal selection circuit selects one of the input output signals of each receiver circuit according to the detection result of the pattern detection circuit, and outputs the selected signal as an output signal of the input buffer.
[0020]
As a result, the phase adjustment content that the input buffer applies to the input signal changes depending on the length of the period during which the voltage of the input signal does not change.
[0021]
Embodiments of the present invention will be described below with reference to the drawings.
[0022]
(Embodiment 1)
FIG. 1A is a block diagram of an input buffer 10 having a skew suppression function according to the first embodiment of the present invention. The input buffer 10 includes a pattern detection circuit 1, receiver circuits 2, 3, 4, a selector circuit 5, and a latch circuit 6.
[0023]
The input buffer 10 receives the input signal IN by the receiver circuits 2, 3 and 4. The reference potential Vref1 is input to the receiver circuit 2, the reference potential Vref2 is input to the receiver circuit 3, and the reference potential Vref3 is input to the receiver circuit 4. The receiver circuits 2, 3, and 4 output L-level signals or H-level signals as output signals IN1, IN2, and IN3 depending on whether or not the input signals exceed the reference potentials input thereto. That is, the receiver circuits 2, 3, and 4 output an H level signal when the input signal exceeds the reference potential, and output an L level signal when the input signal does not exceed the reference potential.
[0024]
The input buffer 10 has a length of a period in which the input signal is continuously at the H level by the pattern detection circuit 1 and a length of a period in which the input signal is continuously at the L level (hereinafter referred to as “continuity of the input signal”). ) Is detected. The pattern detection circuit 1 outputs the detection result to the selector 5 as select signals SEL1 and SEL2.
[0025]
The selector 5 selects one of the output signals IN1, IN2, and IN3 from the receiver circuits 2, 3, and 4 according to the contents of the select signals SEL1 and SEL2 input from the pattern detection circuit 1. The signal selected by the selector 5 is output as the output signal INSEL of the input buffer 10.
[0026]
Although FIG. 1A shows an example in which a 1-bit signal is received, the present invention can also be applied to a case of receiving a multi-bit signal as shown in FIG. 1B.
[0027]
FIG. 1B shows the configuration of an IC chip that transmits and receives a plurality of bits of signals INA, INB, INC using a plurality of input buffers 10. The input buffer 10 shown in FIG. 1A is built in the chip 70. As shown in FIG. 1B, the input buffer 10 has a plurality of bits (for example, 8 bits, or 3 bits as shown) of signals INA and INB transmitted in parallel from a plurality of output buffers 50 incorporated in another chip 60. , INC is received via a cable or wiring on a printed circuit board. Since the patterns of the multi-bit signals INA, INB, INC output from each of the output buffers 50 are different, even when the multi-bit signals INA, INB, INC are transmitted from each output buffer 50 simultaneously. The skew depending on the above-described pattern occurs between the data received by each of the input buffers 10.
[0028]
When data is received by a single clock signal, if the clock frequency is high (for example, about 100 MHz), a skew occurs and it is easy to receive an erroneous signal. In addition, although the example which transmits / receives the signal of several bits shown to FIG. 1B is demonstrated, it is the same also when transmitting / receiving a single bit signal. That is, as shown in FIG. 1A, even when a single-bit signal IN is transmitted / received, if the clock frequency is increased (for example, about 100 MHz), a skew is generated, so that an erroneous signal is easily received.
[0029]
FIG. 2 shows changes in the signal detection period when the reference potential in the input buffer 10 is changed. Here, the normal reference potential is Vref1, the reference potential higher than Vref1 is Vref2, and the reference potential lower than Vref1 is Vref3. Referring to FIG. 2, consider a case where an input signal IN (data signal D1 or D2) to input buffer 10 falls from H level to L level.
[0030]
The data signal D1 is a waveform when the period in which the input signal IN is at the H level falls to the L level after a predetermined first period or more continues. On the other hand, the data signal D2 has a waveform when the input signal IN falls from the H level to the L level immediately after the input signal IN rises from the L level to the H level.
[0031]
When the input buffer 10 receives the input signal IN using the normal reference potential Vref1 as a reference potential, there is a delay time difference TpdHL between the falling edge of the data signal D1 and the falling edge of the data signal D2. However, by receiving the input signal IN using Vref2 when the input buffer 10 is the data signal D1, and receiving the input signal IN using Vref1 when the input buffer 10 is the data signal D2, the input signal IN is received at the same timing Ta. Falling can be detected.
[0032]
Next, with reference to FIG. 2, consider the case where the input signal IN to the input buffer 10 rises from L level to H level.
[0033]
The data signal D3 is a case where the input signal IN rises from the L level to the H level immediately after the input signal IN falls from the H level to the L level. On the other hand, the data signal D4 has a waveform when it rises to H level after a period in which the input signal IN is at L level continues for a predetermined second period or longer.
[0034]
When the input buffer 10 receives the input signal IN using the normal reference potential Vref1 as a reference potential, there is a delay time difference TpdLH between the rising edge of the data signal D3 and the rising edge of the data signal D4. However, by receiving the input signal IN using Vref1 when the input buffer 10 is the data signal D3 and receiving the input signal IN using Vref3 when the data signal D4, the input signal IN is received at the same timing Tb. The rising edge can be detected.
[0035]
Therefore, the delay time differences TpdLH and TpdHL can be corrected by the input buffer 10 detecting the continuity of the input signal by the pattern detection circuit 1 and changing the reference potential according to the detection result. Thereby, it becomes possible to suppress the skew due to the delay time differences TpdLH and TpdHL.
[0036]
Each of the predetermined first period and the predetermined second period described above corresponds to, for example, an input corresponding to a period Tmin between adjacent rising and falling edges in a clock signal RCLK described later with reference to FIG. 4A. It is determined based on the minimum transition period of the logical value of the signal IN. The predetermined first period and the predetermined second period may be determined to be the same period or may be determined to be different periods.
[0037]
FIG. 3 shows a configuration of the pattern detection circuit 1 provided in the input buffer 10. The pattern detection circuit 1 includes a buffer circuit 21, a node N, differential amplifiers 22 and 23, and delay circuits 24 and 25.
[0038]
The pattern detection circuit 1 receives the input signal IN. The buffer circuit 21 amplifies and outputs the input signal IN. A parasitic capacitance exists between the buffer circuit 21 and the node N.
[0039]
The differential amplifiers 22 and 23 output signals to the delay circuits 24 and 25 according to the potential CIN of the node N. The differential amplifier 22 compares the potential CIN of the node N with the reference potential VrefH and outputs the comparison result to the delay circuit 24. The differential amplifier 23 compares the potential CIN of the node N with the reference potential VrefL and outputs the comparison result to the latch circuit 25. Note that the reference potential VrefH is higher than the reference potential VrefL.
[0040]
Specifically, the differential amplifier 22 sets the signal indicating the comparison result to the H level if the potential CIN of the node N is higher than the reference potential VrefH, and determines the comparison result if the potential of the node N is not higher than the reference potential VrefH. Let the signal to represent be L level. The differential amplifier 23 sets the signal indicating the comparison result to the H level if the potential CIN of the node N is lower than the reference potential VrefL, and sets the signal indicating the comparison result to L if the potential CIN of the node N is not lower than the reference potential VrefL. Level.
[0041]
FIG. 4A shows the operation timing of each node of the input buffer 10 provided with the skew suppression function according to the first embodiment of the present invention. With reference to FIG. 4A, the operation | movement in each node of the pattern detection circuit 1 is demonstrated.
[0042]
4A shows the input signal IN of the input buffer 10, the output signals IN1, IN2, and IN3 of the receivers 2, 3, and 4, the voltage waveform CIN at the node N of the pattern detection circuit 1 shown in FIG. The operation timing of the output signal SEL1 of the circuit 24, the output signal SEL2 of the delay circuit 25, the output signal INSEL of the selector 5, and the clock signal RCLK for data reception is shown. Assuming that the input signal IN has changed as shown in FIG. 4A, the operation of the pattern detection circuit 1 will be considered.
[0043]
The input buffer 10 receives the input signal IN by the receiver circuits 2 to 4 and outputs the output signals IN1 to IN3 based on the reference potentials Vref1 to Vref3, respectively. Each of the receiver circuits 2 to 4 outputs a logical value corresponding to “H” when the input signal IN exceeds the reference potentials Vref1 to Vref3. Each of the receiver circuits 2 to 4 outputs a logical value corresponding to “L” when the input signal IN falls below the reference potentials Vref1 to Vref3 input to the receiver circuits 2 to 4 respectively.
[0044]
On the other hand, the pattern detection circuit 1 receives the input signal IN by the differential amplifiers 22 and 23. When the input signal IN exceeds the reference potential VrefH, the differential amplifier 22 outputs a high logical value corresponding to the H level signal. When the input signal IN falls below the reference potential VrefL, the differential amplifier 23 outputs a high logic value corresponding to the H level signal.
[0045]
Each of the delay circuits 24 and 25 delays the output signals of the differential amplifiers 22 and 23 by about a half cycle of the clock signal RCLK, and transmits the delayed output signals SEL 1 and SEL 2 to the selector 5.
[0046]
The selector 5 selects one of the output signals IN1 to IN3 from the receivers 2 to 4 based on the logical values corresponding to the output signals SEL1 and SEL2, and outputs the output signal INSEL based on the selection result. The latch circuit 6 latches the output signal INSEL based on the data reception clock signal RCLK.
[0047]
By adopting the above method, compared to the conventional case of receiving data based on a single reference potential, the received data is synchronized with the data reception clock signal RCLK after the received data is determined. It is possible to take a lot of time until latching. As shown in FIG. 4A, the period until the reception data is latched in synchronization with the data reception clock signal RCLK after the reception data is determined is conventionally the period TM1 and the period TM3. Then, it becomes the period TM2 and the period TM4. As described above, according to the present embodiment, it is possible to provide a large margin regarding the period from when the received data is determined until the received data is latched in synchronization with the data reception clock signal RCLK.
[0048]
For this reason, when the frequency becomes high or a skew due to noise occurs, data mislatching is less likely to occur than in the past.
[0049]
Although an example is shown in which received data is latched in synchronization with the rising edge of the clock signal RCLK, the present invention is not limited to this. The received data may be latched in synchronization with the falling edge of the clock signal RCLK. The received data may be latched in synchronization with both the rising edge and falling edge of the clock signal RCLK.
[0050]
As described above, the selector 5 selectively outputs one of the output signals IN1, IN2, and IN3 as the output signal INSEL according to the contents of the select signals SEL1 and SEL2.
[0051]
FIG. 4B shows the relationship between the state of the select signals SEL1 and SEL2 and the signal selected by the selector 5. In FIG. 4B, a signal selected by the selector 5 is a selection signal. As shown in FIG. 4B, when the select signal SEL1 is at the L level and the select signal SEL2 is at the L level, the selector 5 selects the signal IN1. When the select signal SEL1 is at the H level and the select signal SEL2 is at the L level, the selector 5 selects the signal IN2. When the select signal SEL1 is at the L level and the select signal SEL2 is at the H level, the selector 5 selects the signal IN3. It is impossible for the select signal SEL1 to be at the H level and the select signal SEL2 to be at the H level.
[0052]
As described above, the input buffer 10 detects the continuity of the input signal by the pattern detection circuit 1 and selects the output signal INSEL according to the detection result, whereby the reference potential can be substantially changed. This makes it possible to correct the delay time differences TpdLH and TpdHL caused by the difference in the length of the continuous period of the same data, and to suppress the skew due to the delay time differences TpdLH and TpdHL.
[0053]
In the present embodiment, the number of receiver circuits included in the input buffer is described as three. However, the number of receiver circuits included in the input buffer according to the present invention is not limited to three. When the number of receiver circuits provided in the input buffer is other than three, it is sufficient that the continuity of input signals detected by the pattern detection circuit is the same number of patterns as the number of receiver circuits.
[0054]
Further, the change time of the potential of the node CIN in the pattern detection circuit 1 can be adjusted by changing the current driving capability of the buffer circuit 21. By configuring so that the current drive capability of the buffer circuit 21 can be changed by an external signal, it is possible to cope with changes in the power supply voltage of the input buffer 10 and variations in the manufacturing process.
[0055]
The values of the reference potentials Vref1, Vref2, and Vref3 can also be determined by sending a test signal to the input buffer 10. Thereby, it is possible to suppress skew due to variations in the manufacturing process of the input buffer 10 and differences in use conditions.
[0056]
(Embodiment 2)
FIG. 5A is a block diagram of an input buffer 50 having a phase adjustment function for skew suppression according to the second embodiment of the present invention. The input buffer 50 includes a pattern detection circuit 1, a receiver 51, delay circuits 52a, 52b, and 52c, a selector 53, and a latch circuit 6.
[0057]
The input buffer 50 receives the input signal IN by the receiver 51. The reference potential Vref is input to the receiver 51. The receiver 51 outputs an H level signal when the input signal exceeds the reference potential Vref, and outputs an L level signal when the input signal does not exceed the reference potential Vref. A signal output from the receiver 51 is input to the pattern detection circuit 1 and the delay circuits 52a, 52b, and 52c.
[0058]
The delay circuit 52a and the receiver 51 constitute a first receiver circuit. The delay circuit 52b and the receiver 51 constitute a second receiver circuit. The delay circuit 52c and the receiver 51 constitute a third receiver circuit. Thus, the receiver 51 is shared by a plurality of receiver circuits. Although FIG. 5A shows an example in which the receiver 51 is shared by a plurality of receiver circuits, the present invention is not limited to this. The receiver 51 may be provided in each of the plurality of receiver circuits.
[0059]
The input buffer 50 detects the continuity of the input signal by the pattern detection circuit 1. The pattern detection circuit 1 outputs the detection result to the selector 53 as select signals SEL1 and SEL2. The operation of the pattern detection circuit 1 is the same as the operation described in the first embodiment.
[0060]
The delay circuits 52a, 52b, and 52c delay the signals output from the receiver 51 by a predetermined time, and output the delayed signals as output signals DL1, DL2, and DL3. The delay circuit 52a delays the signal input from the receiver 51 by the delay time DT1, and outputs the delayed signal as the output signal DL1. The delay circuit 52b delays the signal input from the receiver 51 by the delay time DT2, and outputs the delayed signal as the output signal DL2. The delay circuit 52c delays the signal input from the receiver 51 by the delay time DT3 and outputs the delayed signal as the output signal DL3. The delay times of the delay circuits 52a, 52b, and 52c are different. Between each delay time, the relationship of DT1> DT2 and DT1> DT3 is established.
[0061]
The selector 53 selects one of the output signals DL1, DL2, and DL3 from the delay circuits 52a, 52b, and 52c according to the contents of the select signals SEL1 and SEL2 input from the pattern detection circuit 1. The signal selected by the selector 53 is output as the output signal INSEL of the input buffer 50.
[0062]
FIG. 5B shows the relationship between the state of the select signals SEL1 and SEL2 and the signal selected by the selector 53. In FIG. 5B, a signal selected by the selector 53 is a selection signal. As shown in FIG. 5B, when the select signal SEL1 is at the L level and the select signal SEL2 is at the L level, the selector 53 selects the signal DL1. When the select signal SEL1 is at the H level and the select signal SEL2 is at the L level, the selector 53 selects the signal DL2. When the select signal SEL1 is at the L level and the select signal SEL2 is at the H level, the selector 53 selects the signal DL3. It is impossible for the select signal SEL1 to be at the H level and the select signal SEL2 to be at the H level.
[0063]
Thus, the input buffer 50 detects the continuity of the input signal IN by the pattern detection circuit 1 and selects the output signal INSEL according to the detection result, thereby substantially changing the delay time added to the input signal IN. Can be made. As a result, the delay time differences TpdLH and TpdHL described in the first embodiment can be corrected, and the skew due to the delay time differences TpdLH and TpdHL can be suppressed.
[0064]
In the present embodiment, the number of delay circuits included in the input buffer is described as three. However, the number of delay circuits included in the input buffer according to the present invention is not limited to three. When the number of delay circuits provided in the input buffer is other than 3, it is sufficient that the continuity of the input signals detected by the pattern detection circuit is the same number of patterns as the number of delay circuits. In order to detect continuity of a finer input signal and reflect it in the delay time, it is necessary to prepare a large number of delay circuits. When the delay time differences TpdLH and TpdHL are substantially equal, two delay circuits are sufficient.
[0065]
Further, the change time of the potential of the node CIN in the pattern detection circuit 1 can be adjusted by changing the current drive capability of the buffer circuit 21 as in the first embodiment.
[0066]
The values of the delay times DL1, DL2, and DL3 can also be determined by sending a test signal to the input buffer 50. Thereby, the skew by the variation in a manufacturing process and the difference in use conditions can also be suppressed.
[0067]
【The invention's effect】
An input buffer according to the present invention includes a plurality of receiver circuits that output output signals obtained by performing different phase adjustments on input signals, a pattern detection circuit that detects the length of a period during which the voltage of the input signal does not change, and a pattern detection circuit The signal selection circuit that selects one of the plurality of output signals output from the plurality of receiver circuits according to the detection result of the input signal is converted into the input signal according to the length of the period during which the voltage of the input signal does not change. Different phase adjustments can be made. As a result, it is possible to suppress the skew between the input signals by correcting the delay time difference between the rising and falling edges between the input signals caused by the difference in the length of the period during which the voltages of the plurality of input signals do not change. Become.
[Brief description of the drawings]
FIG. 1A is a block diagram of an input buffer having an adjustment function for skew suppression according to a first embodiment of the present invention.
FIG. 1B is a configuration diagram of an IC chip including a plurality of input buffers according to the first embodiment of the present invention.
FIG. 2 is a diagram illustrating a change in a signal detection period when the reference potential is changed in the first embodiment of the present invention.
FIG. 3 is a diagram showing a configuration of a pattern detection circuit included in an input buffer according to the present invention.
FIG. 4A is a diagram showing an operation timing of the pattern detection circuit according to the first embodiment of the present invention.
FIG. 4B is a diagram showing the relationship between the state of the select signal and the signal selected by the selector in Embodiment 1 of the present invention.
FIG. 5A is a block diagram of an input buffer having an adjustment function for skew suppression according to the second embodiment of the present invention.
FIG. 5B is a diagram showing a relationship between a state of a select signal and a signal selected by the selector in Embodiment 2 of the present invention.
FIG. 6 is a diagram illustrating a state in which skew occurs due to a difference in data transition time depending on a signal determination period when data is transferred between chips.
[Explanation of symbols]
1 Pattern detection circuit
2, 3, 4 Receiver circuit
5, 53 selector
10, 50 input buffer
21 Buffer circuit
22, 23 Differential amplifier
51 receiver
52a, 52b, 52c delay circuit
D1, D2, D3, D4 Data signal
DT1, DT2, DT3 delay time
TpdHL, TpdLH, T1 Delay time difference
Vref, Vref1, Vref2, Vref3, VrefH, VrefL Reference potential

Claims

入力信号の電圧レベルが２クロック期間以上同一の電圧レベルであるか否かによって前記入力信号の変化にかかる時間が異なることに少なくとも起因する、入力信号のスキューを補正する入力バッファであって、
前記入力信号にそれぞれ異なる位相調整を施した出力信号を出力する複数のレシーバ回路と、
前記入力信号の電圧レベルが、（１）２クロック期間以上連続していないか、（２）Ｈレベルで２クロック期間以上連続しているか、および（３）Ｌレベルで２クロック期間以上連続しているかのいずれであるかを少なくとも示す入力信号のパターンを検知するパターン検知回路と、
前記パターン検知回路が検知した前記入力信号のパターンに応じて前記複数のレシーバ回路が出力する複数の前記出力信号のうちの１つを選択する信号選択回路と、
備えた、入力バッファ。 An input buffer that corrects skew of an input signal caused at least by a change in time of the input signal depending on whether or not the voltage level of the input signal is the same voltage level for two clock periods or more,
A plurality of receiver circuit outputs an output signal which has been subjected to different phase adjustment to the input signal,
The voltage level of the input signal is (1) not continuous for 2 clock periods or more, (2) continuously for 2 clock periods or more at H level, and (3) continuously for 2 clock periods or more at L level. A pattern detection circuit that detects a pattern of an input signal that indicates at least whether or not
And a signal selection circuit for selecting one of a plurality of said output signal for outputting the plurality of receiver circuit according to a pattern of said input signal, wherein the pattern detecting circuit detects,
Provided input buffer.

前記信号選択回路は、前記パターン検知回路が検知した前記入力信号のパターンが、（１）２クロック期間以上連続していないことを示す場合、複数の前記出力信号のうちの第１の出力信号を選択し、（２）Ｈレベルで２クロック期間以上連続していることを示す場合、複数の前記出力信号のうちの第２の出力信号を選択し、（３）Ｌレベルで２クロック期間以上連続していることを示す場合、複数の前記出力信号のうちの第３の出力信号を選択し、
前記第１の出力信号より、前記第２の出力信号の方が位相が進んでおり、
前記第１の出力信号より、前記第３の出力信号の方が位相が進んでいる、請求項１に記載の入力バッファ。 The signal selection circuit, when the pattern of the input signal detected by the pattern detection circuit indicates (1) that the pattern is not continuous for two clock periods or more, the first output signal of the plurality of output signals is And (2) selecting a second output signal from among the plurality of output signals when indicating that it is continuous for 2 clock periods or more at the H level, and (3) continuing for 2 clock periods or more at the L level. A third output signal of the plurality of output signals is selected,
The phase of the second output signal is ahead of that of the first output signal,
The input buffer according to claim 1, wherein the phase of the third output signal is advanced from that of the first output signal.

前記複数のレシーバ回路における前記それぞれ異なる位相調整は、前記入力信号の電圧を前記複数のレシーバ回路毎に異なる参照電位と比較することにより行われる、請求項１または２に記載の入力バッファ。Wherein said different phase adjustment, respectively, in a plurality of receiver circuits is performed by comparing the different reference potentials to a voltage of the input signal for each of the plurality of receiver circuits, the input buffer of claim 1 or 2.

前記複数のレシーバ回路における前記それぞれ異なる位相調整は、前記入力信号を前記複数のレシーバ回路毎に異なる時間だけ遅延させることである、請求項１または２に記載の入力バッファ。Wherein said different phase adjustment, respectively, in a plurality of receiver circuits is to delay the input signal by different time for each of the plurality of receiver circuits, the input buffer of claim 1 or 2.

前記パターン検出回路は、
前記入力信号を増幅して出力するバッファ回路と、
前記バッファ回路の出力の電圧レベルを検知し、検知結果として前記入力信号のパターンを出力するレベル検知回路と、
を備えている、請求項１に記載の入力バッファ。The pattern detection circuit includes:
A buffer circuit for amplifying and outputting the input signal;
A level detecting circuit which detects the voltage level of the output of the buffer circuit, and outputs a pattern of the input signal as a detection result,
The input buffer according to claim 1, comprising:

前記入力信号の電圧は、Ｈレベルの電圧と、Ｈレベルより低いＬレベルの電圧との間において変化し、
前記信号選択回路は、前記入力信号の電圧が連続してＨレベルであった期間が所定の第１期間より長い場合には、ＨレベルからＬレベルへの変化が早く起こるように位相調整された、前記複数のレシーバ回路が出力する複数の前記出力信号のうち１つを選択し、前記入力信号の電圧が連続してＬレベルであった期間が所定の第２期間より長い場合には、ＬレベルからＨレベルへの変化が早く起こるように位相調整された、前記複数のレシーバ回路が出力する複数の前記出力信号のうち１つを選択する、請求項１に記載の入力バッファ。The voltage of the input signal changes between an H level voltage and an L level voltage lower than the H level;
The signal selection circuit is phase-adjusted so that the transition from the H level to the L level occurs quickly when the period during which the voltage of the input signal is continuously at the H level is longer than the predetermined first period. When one of the plurality of output signals output from the plurality of receiver circuits is selected and the period of time during which the voltage of the input signal is continuously at the L level is longer than a predetermined second period, L 2. The input buffer according to claim 1, wherein one of the plurality of output signals output from the plurality of receiver circuits, which is phase-adjusted so that the change from the level to the H level occurs earlier, is selected.

前記第１期間と前記第２期間とのそれぞれは、前記入力信号の論理値の最小遷移期間に基づいて定められる、請求項６に記載の入力バッファ。The input buffer according to claim 6 , wherein each of the first period and the second period is determined based on a minimum transition period of a logical value of the input signal.