JP4929742B2

JP4929742B2 - Simultaneous bidirectional circuit, large-scale integrated circuit including the circuit, and signal simultaneous transmission method

Info

Publication number: JP4929742B2
Application number: JP2006029582A
Authority: JP
Inventors: 洋井深
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2006-02-07
Filing date: 2006-02-07
Publication date: 2012-05-09
Anticipated expiration: 2026-02-07
Also published as: JP2007214638A

Description

この発明は、同時双方向回路、該回路を備えた大規模集積回路並びに信号同時伝送方法に係り、たとえば、２つの情報処理装置の間や、情報処理機能を有する２つの大規模集積回路などの間で、信号の送信及び受信を同一の伝送線路を介して同時にかつ双方向に行う場合に用いて好適な同時双方向回路、該回路を備えた大規模集積回路並びに信号同時伝送方法に関する。 The present invention relates to a simultaneous bidirectional circuit, a large-scale integrated circuit including the circuit, and a signal simultaneous transmission method. For example, between two information processing apparatuses or two large-scale integrated circuits having an information processing function. The present invention relates to a simultaneous bidirectional circuit suitable for simultaneous and bidirectional transmission and reception of signals through the same transmission line, a large-scale integrated circuit including the circuit, and a signal simultaneous transmission method.

近年、２つのＬＳＩ（Large Scale Integrated circuit、大規模集積回路）間などのデータ転送の転送速度の向上のために、パラレルデータ転送を用いる場合には、動作周波数の高速化に加え、データビット数が増加する傾向にあるが、従来から行われている単方向のパラレルデータ転送では、１ビットにつき送信及び受信で独立した信号線を設ける必要があり、ＬＳＩのパッケージのピン数が膨大になる。パッケージのピン数が増加すると、ＬＳＩテスタによるテストが困難となり、パッケージの寸法もピン数の増加に伴って大きくなり、歩留まりやコスト面で不利になるという問題点がある。このため、２つのＬＳＩなどの間で伝送線路を介して双方向のパラレルデータ伝送を同時に行う同時双方向回路が提案されている。 In recent years, in order to improve the transfer speed of data transfer between two large scale integrated circuits (LSIs), when using parallel data transfer, in addition to increasing the operating frequency, the number of data bits However, in the conventional unidirectional parallel data transfer, it is necessary to provide independent signal lines for transmission and reception for each bit, and the number of pins of the LSI package becomes enormous. When the number of pins of the package increases, testing by the LSI tester becomes difficult, and the size of the package increases with the increase of the number of pins, which is disadvantageous in terms of yield and cost. For this reason, a simultaneous bidirectional circuit that simultaneously performs bidirectional parallel data transmission between two LSIs via a transmission line has been proposed.

図４は、この種の同時双方向回路を備えたＬＳＩの要部の電気的構成を示すブロック図である。
このＬＳＩ１は、同図に示すように、内部論理回路１１と、エラー検出回路１２と、送信回路１３と、受信回路１４と、同期化回路１５とから構成されている。これらのエラー検出回路１２、送信回路１３、受信回路１４及び同期化回路１５により、同時双方向回路が構成され、内部論理回路１１は、この同時双方向回路を介して相手側のＬＳＩなどとの間で相互にデータを送受信して所定の処理を行う。 FIG. 4 is a block diagram showing the electrical configuration of the main part of an LSI having this type of simultaneous bidirectional circuit.
As shown in FIG. 1, the LSI 1 includes an internal logic circuit 11, an error detection circuit 12, a transmission circuit 13, a reception circuit 14, and a synchronization circuit 15. The error detection circuit 12, the transmission circuit 13, the reception circuit 14, and the synchronization circuit 15 constitute a simultaneous bidirectional circuit, and the internal logic circuit 11 communicates with a partner LSI or the like via the simultaneous bidirectional circuit. Data is transmitted and received between them, and predetermined processing is performed.

図５は、図４中の送信回路１３、受信回路１４及び同期化回路１５の内部の電気的構成と共に、ＬＳＩ１が伝送線路３，４を介して相手側のＬＳＩ２に接続されている状態を示す図である。
送信回路１３は、ＦＦ（フリップフロップ）２１と、出力バッファ２２と、ＦＦ２３と、出力バッファ２４とから構成されている。ＦＦ２１は、内部論理回路１１からの送信データａを、同内部論理回路１１の動作と同期したクロックＣＬＫのタイミングで取り込んで送信データｄ１として出力バッファ２２へ出力する。出力バッファ２２は、ＦＦ２１からの送信データｄ１を、送信データｂとして伝送線路３を介してＬＳＩ２に送出する。ＦＦ２３は、クロックＣＬＫの周波数を１／２に分周して送信データｄ２として出力バッファ２４へ出力する。出力バッファ２４は、ＦＦ２３からの送信データｄ２をストローブ信号ｃとして伝送線路４を介してＬＳＩ２に送出する。 FIG. 5 shows a state in which the LSI 1 is connected to the counterpart LSI 2 via the transmission lines 3 and 4 together with the internal electrical configurations of the transmission circuit 13, the reception circuit 14 and the synchronization circuit 15 in FIG. FIG.
The transmission circuit 13 includes an FF (flip flop) 21, an output buffer 22, an FF 23, and an output buffer 24. The FF 21 takes in the transmission data a from the internal logic circuit 11 at the timing of the clock CLK synchronized with the operation of the internal logic circuit 11 and outputs it to the output buffer 22 as transmission data d1. The output buffer 22 sends the transmission data d1 from the FF 21 to the LSI 2 via the transmission line 3 as the transmission data b. The FF 23 divides the frequency of the clock CLK by half and outputs it to the output buffer 24 as transmission data d2. The output buffer 24 sends the transmission data d2 from the FF 23 to the LSI 2 via the transmission line 4 as the strobe signal c.

受信回路１４は、入力バッファ３１，３２と、ＤＬＬ（Delay Locked Loop ）３３とから構成されている。入力バッファ３１は、コンパレータ３１ａ，３１ｂと、セレクタ３１ｃとから構成されている。コンパレータ３１ａは、伝送線路３上の送信データｂとＬＳＩ２からの受信データｅとの合成データｐを送信データｄ１の論理レベルに対応する高レベル基準値ＶｒｅｆＨを用いてサンプリングする。この合成データｐは、送信データｂと受信データｅとの合成により、最高データレベル（“Ｈ”）、最低データレベル（“Ｌ”）及び中間データレベル（“Ｍ”）を有している。コンパレータ３１ｂは、合成データｐを送信データｄ１の論理レベルに対応する低レベル基準値ＶｒｅｆＬを用いてサンプリングする。セレクタ３１ｃは、送信データｄ１が高レベル（“Ｈ”）のとき、コンパレータ３１ａの出力信号を選択する一方、同送信データｄ１が低レベル（“Ｌ”）のとき、コンパレータ３１ｂの出力信号を選択することにより、受信データｅを復元して受信データｆとして出力する。 The receiving circuit 14 includes input buffers 31 and 32 and a DLL (Delay Locked Loop) 33. The input buffer 31 includes comparators 31a and 31b and a selector 31c. The comparator 31a samples the combined data p of the transmission data b on the transmission line 3 and the reception data e from the LSI 2 using the high level reference value VrefH corresponding to the logical level of the transmission data d1. The composite data p has a maximum data level (“H”), a minimum data level (“L”), and an intermediate data level (“M”) by combining the transmission data b and the reception data e. The comparator 31b samples the synthesized data p using the low level reference value VrefL corresponding to the logic level of the transmission data d1. The selector 31c selects the output signal of the comparator 31a when the transmission data d1 is at a high level ("H"), and selects the output signal of the comparator 31b when the transmission data d1 is at a low level ("L"). As a result, the reception data e is restored and output as reception data f.

入力バッファ３２は、コンパレータ３２ａ，３２ｂと、セレクタ３２ｃとから構成されている。コンパレータ３２ａは、伝送線路４上のストローブ信号ｃとＬＳＩ２からのストローブ信号ｇとの合成信号ｑを送信データｄ２の論理レベルに対応する高レベル基準値ＶｒｅｆＨを用いてサンプリングする。コンパレータ３２ｂは、合成信号ｑを送信データｄ２の論理レベルに対応する低レベル基準値ＶｒｅｆＬを用いてサンプリングする。セレクタ３２ｃは、送信データｄ２が“Ｈ”のとき、コンパレータ３２ａの出力信号を選択する一方、同送信データｄ２が“Ｌ”のとき、コンパレータ３２ｂの出力信号を選択することにより、ストローブ信号ｇを復元する。ＤＬＬ３３は、遅延素子による同期ループで構成され、セレクタ３２ｃで復元されたストローブ信号ｇを、受信データｆと所定の位相関係を保つように位相調整してストローブ信号ｈとして出力する。 The input buffer 32 includes comparators 32a and 32b and a selector 32c. The comparator 32a samples the combined signal q of the strobe signal c on the transmission line 4 and the strobe signal g from the LSI 2 using the high level reference value VrefH corresponding to the logical level of the transmission data d2. The comparator 32b samples the synthesized signal q using the low level reference value VrefL corresponding to the logic level of the transmission data d2. The selector 32c selects the output signal of the comparator 32a when the transmission data d2 is “H”, while selecting the output signal of the comparator 32b when the transmission data d2 is “L”, thereby selecting the strobe signal g. Restore. The DLL 33 is configured by a synchronous loop including delay elements, and adjusts the phase of the strobe signal g restored by the selector 32c so as to maintain a predetermined phase relationship with the received data f and outputs the strobe signal h as a strobe signal h.

同期化回路１５は、たとえばＦＩＦＯ（First In First Out）で構成され、受信データｆをストローブ信号ｈのタイミングで書き込み、この後、クロックＣＬＫのタイミングで受信データｊとして読み出してエラー検出回路１２へ送出する。エラー検出回路１２は、受信データｊの誤りを検出及び訂正して内部論理回路１１へ送出し、同内部論理回路１１は所定の処理を行う。また、ＬＳＩ２もＬＳＩ１と同様の構成になっている。 The synchronization circuit 15 is composed of, for example, a FIFO (First In First Out), and writes the reception data f at the timing of the strobe signal h, and then reads out the reception data j at the timing of the clock CLK and sends it to the error detection circuit 12. To do. The error detection circuit 12 detects and corrects an error in the received data j and sends it to the internal logic circuit 11. The internal logic circuit 11 performs a predetermined process. Further, the LSI 2 has the same configuration as the LSI 1.

この同時双方向回路では、内部論理回路１１とＬＳＩ２（相手側）の図示しない内部論理回路との間で、１ビットのデータにつき１本の伝送線路を介して双方向のデータ伝送が同時に行われるので、ＬＳＩ１，２のピン数が低減されると共に、大量のデータが低レイテンシ（ｌａｔｅｎｃｙ、待ち時間）で転送される。 In this simultaneous bidirectional circuit, bidirectional data transmission is simultaneously performed between the internal logic circuit 11 and an internal logic circuit (not shown) of the LSI 2 (the other party) via one transmission line for 1-bit data. As a result, the number of pins of the LSIs 1 and 2 is reduced, and a large amount of data is transferred with low latency.

上記の同時双方向回路の他、従来、この種の技術としては、たとえば、次のような文献に記載されたものがある。
特許文献１に記載された同時双方向送受信装置では、自局から送信した信号が他局に到着するまでの時間を可変する可変遅延回路が設けられ、各端局からの送信信号のエッジ部同士が衝突する状態と衝突しない状態とが作り出される。そして、自局に到着した信号の信号確定時間幅内にクロック信号を同期させることにより、送信信号のエッジ部同士が衝突することに起因する受信回路の遅延時間変動の影響を受けずに、高速かつ正確に信号転送が行われる。 In addition to the simultaneous bidirectional circuit described above, conventionally, this type of technology includes, for example, those described in the following documents.
In the simultaneous bidirectional transmission / reception apparatus described in Patent Document 1, a variable delay circuit is provided for varying the time until a signal transmitted from the own station arrives at another station, and the edge portions of the transmission signals from the respective terminal stations are connected to each other. A state of collision and a state of no collision are created. And by synchronizing the clock signal within the signal decision time width of the signal arriving at its own station, it is possible to achieve high speed without being affected by fluctuations in the delay time of the receiving circuit due to collision between the edge portions of the transmission signals. And signal transfer is performed accurately.

特許文献２に記載されたデータ伝送システムでは、同時双方向インタフェースを構成する入力回路が、使用する参照電圧の数だけ用意され、各入力回路には固定された参照電圧がそれぞれ与えられる。そして、レベルの高い参照電圧が与えられる入力回路には、ｎチャネル型ＭＯＳＦＥＴを差動素子とする差動増幅回路が用いられ、レベルの低い参照電圧が与えられる入力回路には、ｐチャネル型ＭＯＳＦＥＴを差動素子とする差動増幅回路が用いられ、自身の出力データに応じて２つの差動増幅回路の出力をセレクタで切り替えることにより、受信データが得られる。このため、同時双方向インタフェースを有する半導体集積回路の電源電圧が低電圧化されても、正確に受信データが判別される。 In the data transmission system described in Patent Document 2, as many input circuits as the number of reference voltages to be used are prepared, and a fixed reference voltage is given to each input circuit. A differential amplifier circuit using an n-channel MOSFET as a differential element is used for an input circuit to which a high-level reference voltage is applied, and a p-channel MOSFET is used for an input circuit to which a low-level reference voltage is applied. Is used as a differential element, and the received data is obtained by switching the outputs of the two differential amplifier circuits with a selector according to its own output data. For this reason, even if the power supply voltage of the semiconductor integrated circuit having the simultaneous bidirectional interface is lowered, the received data is accurately determined.

特許文献３に記載された同時双方向インタフェース回路では、データの送受信を行う２つのＬＳＩ１及びＬＳＩ２の間の伝送線路の配線長が、送受信波形のエッジが重ならないような位相になるように設定されている。そして、受信回路で受信される波形は、送信波形と受信波形の合成波形であり、同受信回路において、この合成波形から送信波形が除去され、所望の信号が得られる。合成波形からの送信波形の除去は、２種類の基準電位を送信波形に応じて切り替えることで実現される。
特開２００２−３１４５１５号公報（要約書、図１）特開２００３−２２９９１７号公報（要約書、図１）特開２００５−０１２５９８号公報（要約書、図１） In the simultaneous bidirectional interface circuit described in Patent Document 3, the wiring length of the transmission line between the two LSIs 1 and 2 that transmit and receive data is set so that the edges of the transmission and reception waveforms do not overlap. ing. The waveform received by the reception circuit is a composite waveform of the transmission waveform and the reception waveform. In the reception circuit, the transmission waveform is removed from the combined waveform, and a desired signal is obtained. The removal of the transmission waveform from the combined waveform is realized by switching two types of reference potentials according to the transmission waveform.
JP 2002-314515 A (abstract, FIG. 1) JP 2003-229917 A (abstract, FIG. 1) JP 2005-012598 A (Abstract, FIG. 1)

しかしながら、上記従来の同時双方向回路では、次のような問題点があった。
すなわち、図５の同時双方向回路では、送信データｂと受信データｅとの合成データｐは、“Ｈ”，“Ｌ”，“Ｍ”の３値を有しているが、入力バッファ３１により高レベル基準値ＶｒｅｆＨ及び低レベル基準値ＶｒｅｆＬを用いてサンプリングされ、“Ｌ”及び“Ｈ”の２値に変換される。この場合、送信データｄ１の論理レベルに基づいてコンパレータ３１ａ，３１ｂの出力信号が選択される構成となっているため、エラー検出回路１２により受信データｊの誤りが検出されても、同受信データｊのみでは、高レベル基準値ＶｒｅｆＨ及び低レベル基準値ＶｒｅｆＬのいずれが用いられた場合の誤りなのかが判別されない。このため、エラー検出回路１２における受信データｊの誤り発生時の解析性、すなわち誤り訂正を高精度で行う機能が不十分になるという問題点がある。 However, the conventional simultaneous bidirectional circuit has the following problems.
That is, in the simultaneous bidirectional circuit of FIG. 5, the combined data p of the transmission data b and the reception data e has three values “H”, “L”, and “M”. Sampling is performed using the high level reference value VrefH and the low level reference value VrefL, and converted into binary values of “L” and “H”. In this case, since the output signals of the comparators 31a and 31b are selected based on the logic level of the transmission data d1, even if an error in the reception data j is detected by the error detection circuit 12, the reception data j Alone, it is not possible to determine which of the high level reference value VrefH and the low level reference value VrefL is in error. For this reason, there is a problem in that the error detection circuit 12 has insufficient analysis performance when an error occurs in the received data j, that is, a function for performing error correction with high accuracy.

特に、同時双方向回路では、上記のように、合成データｐが３値を有しているため、同合成データｐの伝送波形のアイの高さが、通常のシングルエンド単方向伝送の半分であること、また、近年の動作周波数の増大、及び電源電圧の低電圧化により、ノイズや反射、データパタンの変化などの影響を受けやすくなり、動作マージンが非常に少なくなってきていることから、基準値（高レベル基準値ＶｒｅｆＨ及び低レベル基準値ＶｒｅｆＬ）の電圧レベルの高精度の設定、及び誤り訂正を高精度で行う解析性が重要である。 In particular, in the simultaneous bidirectional circuit, since the composite data p has three values as described above, the eye height of the transmission waveform of the composite data p is half that of the normal single-ended unidirectional transmission. In addition, due to the recent increase in operating frequency and lower power supply voltage, it becomes more susceptible to noise, reflection, data pattern changes, etc., and the operating margin has become very small. It is important to set the reference levels (high level reference value VrefH and low level reference value VrefL) with high accuracy and to perform error correction with high accuracy.

また、特許文献１に記載された同時双方向送受信装置は、送受信波形が同タイミングにならないように構成されているものであり、上記の問題点は、改善されない。また、特許文献２に記載されたデータ伝送システムは、半導体集積回路の電源電圧が低電圧化された場合に対応するものであり、上記の問題点を改善するものではない。 Moreover, the simultaneous bidirectional transmission / reception apparatus described in Patent Document 1 is configured such that the transmission / reception waveform does not have the same timing, and the above-described problems are not improved. In addition, the data transmission system described in Patent Document 2 corresponds to the case where the power supply voltage of the semiconductor integrated circuit is lowered, and does not improve the above problem.

また、特許文献３に記載された同時双方向インタフェース回路では、伝送線路の配線長が、送受信波形のエッジが重ならないような位相になるように設定されているものであり、上記の問題点を改善するものではない。 Further, in the simultaneous bidirectional interface circuit described in Patent Document 3, the length of the transmission line is set so that the edges of the transmission and reception waveforms do not overlap with each other. It does not improve.

この発明は、上述の事情に鑑みてなされたもので、２つの情報処理装置などの間で同一の伝送線路を介して双方向のデータ伝送を同時に行う場合の誤り発生時の解析性を向上させた同時双方向回路、同回路を備えた大規模集積回路並びに信号同時伝送方法を提供することを目的としている。 The present invention has been made in view of the above-described circumstances, and improves the analysis at the time of occurrence of an error when bidirectional data transmission is simultaneously performed between two information processing apparatuses or the like via the same transmission line. Another object of the present invention is to provide a simultaneous bidirectional circuit, a large-scale integrated circuit including the circuit, and a signal simultaneous transmission method.

上記課題を解決するために、請求項１記載の発明は、相互にデータを送受信して所定の処理を行う第１の論理回路と第２の論理回路とにそれぞれ設けられ、前記第１の論理回路と前記第２の論理回路との間で伝送線路を介して双方向のパラレルデータ伝送を同時に行うための同時双方向回路に係り、前記第１及び第２の論理回路うちの一方の論理回路からの送信データを前記伝送線路を介して他方の論理回路に送信する送信回路と、前記伝送線路上の前記一方の論理回路からの送信データと前記他方の論理回路からの受信データとの合成データを前記送信データの論理レベルに対応する高レベル基準値又は低レベル基準値を用いてサンプリングすることにより、前記他方の論理回路からの前記受信データを復元する受信回路とを備え、該受信回路で前記受信データの復元に用いられた基準値が前記高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出する基準値レベル検出回路と、前記受信回路で復元された前記受信データに対して、前記基準値レベル情報に基づいて誤りを訂正して前記一方の論理回路へ送出する誤り訂正回路とが設けられていることを特徴としている。 In order to solve the above-mentioned problem, the invention according to claim 1 is provided in each of a first logic circuit and a second logic circuit that perform predetermined processing by transmitting and receiving data to and from each other. A simultaneous bidirectional circuit for simultaneously performing bidirectional parallel data transmission between a circuit and the second logic circuit via a transmission line, and one of the first and second logic circuits synthesis data for a transmission circuit, a reception data from the other logic circuit and transmitting data from said one logic circuit on the transmission line to transmit data through the transmission line to transmit the other logic circuit from by sampling with a high level reference value or low-level reference value corresponding to the logic level of the transmission data, and a receiving circuit for restoring the received data from the other logic circuit, the received A reference value level detection circuit for detecting reference value level information indicating whether the reference value used for restoration of the received data on the road is the high level reference value or the low level reference value; and the reception restored by the receiving circuit An error correction circuit for correcting an error based on the reference value level information and transmitting the data to the one logic circuit is provided.

請求項２記載の発明は、請求項１記載の同時双方向回路に係り、前記合成データは、最高データレベル、最低データレベル及び中間データレベルを有し、前記高レベル基準値は、前記最高データレベルと前記中間データレベルとの間に設定され、前記低レベル基準値は、前記中間データレベルと前記最低データレベルとの間に設定されていることを特徴としている。 The invention according to claim 2 relates to the simultaneous bidirectional circuit according to claim 1, wherein the composite data has a highest data level, a lowest data level and an intermediate data level, and the high level reference value is the highest data level. The low level reference value is set between the intermediate data level and the lowest data level, and the low level reference value is set between the intermediate data level and the lowest data level.

請求項３記載の発明は、請求項１又は２記載の同時双方向回路に係り、前記基準値レベル検出回路は、前記基準値レベル情報を、前記受信回路で復元された前記受信データと同一のレイテンシで前記誤り訂正回路へ送出する同期送出回路が設けられていることを特徴としている。 The invention according to claim 3 relates to the simultaneous bidirectional circuit according to claim 1 or 2, wherein the reference value level detection circuit has the same reference value level information as the received data restored by the receiving circuit. A synchronous transmission circuit for transmitting to the error correction circuit with latency is provided.

請求項４記載の発明は、請求項１、２又は３記載の同時双方向回路に係り、前記受信回路は、前記合成データを前記高レベル基準値及び低レベル基準値を用いてサンプリングして２種類の受信データを生成し、前記送信データの論理レベルに基づいて選択して前記他方の論理回路からの前記受信データを復元する構成とされていることを特徴としている。 According to a fourth aspect of the present invention, there is provided the simultaneous bidirectional circuit according to the first, second, or third aspect, wherein the receiving circuit samples the synthesized data by using the high level reference value and the low level reference value to obtain 2 A type of reception data is generated and selected based on a logical level of the transmission data to restore the reception data from the other logic circuit .

請求項５記載の発明は、請求項１、２又は３記載の同時双方向回路に係り、前記受信回路は、前記高レベル基準値又は低レベル基準値を前記送信データの論理レベルに基づいて選択し、選択された基準値を用いて前記合成データをサンプリングすることにより、前記受信データを復元する構成とされていることを特徴としている。 The invention according to claim 5 relates to the simultaneous bidirectional circuit according to claim 1, 2, or 3, wherein the receiving circuit selects the high level reference value or the low level reference value based on a logic level of the transmission data. Then, the received data is restored by sampling the combined data using the selected reference value.

請求項６記載の発明は、大規模集積回路に係り、請求項１乃至５のいずれか一に記載の同時双方向回路と論理回路とを備えてなることを特徴としている。 The invention described in claim 6 relates to a large-scale integrated circuit, and is characterized by comprising the simultaneous bidirectional circuit according to any one of claims 1 to 5 and a logic circuit.

また、請求項７記載の発明は、相互にデータを送受信して所定の処理を行う第１の論理回路と第２の論理回路とにそれぞれ設けられ、前記第１の論理回路と前記第２の論理回路との間で伝送線路を介して双方向のパラレルデータ伝送を同時に行うための同時双方向回路に用いられる信号同時伝送方法に係り、送信回路が、前記第１及び第２の論理回路うちの一方の論理回路からの送信データを前記伝送線路を介して他方の論理回路に送信する送信処理と、受信回路が、前記伝送線路上の前記一方の論理回路からの送信データと前記他方の論理回路からの受信データとの合成データを前記送信データの論理レベルに対応する高レベル基準値又は低レベル基準値を用いてサンプリングすることにより、前記他方の論理回路からの前記受信データを復元する受信処理と、基準値レベル検出回路が、前記受信回路で前記受信データの復元に用いられた基準値が前記高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出する基準値レベル検出処理と、誤り訂正回路が、前記受信回路で復元された前記受信データに対して、前記基準値レベル情報に基づいて誤りを訂正して前記一方の論理回路へ送出する誤り訂正処理とを行うことを特徴としている。
The invention according to claim 7 is provided in each of the first logic circuit and the second logic circuit that perform predetermined processing by transmitting / receiving data to / from each other, and the first logic circuit and the second logic circuit, respectively . The present invention relates to a signal simultaneous transmission method used in a simultaneous bidirectional circuit for simultaneously performing bidirectional parallel data transmission with a logic circuit via a transmission line , wherein a transmitting circuit includes the first and second logic circuits. A transmission process for transmitting transmission data from one of the logic circuits to the other logic circuit via the transmission line, and a receiving circuit for transmitting data from the one logic circuit on the transmission line and the other logic. by sampling with a high level reference value or low-level reference value corresponding to the logic level of the transmission data combining data of the received data from the circuit, the received data from the other logic circuit Criteria for detecting a receiving process based on that, the reference value level detection circuit, a reference value level information reference value used to restore the received data by the receiving circuit indicating whether the high level reference value or the low level reference value A value level detection process, and an error correction process in which an error correction circuit corrects an error based on the reference value level information and sends the received data restored by the reception circuit to the one logic circuit . It is characterized by performing.

請求項８記載の発明は、請求項７記載の信号同時伝送方法に係り、前記合成データは、最高データレベル、最低データレベル及び中間データレベルを有し、前記高レベル基準値は、前記最高データレベルと前記中間データレベルとの間に設定され、前記低レベル基準値は、前記中間データレベルと前記最低データレベルとの間に設定されていることを特徴としている。 The invention according to claim 8 relates to the signal simultaneous transmission method according to claim 7, wherein the composite data has a highest data level, a lowest data level, and an intermediate data level, and the high level reference value is the highest data level. The low level reference value is set between the intermediate data level and the lowest data level, and the low level reference value is set between the intermediate data level and the lowest data level.

この発明の構成によれば、基準値レベル検出回路により、受信データの復元に用いられた基準値が高レベル基準値か低レベル基準値かが検出され、誤り訂正回路で受信データの誤りが検出されたとき、基準値レベル検出回路からの基準値レベル情報に基づいて、受信データの復元に用いられた基準値が高レベル基準値か低レベル基準値であるかが把握されるので、オシロスコープなどの測定装置を使用することなく、同受信データの誤りが検出されたときの解析を円滑に行うことができ、誤り訂正を高精度で行うことができる。 According to the configuration of the present invention, the reference value level detection circuit detects whether the reference value used for restoring the received data is the high level reference value or the low level reference value, and the error correction circuit detects an error in the received data. If the reference value level information from the reference value level detection circuit is used, it is determined whether the reference value used for restoring the received data is a high level reference value or a low level reference value. Without using this measuring device, it is possible to smoothly perform analysis when an error in the received data is detected, and to perform error correction with high accuracy.

受信データの復元に用いられた基準値が高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出し、誤り訂正回路へ送出する同時双方向回路、同回路を備えた大規模集積回路並びに信号同時伝送方法を提供する。 Large-scale integration with simultaneous bidirectional circuit that detects reference value level information that indicates whether the reference value used for restoration of received data is a high-level reference value or a low-level reference value, and sends it to an error correction circuit A circuit and a signal simultaneous transmission method are provided.

図１は、この発明の一実施例である同時双方向回路を備えたＬＳＩの要部の電気的構成を示すブロック図である。
この例のＬＳＩ４０は、同図に示すように、内部論理回路４１と、エラー検出回路４２と、送信回路４３と、受信回路４４と、同期化回路４５と、Ｖｒｅｆレベル検出回路４６とから構成されている。これらのエラー検出回路４２、送信回路４３、受信回路４４、同期化回路４５及びＶｒｅｆレベル検出回路４６により、同時双方向回路が構成され、内部論理回路４１は、この同時双方向回路を介して相手側のＬＳＩなどとの間で相互にパラレルデータを送受信して所定の処理を行う。 FIG. 1 is a block diagram showing an electrical configuration of a main part of an LSI having a simultaneous bidirectional circuit according to an embodiment of the present invention.
The LSI 40 in this example includes an internal logic circuit 41, an error detection circuit 42, a transmission circuit 43, a reception circuit 44, a synchronization circuit 45, and a Vref level detection circuit 46, as shown in FIG. ing. The error detection circuit 42, the transmission circuit 43, the reception circuit 44, the synchronization circuit 45, and the Vref level detection circuit 46 constitute a simultaneous bidirectional circuit. Predetermined processing is performed by transmitting / receiving parallel data to / from an LSI on the side.

図２は、図１中の送信回路４３、受信回路４４、同期化回路４５及びＶｒｅｆレベル検出回路４６の内部の電気的構成を示す回路図である。
送信回路４３は、ＦＦ（フリップフロップ）５１と、出力バッファ５２と、ＦＦ５３と、出力バッファ５４とから構成されている。ＦＦ５１は、内部論理回路４１からの送信データａを、同内部論理回路４１の動作と同期したクロックＣＬＫのタイミングで取り込んで送信データｄ１として出力バッファ５２へ出力する。出力バッファ５２は、ＦＦ５１からの送信データｄ１を、送信データｂとして図示しない伝送線路を介して相手側のＬＳＩに送出する。ＦＦ５３は、クロックＣＬＫの周波数を１／２に分周して送信データｄ２として出力バッファ５４へ出力する。出力バッファ５４は、ＦＦ５３からの送信データｄ２をストローブ信号ｃとして図示しない伝送線路を介して相手側のＬＳＩに送出する。 FIG. 2 is a circuit diagram showing an internal electrical configuration of the transmission circuit 43, the reception circuit 44, the synchronization circuit 45, and the Vref level detection circuit 46 in FIG.
The transmission circuit 43 includes an FF (flip flop) 51, an output buffer 52, an FF 53, and an output buffer 54. The FF 51 takes in the transmission data a from the internal logic circuit 41 at the timing of the clock CLK synchronized with the operation of the internal logic circuit 41 and outputs it to the output buffer 52 as transmission data d1. The output buffer 52 sends the transmission data d1 from the FF 51 as transmission data b to the counterpart LSI via a transmission line (not shown). The FF 53 divides the frequency of the clock CLK by half and outputs it to the output buffer 54 as transmission data d2. The output buffer 54 sends the transmission data d2 from the FF 53 as a strobe signal c to a partner LSI via a transmission line (not shown).

受信回路４４は、入力バッファ６１，６２と、ＤＬＬ（Delay Locked Loop ）６３とから構成されている。入力バッファ６１は、コンパレータ６１ａ，６１ｂと、セレクタ６１ｃとから構成されている。コンパレータ６１ａは、図示しない伝送線路上の送信データｂと相手側のＬＳＩからの受信データｅとの合成データｐを送信データｄ１の論理レベルに対応する高レベル基準値ＶｒｅｆＨを用いてサンプリングする。この合成データｐは、送信データｂと受信データｅとの合成により、最高データレベル（“Ｈ”）、最低データレベル（“Ｌ”）及び中間データレベル（“Ｍ”）を有している。また、高レベル基準値ＶｒｅｆＨは、最高データレベル（“Ｈ”）と中間データレベル（“Ｍ”）との間（すなわち、“Ｈ”の３／４の電位）に設定されている。また、この実施例では、送信データｂの波形と受信データｅの波形とは、それぞれの立上がりエッジ及び立下がりエッジが重ならないことが前提となっている。コンパレータ６１ｂは、合成データｐを送信データｄ１の論理レベルに対応する低レベル基準値ＶｒｅｆＬを用いてサンプリングする。低レベル基準値ＶｒｅｆＬは、中間データレベル（“Ｍ”）と最低データレベル（“Ｌ”）との間（すなわち、“Ｈ”の１／４の電位）に設定されている。セレクタ６１ｃは、送信データｄ１が高レベル（“Ｈ”）のとき、コンパレータ６１ａの出力信号を選択する一方、同送信データｄ１が低レベル（“Ｌ”）のとき、コンパレータ６１ｂの出力信号を選択することにより、受信データｅを復元して受信データｆとして出力する。 The receiving circuit 44 includes input buffers 61 and 62 and a DLL (Delay Locked Loop) 63. The input buffer 61 includes comparators 61a and 61b and a selector 61c. The comparator 61a samples the combined data p of the transmission data b on the transmission line (not shown) and the reception data e from the counterpart LSI using the high level reference value VrefH corresponding to the logical level of the transmission data d1. The composite data p has a maximum data level (“H”), a minimum data level (“L”), and an intermediate data level (“M”) by combining the transmission data b and the reception data e. Further, the high level reference value VrefH is set between the highest data level (“H”) and the intermediate data level (“M”) (that is, a potential of 3/4 of “H”). In this embodiment, the waveform of the transmission data b and the waveform of the reception data e are premised on that the rising edges and the falling edges do not overlap each other. The comparator 61b samples the synthesized data p using the low level reference value VrefL corresponding to the logic level of the transmission data d1. The low level reference value VrefL is set between the intermediate data level (“M”) and the lowest data level (“L”) (that is, a potential that is ¼ of “H”). The selector 61c selects the output signal of the comparator 61a when the transmission data d1 is high ("H"), and selects the output signal of the comparator 61b when the transmission data d1 is low ("L"). As a result, the reception data e is restored and output as reception data f.

入力バッファ６２は、コンパレータ６２ａ，６２ｂと、セレクタ６２ｃとから構成されている。コンパレータ６２ａは、図示しない伝送線路上のストローブ信号ｃと相手側のＬＳＩからのストローブ信号ｇとの合成信号ｑを送信データｄ２の論理レベルに対応する高レベル基準値ＶｒｅｆＨを用いてサンプリングする。コンパレータ６２ｂは、合成信号ｑを送信データｄ２の論理レベルに対応する低レベル基準値ＶｒｅｆＬを用いてサンプリングする。セレクタ６２ｃは、送信データｄ２が“Ｈ”のとき、コンパレータ６２ａの出力信号を選択する一方、同送信データｄ２が“Ｌ”のとき、コンパレータ６２ｂの出力信号を選択することにより、ストローブ信号ｇを復元する。ＤＬＬ６３は、遅延素子による同期ループで構成され、セレクタ６２ｃで復元されたストローブ信号ｇを、受信データｆと所定の位相関係を保つように位相調整してストローブ信号ｈとして出力する。 The input buffer 62 includes comparators 62a and 62b and a selector 62c. The comparator 62a samples the combined signal q of the strobe signal c on the transmission line (not shown) and the strobe signal g from the counterpart LSI using the high level reference value VrefH corresponding to the logic level of the transmission data d2. The comparator 62b samples the synthesized signal q using the low level reference value VrefL corresponding to the logic level of the transmission data d2. The selector 62c selects the output signal of the comparator 62a when the transmission data d2 is “H”, while selecting the output signal of the comparator 62b when the transmission data d2 is “L”, thereby obtaining the strobe signal g. Restore. The DLL 63 is configured by a synchronous loop including delay elements, and adjusts the phase of the strobe signal g restored by the selector 62c so as to maintain a predetermined phase relationship with the received data f and outputs the strobe signal h as a strobe signal h.

同期化回路４５は、たとえばＦＩＦＯ（First In First Out）で構成され、受信データｆをストローブ信号ｈのタイミングで書き込み、この後、クロックＣＬＫのタイミングで受信データｊとして読み出してエラー検出回路４２へ送出する。 The synchronization circuit 45 is constituted by, for example, a FIFO (First In First Out), and writes the reception data f at the timing of the strobe signal h, and then reads out the reception data j at the timing of the clock CLK and sends it to the error detection circuit 42. To do.

Ｖｒｅｆレベル検出回路４６は、ＦＦ７１，７２と、ＦＩＦＯ７３，７４とから構成されている。ＦＦ７１は、入力バッファ６１からの受信データｆの立上がりエッジで送信データｄ１を取り込んでデータｕ１として出力する。ＦＦ７２は、受信データｆの立下がりエッジで送信データｄ１を取り込んでデータｕ２として出力する。ＦＩＦＯ７３は、データｕ１をストローブ信号ｈのタイミングで書き込み、この後、クロックＣＬＫのタイミングで基準値レベル情報ｍとして読み出してエラー検出回路４２へ送出する。この基準値レベル情報ｍは、受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨであることを表す。ＦＩＦＯ７４は、データｕ２をストローブ信号ｈのタイミングで書き込み、この後、クロックＣＬＫのタイミングで基準値レベル情報ｎとして読み出してエラー検出回路４２へ送出する。この基準値レベル情報ｎは、受信データｅの復元に用いられた基準値が低レベル基準値ＶｒｅｆＬであることを表す。 The Vref level detection circuit 46 includes FFs 71 and 72 and FIFOs 73 and 74. The FF 71 takes in the transmission data d1 at the rising edge of the reception data f from the input buffer 61 and outputs it as data u1. The FF 72 takes in the transmission data d1 at the falling edge of the reception data f and outputs it as data u2. The FIFO 73 writes the data u1 at the timing of the strobe signal h, and then reads it as the reference value level information m at the timing of the clock CLK and sends it to the error detection circuit 42. The reference value level information m indicates that the reference value used for the restoration of the reception data e is the high level reference value VrefH. The FIFO 74 writes the data u2 at the timing of the strobe signal h, and then reads it as the reference value level information n at the timing of the clock CLK and sends it to the error detection circuit 42. The reference value level information n indicates that the reference value used for restoring the received data e is the low level reference value VrefL.

これらのＦＩＦＯ７３，７４により、基準値レベル情報ｍ，ｎを、復元された受信データｆと同一のレイテンシでエラー検出回路４２へ送出する同期送出回路が構成されている。エラー検出回路４２は、Ｖｒｅｆレベル検出回路４６からの基準値レベル情報ｍ，ｎに基づいて受信データｊの誤りを検出及び訂正して内部論理回路４１へ送出し、同内部論理回路４１は所定の処理を行う。また、相手側のＬＳＩもＬＳＩ４０と同様の構成になっている。 These FIFOs 73 and 74 constitute a synchronous transmission circuit that transmits the reference value level information m and n to the error detection circuit 42 with the same latency as the restored reception data f. The error detection circuit 42 detects and corrects an error in the received data j based on the reference value level information m and n from the Vref level detection circuit 46 and sends it to the internal logic circuit 41. The internal logic circuit 41 has a predetermined value. Process. Further, the other-side LSI has the same configuration as the LSI 40.

図３は、図１の同時双方向回路の動作を説明する波形図である。
この図を参照して、この例の同時双方向回路に用いられる信号同時伝送方法の処理内容について説明する。
この同時双方向回路では、内部論理回路４１からの送信データａが伝送線路を介して相手側のＬＳＩの内部論理回路に送信され（送信処理）、同伝送線路上の送信データｂと相手側のＬＳＩの内部論理回路からの受信データｅとの合成データｐが送信データａの論理レベルに対応する高レベル基準値ＶｒｅｆＨ又は低レベル基準値ＶｒｅｆＬを用いてサンプリングされることにより、相手側のＬＳＩの内部論理回路からの受信データｅが復元される（受信処理）。Ｖｒｅｆレベル検出回路４６により、受信回路４４で受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨか低レベル基準値ＶｒｅｆＬかを表す基準値レベル情報ｍ，ｎが検出され（基準値レベル検出処理）、同受信回路４４で復元された受信データｆに対して、基準値レベル情報ｍ，ｎに基づいて誤りが訂正されて論理回路４１へ送出される（誤り訂正処理）。 FIG. 3 is a waveform diagram for explaining the operation of the simultaneous bidirectional circuit of FIG.
With reference to this figure, the processing content of the signal simultaneous transmission method used for the simultaneous bidirectional circuit of this example will be described.
In this simultaneous bidirectional circuit, the transmission data a from the internal logic circuit 41 is transmitted to the internal logic circuit of the counterpart LSI via the transmission line (transmission processing), and the transmission data b on the transmission line and the counterpart side are transmitted. The synthesized data p with the received data e from the internal logic circuit of the LSI is sampled using the high level reference value VrefH or the low level reference value VrefL corresponding to the logic level of the transmission data a, so that the other LSI's Received data e from the internal logic circuit is restored (reception processing). The Vref level detection circuit 46 detects reference value level information m and n indicating whether the reference value used for the restoration of the reception data e by the reception circuit 44 is the high level reference value VrefH or the low level reference value VrefL (reference value). Level detection process), the received data f restored by the reception circuit 44 is corrected based on the reference value level information m, n and sent to the logic circuit 41 (error correction process).

すなわち、この同時双方向回路では、同図３に示すように、送信データｂと受信データｅとの合成データｐが入力バッファ６１で受信され、同合成データｐの信号レベルは、“Ｈ”、“Ｌ”及び“Ｍ”の３値となる。すなわち、送信データｂが“Ｌ”のとき、受信データｅが“Ｌ”であれば、合成データｐが“Ｌ”となり、受信データｅが“Ｈ”であれば、合成データｐが“Ｍ”となる。また、送信データｂが“Ｈ”のとき、受信データｅが“Ｌ”であれば、合成データｐが“Ｍ”となり、受信データｅが“Ｈ”であれば、合成データｐが“Ｈ”となる。従って、送信データｄ１の論理レベルに合わせて、セレクタ６１ｃにより、コンパレータ６１ａの出力信号又はコンパレータ６１ｂの出力信号が選択されることにより、受信データｆが取り出される。これにより、同一の伝送線路を介して同時にかつ双方向に信号の送信及び受信が行われる。受信データｆは、ストローブ信号ｈのタイミングで同期化回路４５に書き込まれ、この後、クロックＣＬＫのタイミングで受信データｊとして読み出されてエラー検出回路４２へ送出される。 That is, in this simultaneous bidirectional circuit, as shown in FIG. 3, the combined data p of the transmission data b and the reception data e is received by the input buffer 61, and the signal level of the combined data p is “H”, There are three values, “L” and “M”. That is, when the transmission data b is “L”, if the reception data e is “L”, the composite data p is “L”, and if the reception data e is “H”, the composite data p is “M”. It becomes. When the transmission data b is “H”, if the reception data e is “L”, the composite data p is “M”, and if the reception data e is “H”, the composite data p is “H”. It becomes. Accordingly, the selector 61c selects the output signal of the comparator 61a or the output signal of the comparator 61b in accordance with the logic level of the transmission data d1, so that the reception data f is extracted. As a result, signals are transmitted and received simultaneously and bidirectionally through the same transmission line. The reception data f is written into the synchronization circuit 45 at the timing of the strobe signal h, and then read out as reception data j at the timing of the clock CLK and sent to the error detection circuit 42.

Ｖｒｅｆレベル検出回路４６では、入力バッファ６１からの受信データｆの立上がりエッジでＦＦ７１に送信データｄ１が取り込まれてデータｕ１として出力される。また、受信データｆの立下がりエッジでＦＦ７２に送信データｄ１が取り込まれてデータｕ２として出力される。ここで、入力バッファ６１のセレクタ６１ｃによるコンパレータ６１ａ，６１ｂの出力信号の選択は、送信データｄ１の“Ｈ”／“Ｌ”に応じて行われるため、ＦＦ７１，７２に取り込まれた同送信データｄ１は、同入力バッファ６１で合成データｐをサンプリングしたときの基準値（高レベル基準値ＶｒｅｆＨ、又は低レベル基準値ＶｒｅｆＬ）と等価である。 In the Vref level detection circuit 46, the transmission data d1 is taken into the FF 71 at the rising edge of the reception data f from the input buffer 61 and output as data u1. Further, the transmission data d1 is taken into the FF 72 at the falling edge of the reception data f and output as data u2. Here, since the selection of the output signals of the comparators 61a and 61b by the selector 61c of the input buffer 61 is performed in accordance with “H” / “L” of the transmission data d1, the transmission data d1 fetched by the FFs 71 and 72 is used. Is equivalent to a reference value (high level reference value VrefH or low level reference value VrefL) when the composite data p is sampled by the input buffer 61.

ＦＦ７１から出力されたデータｕ１は、ストローブ信号ｈのタイミングでＦＩＦＯ７３に書き込まれ、この後、クロックＣＬＫのタイミングで基準値レベル情報ｍとして読み出されてエラー検出回路４２へ送出される。また、ＦＦ７２から出力されたデータｕ２は、ストローブ信号ｈのタイミングでＦＩＦＯ７４に書き込まれ、この後、クロックＣＬＫのタイミングで基準値レベル情報ｎとして読み出されてエラー検出回路４２へ送出される。 The data u1 output from the FF 71 is written into the FIFO 73 at the timing of the strobe signal h, and then read out as the reference value level information m at the timing of the clock CLK and sent to the error detection circuit 42. The data u2 output from the FF 72 is written into the FIFO 74 at the timing of the strobe signal h, and thereafter read out as reference value level information n at the timing of the clock CLK and sent to the error detection circuit 42.

同期化回路４５から送出された受信データｊは、Ｖｒｅｆレベル検出回路４６からの基準値レベル情報ｍ，ｎと共に、エラー検出回路４２で冗長ビットから期待値が割り出されて訂正が行われ、内部論理回路４１へ送出される。この場合、エラー検出回路４２では、受信データｊが“Ｌ”から“Ｈ”へ遷移したときに誤りが発生した場合、基準値レベル情報ｍに基づいて訂正が行われ、同受信データｊが“Ｈ”から“Ｌ”へ遷移したときに誤りが発生した場合、基準値レベル情報ｎに基づいて訂正が行われる。この後、内部論理回路４１では、誤りが訂正された受信データｊに基づいて所定の処理が行われる。 The received data j sent from the synchronizing circuit 45 is corrected by the error detection circuit 42 calculating the expected value from the redundant bits together with the reference value level information m and n from the Vref level detecting circuit 46, and correcting the internal data. It is sent to the logic circuit 41. In this case, in the error detection circuit 42, when an error occurs when the reception data j transitions from “L” to “H”, correction is performed based on the reference value level information m, and the reception data j becomes “ If an error occurs when transitioning from “H” to “L”, correction is performed based on the reference value level information n. Thereafter, the internal logic circuit 41 performs a predetermined process based on the received data j in which the error is corrected.

以上のように、この実施例では、Ｖｒｅｆレベル検出回路４６により、受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨか低レベル基準値ＶｒｅｆＬかが検出され、エラー検出回路４２で受信データｊの誤りが検出されたとき、Ｖｒｅｆレベル検出回路４６からの基準値レベル情報ｍ，ｎに基づいて、受信データｅの復元に用いられた基準値が高レベル基準値ＶｒｅｆＨか低レベル基準値ＶｒｅｆＬであるかが把握されるので、オシロスコープなどの測定装置を使用することなく、同受信データｊの誤りが検出されたときの解析が円滑に行われ、誤り訂正が高精度で行われる。 As described above, in this embodiment, the Vref level detection circuit 46 detects whether the reference value used to restore the reception data e is the high level reference value VrefH or the low level reference value VrefL, and the error detection circuit 42 When an error in received data j is detected, based on the reference value level information m and n from the Vref level detection circuit 46, the reference value used to restore the received data e is a high level reference value VrefH or a low level reference. Since it is grasped whether it is the value VrefL, the analysis when the error of the received data j is detected is smoothly performed without using a measuring device such as an oscilloscope, and the error correction is performed with high accuracy.

以上、この発明の実施例を図面により詳述してきたが、具体的な構成は同実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更などがあっても、この発明に含まれる。
たとえば、Ｖｒｅｆレベル検出回路４６は、図２の構成に限らず、基準値レベル情報ｍ，ｎが受信データｊと同様にクロックＣＬＫのタイミングでエラー検出回路４２へ送出される構成になっていれば、任意の構成で良い。また、Ｖｒｅｆレベル検出回路４６のＦＦ７１，７２は、受信データｆの立上がり立下りの両エッジで送信データｄ１を取り込む１つのＦＦで構成しても良い。また、入力バッファ６１，６２は、送信データｄ１の論理レベルに基づいて高レベル基準値ＶｒｅｆＨ又は低レベル基準値ＶｒｅｆＬを選択するセレクタと、この選択された基準値を用いて合成データｐをサンプリングして受信データｆを復元するコンパレータとで構成しても良い（請求項５に対応）。 The embodiment of the present invention has been described in detail with reference to the drawings. However, the specific configuration is not limited to the embodiment, and even if there is a design change without departing from the gist of the present invention, Included in the invention.
For example, the Vref level detection circuit 46 is not limited to the configuration shown in FIG. 2, and the reference value level information m and n may be sent to the error detection circuit 42 at the timing of the clock CLK as with the received data j. Any configuration is acceptable. Further, the FFs 71 and 72 of the Vref level detection circuit 46 may be constituted by one FF that takes in the transmission data d1 at both rising and falling edges of the reception data f. Further, the input buffers 61 and 62 sample the combined data p using the selector that selects the high level reference value VrefH or the low level reference value VrefL based on the logic level of the transmission data d1, and the selected reference value. And a comparator that restores the received data f (corresponding to claim 5).

また、高レベル基準値ＶｒｅｆＨ及び低レベル基準値ＶｒｅｆＬの電圧レベルと、ＤＬＬ６３により調整されたストローブ信号ｈの位相とを可変することにより、相手側のＬＳＩからの受信データｅに対するストローブ信号ｇの位相関係を変えながら、３値（“Ｌ”，“Ｍ”，“Ｈ”）それぞれのエラーレートを記録するようにしても良い。これにより、受信データｊのアイパターンが３値で再現され、ＬＳＩなどを動作させながら安定動作条件を求めることができる。 Further, by varying the voltage level of the high level reference value VrefH and the low level reference value VrefL and the phase of the strobe signal h adjusted by the DLL 63, the phase of the strobe signal g with respect to the reception data e from the counterpart LSI. The error rate of each of the three values (“L”, “M”, “H”) may be recorded while changing the relationship. As a result, the eye pattern of the received data j is reproduced in three values, and the stable operation condition can be obtained while operating the LSI or the like.

この発明は、２つの情報処理装置や情報処理機能を有する２つの大規模集積回路などにおいて、双方に含まれる各論理回路の間で双方向のデータ伝送を同時に行う場合全般に適用できる。 The present invention can be generally applied to two information processing apparatuses and two large-scale integrated circuits having an information processing function when bidirectional data transmission is simultaneously performed between the logic circuits included in both.

この発明の一実施例である同時双方向回路を備えたＬＳＩの要部の電気的構成を示すブロック図である。It is a block diagram which shows the electrical constitution of the principal part of LSI provided with the simultaneous bidirectional circuit which is one Example of this invention. 図１中の送信回路４３、受信回路４４、同期化回路４５及びＶｒｅｆレベル検出回路４６の内部の電気的構成を示す回路図である。FIG. 2 is a circuit diagram showing an internal electrical configuration of a transmission circuit 43, a reception circuit 44, a synchronization circuit 45, and a Vref level detection circuit 46 in FIG. 図１の同時双方向回路の動作を説明する波形図である。It is a wave form diagram explaining operation | movement of the simultaneous bidirectional | two-way circuit of FIG. 従来の同時双方向回路を備えたＬＳＩの要部の電気的構成を示すブロック図である。It is a block diagram which shows the electric constitution of the principal part of LSI provided with the conventional simultaneous bidirectional circuit. 図４中の送信回路１３、受信回路１４及び同期化回路１５の内部の電気的構成と共に、ＬＳＩ１が伝送線路３，４を介して相手側のＬＳＩ２に接続されている状態を示す図である。FIG. 5 is a diagram showing a state in which an LSI 1 is connected to a partner-side LSI 2 via transmission lines 3 and 4 together with the internal electrical configuration of the transmission circuit 13, the reception circuit 14, and the synchronization circuit 15 in FIG.

符号の説明Explanation of symbols

４０ＬＳＩ（大規模集積回路）
４１内部論理回路（第１又は第２の論理回路）
４２エラー検出回路（誤り訂正回路、同時双方向回路の一部）
４３送信回路
４４受信回路
４５同期化回路
４６Ｖｒｅｆレベル検出回路（基準値レベル検出回路）
５１，５３ＦＦ（フリップフロップ、送信回路４３の一部）
５２，５４出力バッファ（送信回路４３の一部）
６１，６２入力バッファ（受信回路４４の一部）
６１ａ，６１ｂコンパレータ（入力バッファ６１の一部）
６１ｃセレクタ（入力バッファ６１の一部）
６２ａ，６２ｂコンパレータ（入力バッファ６２の一部）
６２ｃセレクタ（入力バッファ６２の一部）
６３ＤＬＬ（Delay Locked Loop 、受信回路４４の一部）
７１，７２ＦＦ（フリップフロップ、基準値レベル検出回路の一部）
７３，７４ＦＩＦＯ（同期送出回路、基準値レベル検出回路の一部） 40 LSI (Large Scale Integrated Circuit)
41 Internal logic circuit (first or second logic circuit)
42 Error detection circuit (error correction circuit, part of simultaneous bidirectional circuit)
43 Transmission Circuit 44 Reception Circuit 45 Synchronization Circuit 46 Vref Level Detection Circuit (Reference Value Level Detection Circuit)
51, 53 FF (flip-flop, part of transmission circuit 43)
52, 54 Output buffer (part of the transmission circuit 43)
61, 62 Input buffer (part of receiving circuit 44)
61a, 61b Comparator (part of input buffer 61)
61c selector (part of input buffer 61)
62a, 62b Comparator (part of input buffer 62)
62c selector (part of input buffer 62)
63 DLL (Delay Locked Loop, part of receiving circuit 44)
71, 72 FF (flip-flop, part of the reference value level detection circuit)
73, 74 FIFO (synchronous transmission circuit, part of reference value level detection circuit)

Claims

相互にデータを送受信して所定の処理を行う第１の論理回路と第２の論理回路とにそれぞれ設けられ、前記第１の論理回路と前記第２の論理回路との間で伝送線路を介して双方向のパラレルデータ伝送を同時に行うための同時双方向回路であって、
前記第１及び第２の論理回路うちの一方の論理回路からの送信データを前記伝送線路を介して他方の論理回路に送信する送信回路と、
前記伝送線路上の前記一方の論理回路からの送信データと前記他方の論理回路からの受信データとの合成データを前記送信データの論理レベルに対応する高レベル基準値又は低レベル基準値を用いてサンプリングすることにより、前記他方の論理回路からの前記受信データを復元する受信回路とを備え、
該受信回路で前記受信データの復元に用いられた基準値が前記高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出する基準値レベル検出回路と、
前記受信回路で復元された前記受信データに対して、前記基準値レベル情報に基づいて誤りを訂正して前記一方の論理回路へ送出する誤り訂正回路とが設けられていることを特徴とする同時双方向回路。 The first logic circuit and the second logic circuit that perform predetermined processing by transmitting / receiving data to / from each other are provided, and a transmission line is provided between the first logic circuit and the second logic circuit. A simultaneous bidirectional circuit for simultaneously performing bidirectional parallel data transmission,
A transmission circuit for transmitting transmission data from one of the first and second logic circuits to the other logic circuit via the transmission line;
The synthesized data of the transmission data from the one logic circuit and the reception data from the other logic circuit on the transmission line is used using a high level reference value or a low level reference value corresponding to the logic level of the transmission data. A receiving circuit that restores the received data from the other logic circuit by sampling;
A reference value level detection circuit for detecting reference value level information indicating whether the reference value used for restoring the received data in the reception circuit is the high level reference value or the low level reference value;
An error correction circuit that corrects an error based on the reference value level information and sends the received data restored by the reception circuit to the one logic circuit; Bidirectional circuit.

前記合成データは、
最高データレベル、最低データレベル及び中間データレベルを有し、
前記高レベル基準値は、
前記最高データレベルと前記中間データレベルとの間に設定され、
前記低レベル基準値は、
前記中間データレベルと前記最低データレベルとの間に設定されていることを特徴とする請求項１記載の同時双方向回路。 The composite data is
Having the highest data level, lowest data level and intermediate data level,
The high level reference value is
Set between the highest data level and the intermediate data level;
The low level reference value is
2. The simultaneous bidirectional circuit according to claim 1, wherein the simultaneous bidirectional circuit is set between the intermediate data level and the lowest data level.

前記基準値レベル検出回路は、
前記基準値レベル情報を、前記受信回路で復元された前記受信データと同一のレイテンシで前記誤り訂正回路へ送出する同期送出回路が設けられていることを特徴とする請求項１又は２記載の同時双方向回路。 The reference value level detection circuit includes:
3. The simultaneous transmission circuit according to claim 1, further comprising a synchronous transmission circuit that transmits the reference value level information to the error correction circuit with the same latency as the reception data restored by the reception circuit. Bidirectional circuit.

前記受信回路は、
前記合成データを前記高レベル基準値及び低レベル基準値を用いてサンプリングして２種類の受信データを生成し、前記送信データの論理レベルに基づいて選択して前記他方の論理回路からの前記受信データを復元する構成とされていることを特徴とする請求項１、２又は３記載の同時双方向回路。 The receiving circuit is
The composite data is sampled using the high-level reference value and the low-level reference value to generate two types of reception data, and selected based on the logic level of the transmission data to select the reception from the other logic circuit 4. The simultaneous bidirectional circuit according to claim 1, wherein the data is restored.

前記受信回路は、
前記高レベル基準値又は低レベル基準値を前記送信データの論理レベルに基づいて選択し、選択された基準値を用いて前記合成データをサンプリングすることにより、前記受信データを復元する構成とされていることを特徴とする請求項１、２又は３記載の同時双方向回路。 The receiving circuit is
The high-level reference value or the low-level reference value is selected based on the logical level of the transmission data, and the received data is restored by sampling the composite data using the selected reference value. 4. The simultaneous bidirectional circuit according to claim 1, 2, or 3.

請求項１乃至５のいずれか一に記載の同時双方向回路と論理回路とを備えてなることを特徴とする大規模集積回路。 6. A large-scale integrated circuit comprising the simultaneous bidirectional circuit according to claim 1 and a logic circuit.

相互にデータを送受信して所定の処理を行う第１の論理回路と第２の論理回路とにそれぞれ設けられ、前記第１の論理回路と前記第２の論理回路との間で伝送線路を介して双方向のパラレルデータ伝送を同時に行うための同時双方向回路に用いられる信号同時伝送方法であって、
送信回路が、前記第１及び第２の論理回路うちの一方の論理回路からの送信データを前記伝送線路を介して他方の論理回路に送信する送信処理と、
受信回路が、前記伝送線路上の前記一方の論理回路からの送信データと前記他方の論理回路からの受信データとの合成データを前記送信データの論理レベルに対応する高レベル基準値又は低レベル基準値を用いてサンプリングすることにより、前記他方の論理回路からの前記受信データを復元する受信処理と、
基準値レベル検出回路が、前記受信回路で前記受信データの復元に用いられた基準値が前記高レベル基準値か低レベル基準値かを表す基準値レベル情報を検出する基準値レベル検出処理と、
誤り訂正回路が、前記受信回路で復元された前記受信データに対して、前記基準値レベル情報に基づいて誤りを訂正して前記一方の論理回路へ送出する誤り訂正処理とを行うことを特徴とする信号同時伝送方法。 The first logic circuit and the second logic circuit that perform predetermined processing by transmitting / receiving data to / from each other are provided, and a transmission line is provided between the first logic circuit and the second logic circuit. A signal simultaneous transmission method used in a simultaneous bidirectional circuit for simultaneously performing bidirectional parallel data transmission,
A transmission process in which a transmission circuit transmits transmission data from one of the first and second logic circuits to the other logic circuit via the transmission line;
The reception circuit is configured to combine the transmission data from the one logic circuit and the reception data from the other logic circuit on the transmission line with a high level reference value or a low level reference corresponding to the logic level of the transmission data. A reception process for restoring the received data from the other logic circuit by sampling using a value; and
A reference value level detection process in which a reference value level detection circuit detects reference value level information indicating whether the reference value used to restore the received data in the reception circuit is the high level reference value or the low level reference value;
An error correction circuit performs an error correction process for correcting the error based on the reference value level information and sending the received data restored by the reception circuit to the one logic circuit . To simultaneously transmit signals.

前記合成データは、
最高データレベル、最低データレベル及び中間データレベルを有し、
前記高レベル基準値は、
前記最高データレベルと前記中間データレベルとの間に設定され、
前記低レベル基準値は、
前記中間データレベルと前記最低データレベルとの間に設定されていることを特徴とする請求項７記載の信号同時伝送方法。 The composite data is
Having the highest data level, lowest data level and intermediate data level,
The high level reference value is
Set between the highest data level and the intermediate data level;
The low level reference value is
8. The simultaneous signal transmission method according to claim 7, wherein the signal is set between the intermediate data level and the lowest data level.