JP3790238B2 - 半導体装置 - Google Patents
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Description
J.Welser, J.L.Hoyl,S.Tagkagi, and J.F.Gibbons, IEDM 94-373 T.Mizuno et al., 11-3, 2002 Symposia on VLSI Tech.
図1は、本発明の第1の実施形態に係わるMOSFETの素子構造を示す断面図である。
図4は、本発明の第2の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図5は、本発明の第3の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図6は、本発明の第4の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図7は、本発明の第5の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図8は、本発明の第6の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図9は、本発明の第7の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
図10は、本発明の第8の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図9と同一部分には同一符号を付して、その詳しい説明は省略する。
図11は、本発明の第9の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図9と同一部分には同一符号を付して、その詳しい説明は省略する。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態ではSi基板上に絶縁層を介して歪み緩和SiGe層を形成したものを下地基板として用いたが、下地基板は必ずしもこの構成に限るものではなく、SiGeのバルク基板でも良いし、Si基板の代わりに他の半導体基板を用いたものであってもよい。つまり、下地基板としては少なくとも表面に歪み緩和SiGe層を有するものであればよい。また、歪み緩和SiGe層や歪みSi層の厚さ等は、仕様に応じて適宜変更可能である。
11…絶縁層(Box層)
12…歪み緩和SiGe層
12’…空洞部
13…歪みSi層
14…ゲート絶縁膜
15,55,65…ゲート電極
16…ソース領域
17…ドレイン領域
18…層間絶縁膜
19…電極
21…開口部
22…エッチング境界
66,67…シリサイド膜
Claims (7)
- 少なくとも表面に歪み緩和SiGe層を有し、該SiGe層の一部が島状に除去された基板と、
前記SiGe層上に形成され、かつ一部が前記SiGe層の除去された部分を横断するように形成された歪みSi層と、
前記歪みSi層の前記横断部分の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記歪みSi層に前記ゲート電極の位置に対応して形成されたソース・ドレイン領域と、
を具備してなることを特徴とする半導体装置。 - 一部が島状に除去された歪み緩和SiGe層と、このSiGe層上に形成され、かつ一部が該SiGe層の除去された部分を横断するように形成された歪みSi層と、が複数組積層された基板と、
前記基板の各歪みSi層の前記横断部分の一部にそれぞれゲート絶縁膜を介して形成されたゲート電極と、
前記基板の各歪みSi層に前記ゲート電極の位置に対応してそれぞれ形成されたソース・ドレイン領域と、
を具備してなることを特徴とする半導体装置。 - 前記基板は、Si基板上に絶縁層を介して歪み緩和SiGe層を形成したものであることを特徴とする請求項1記載の半導体装置。
- 前記基板は、Si基板上に絶縁層を介して、前記複数組の歪み緩和SiGe層と歪みSi層とが積層されたものであることを特徴とする請求項2記載の半導体装置。
- 前記ゲート電極は、前記歪みSi層の一部の表面側と裏面側の2箇所に設けられていることを特徴とする請求項1又は2記載の半導体装置。
- 前記ゲート電極は、前記歪みSi層の一部を上下左右から囲むように設けられていることを特徴とする請求項1又は2記載の半導体装置。
- 前記SiGe層の除去された部分の前記歪みSi層のチャネル長方向に沿った長さは、1μm以下であることを特徴とする請求項1又は2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003302974A JP3790238B2 (ja) | 2002-12-27 | 2003-08-27 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002382262 | 2002-12-27 | ||
JP2003302974A JP3790238B2 (ja) | 2002-12-27 | 2003-08-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004221530A JP2004221530A (ja) | 2004-08-05 |
JP3790238B2 true JP3790238B2 (ja) | 2006-06-28 |
Family
ID=32911356
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003302974A Expired - Lifetime JP3790238B2 (ja) | 2002-12-27 | 2003-08-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3790238B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7473943B2 (en) * | 2004-10-15 | 2009-01-06 | Nanosys, Inc. | Gate configuration for nanowire electronic devices |
JP4670524B2 (ja) * | 2005-07-22 | 2011-04-13 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4726120B2 (ja) * | 2005-07-22 | 2011-07-20 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4940797B2 (ja) * | 2005-10-03 | 2012-05-30 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP4867362B2 (ja) * | 2006-01-24 | 2012-02-01 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
JP5348916B2 (ja) * | 2007-04-25 | 2013-11-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
JP5350655B2 (ja) | 2007-04-27 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2003
- 2003-08-27 JP JP2003302974A patent/JP3790238B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JP2004221530A (ja) | 2004-08-05 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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