JP4726120B2 - 半導体装置の製造方法 - Google Patents
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一方、非特許文献1に開示された方法では、Si層下のSiGe層が除去されるため、Si層が薄膜化されると、Si層の十分な強度の確保が困難となる。このため、Si層下のSiGe層を除去した時にSi層に撓みが発生し、Si層およびBOX層の膜厚が不均一になるという問題があった。また、複数のSi層が積層された多層構造では、最上層のSi層以外は、Si層の側壁のみでSi層が支持されるため、Si層の強度の確保がより一層困難になるという問題があった。
これにより、単結晶半導体基板、第2単結晶半導体層および第1単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板および第2単結晶半導体層よりも第1単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2単結晶半導体層を第1単結晶半導体層上に形成することが可能となり、第2単結晶半導体層の品質を損なうことなく、第2単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。
これにより、単結晶半導体基板、第1から第4単結晶半導体層間の格子整合をとることを可能としつつ、単結晶半導体基板、第2および第4単結晶半導体層よりも第1および第3単結晶半導体層のエッチングレートを大きくすることが可能となる。このため、結晶品質の良い第2および第4単結晶半導体層を第1および第3単結晶半導体層上に形それぞれ形成することが可能となり、第2および第4単結晶半導体層の品質を損なうことなく、第2および第4単結晶半導体層と単結晶半導体基板との間の絶縁を図ることが可能となる。
図1(a)は、本発明の第1実施形態に係る半導体装置の概略構成を示す平面図、図1(b)は、図1(a)のA1−A1´線で切断した断面図、図1(c)は、図1(a)のB1−B1´線で切断した断面図である。
図2において、単結晶半導体基板21上には、単結晶半導体層22〜25がエピタキシャル成長にて順次積層されている。ここで、単結晶半導体層22、24は、単結晶半導体基板21および単結晶半導体層23、25よりもエッチングレートが大きな材質を用いることができる。特に、単結晶半導体基板21がSiの場合、単結晶半導体層22、24としてSiGe、単結晶半導体層23、25としてSiを用いることが好ましい。これにより、単結晶半導体層22、24と単結晶半導体層23、25との間の格子整合をとることを可能としつつ、単結晶半導体層22、24と単結晶半導体層23、25との間の選択比を確保することができる。また、単結晶半導体層22〜25の膜厚は、例えば、1〜100nm程度とすることができる。
次に、図3に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜27、犠牲酸化膜26、単結晶半導体層22〜25をパターニングすることにより、単結晶半導体基板21を露出させる溝28を所定の方向に沿って形成する。なお、単結晶半導体基板21を露出させる場合、単結晶半導体基板21の表面でエッチングを止めるようにしてもよいし、単結晶半導体基板21をオーバーエッチングして単結晶半導体基板21に凹部を形成するようにしてもよい。また、溝28の配置位置は、単結晶半導体層25の素子分離領域の一部に対応させることができる。
ここで、溝28内に支持体31を設けることにより、単結晶半導体層22、24が除去された場合においても、単結晶半導体層23、25を単結晶半導体基板21上で支持することが可能となるとともに、溝28とは別に溝32を設けることにより、単結晶半導体層23、25下にそれぞれ配置された単結晶半導体層22、24にエッチング液を接触させることが可能となる。このため、単結晶半導体層23、25の結晶品質を損なうことなく、単結晶半導体層23、25と単結晶半導体基板21との間の絶縁を図ることが可能となる。
次に、図10に示すように、CMP(化学的機械的研磨)などの方法を用いて埋め込み絶縁体36および支持体31を薄膜化するとともに、酸化防止膜27および犠牲酸化膜26を除去することにより、単結晶半導体層25の表面を露出させる。
次に、図12に示すように、CVDなどの方法により、ゲート電極39上に層間絶縁層42を堆積する。そして、層間絶縁層42および埋め込み酸化膜34bまたは支持体31に埋め込まれ、単結晶半導体層23に接続されたバックゲートコンタクト電極43dを層間絶縁層42上に形成する。また、層間絶縁層42に埋め込まれ、ソース層41aおよびドレイン層41bにそれぞれ接続されたソースコンタクト電極43aおよびドレインコンタクト電極43bを層間絶縁層42上に形成するとともに、ゲート電極39に接続されたゲートコンタクト電極43cを層間絶縁層42上に形成する。
図13(a)〜図22(a)は、本発明の第3実施形態に係る半導体装置の製造方法を示す平面図、図13(b)〜図22(b)は、図13(a)〜図22(a)のA13−A13´〜A22−A22´線でそれぞれ切断した断面図、図13(c)〜図22(c)は、図13(a)〜図22(a)のB13−B13´〜B22−B22´線でそれぞれ切断した断面図である。
次に、図14に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜57、犠牲酸化膜56、単結晶半導体層53、52をパターニングすることにより、単結晶半導体基板51を露出させる溝58を所定の方向に沿って形成する。
次に、図17に示すように、フォトリソグラフィー技術およびエッチング技術を用いて支持体61、酸化防止膜57、犠牲酸化膜56および単結晶半導体層53、52をパターニングすることにより、単結晶半導体基板51を露出させる溝62を溝58と直交する方向に沿って形成する。
ここで、溝58内に支持体61を設けることにより、単結晶半導体層52が除去された場合においても、単結晶半導体層53を単結晶半導体基板51上で支持することが可能となるとともに、溝58とは別に溝62を設けることにより、単結晶半導体層53下に配置された単結晶半導体層52にエッチング液を接触させることが可能となる。このため、単結晶半導体層53の結晶品質を損なうことなく、単結晶半導体層53と単結晶半導体基板51との間の絶縁を図ることが可能となる。
次に、図21に示すように、CMP(化学的機械的研磨)などの方法を用いて埋め込み絶縁体66および支持体61を薄膜化するとともに、酸化防止膜57および犠牲酸化膜56を除去することにより、単結晶半導体層53の表面を露出させる。
Claims (4)
- 単結晶半導体基板上に第1単結晶半導体層を成膜する工程と、
前記第1単結晶半導体層よりもエッチングレートが小さな第2単結晶半導体層を前記第1単結晶半導体層上に成膜する工程と、
前記第1および第2単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第1溝を形成する工程と、
前記第1溝を介して前記第1単結晶半導体層を横方向にエッチングすることにより、前記第2単結晶半導体層下の第1単結晶半導体層の一部を除去する工程と、
前記第1溝を介して前記第2単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第2単結晶半導体層を支持する支持体を形成する工程と、
前記支持体が形成された前記第1単結晶半導体層の少なくとも一部を前記第2単結晶半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して第1単結晶半導体層を選択的にエッチングすることにより、前記第1単結晶半導体層が除去された空洞部を形成する工程と、
前記半導体基板および前記第2単結晶半導体層の熱酸化を行うことにより、前記空洞部に埋め込まれた埋め込み酸化膜を形成する工程と、
前記第2単結晶半導体層の熱酸化を行うことにより、前記第2単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第2単結晶半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層を前記第2単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記単結晶半導体基板および前記第2単結晶半導体層はSi、前記第1単結晶半導体層はSiGeであることを特徴とする請求項1記載の半導体装置の製造方法。
- 単結晶半導体基板上に第1単結晶半導体層を成膜する工程と、
前記第1単結晶半導体層よりもエッチングレートが小さな第2単結晶半導体層を前記第1単結晶半導体層上に成膜する工程と、
前記第1単結晶半導体層と同一の組成を持つ第3単結晶半導体層を前記第2単結晶半導体層上に成膜する工程と、
前記第2単結晶半導体層と同一の組成を持つ第4単結晶半導体層を前記第3単結晶半導体層上に成膜する工程と、
前記第1から第4単結晶半導体層を貫通して前記単結晶半導体基板を露出させる第1溝を形成する工程と、
前記第1溝を介して前記第1および第3単結晶半導体層を横方向にエッチングすることにより、前記第2および第4単結晶半導体層下にそれぞれ配置された第1および第3単結晶半導体層の一部を除去する工程と、
前記第1溝を介して前記第2および第4単結晶半導体層下に回り込むように配置され、前記単結晶半導体基板上で前記第2および第4単結晶半導体層を支持する支持体を形成する工程と、
前記支持体が形成された前記第1および第3単結晶半導体層の少なくとも一部を前記第2および第4単結晶半導体層から露出させる第2溝を形成する工程と、
前記第2溝を介して第1および第3単結晶半導体層を選択的にエッチングすることにより、前記第1および第3単結晶半導体層がそれぞれ除去された第1および第2空洞部を形成する工程と、
前記半導体基板、前記第2および第4単結晶半導体層の熱酸化を行うことにより、前記第1および第2空洞部にそれぞれ埋め込まれた埋め込み酸化膜を形成する工程と、
前記第4単結晶半導体層の熱酸化を行うことにより、前記第4単結晶半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記第4単結晶半導体層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとしてイオン注入を行うことにより、前記ゲート電極の側方にそれぞれ配置されたソース/ドレイン層を前記第4単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記単結晶半導体基板、前記第2および第4単結晶半導体層はSi、前記第1および第3単結晶半導体層はSiGeであることを特徴とする請求項3記載の半導体装置の製造方法。
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