JP3597831B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、集積回路素子の主たる形成要素である電界効果トランジスタに係わり、特に歪み分布チャネルを有する電界効果トランジスタ及びその製造方法に関する。
【0002】
【従来の技術】
近年、電界効果トランジスタ(MOSFET)のゲート長の短縮に対する技術的,経済的な障壁が急激に高くなっており、この状況を緩和するために高移動度のチャネル材料、特に歪みSiや歪みSiGeを用いる技術が注目されている。
【0003】
歪みSiGeは、Si基板上に格子整合したSiGe結晶薄膜であり、基板面内方向に圧縮歪みを有している。この圧縮歪みの影響でバンド構造が変化し、特に正孔移動度がSiに比べて増大する。この場合、Ge組成が高くなるほど歪みが増大し、正孔移動度は高くなる。一方、歪みSiは、より格子定数の大きな格子緩和SiGe上に形成され、基板面内方向に引張り歪みを有している。この引張り歪みの影響でバンド構造が変化し、電子,正孔の移動度はいずれもSiに比べて増大する。この場合、下地のSiGeのGe組成が大きくなるほど歪みSiの歪み量が大きくなり、移動度はより高くなる。
【0004】
これら歪みSiGe又は歪みSiチャネルを有するMOSFETでCMOSを構成すれば、同じサイズのSi−CMOSよりも高速動作が期待できる。
【0005】
本発明者らは、この歪みSiGe或いは歪みSiとSOI(Si−On−Insulator)構造とを組み合わせたMOSFET(歪みSOI−MOSFET)を提案し、さらに動作実証してきた。(T.Tezuka, N.Sugiyama, T.Mizuno and S.Takagi, IEDM Tech. Dig.946 (2001).,T.Mizuno, S.Takagi, N.Sugiyama, J.Koga, T.Tezuka, K.Usuda, T.Hatakeyama, A.Kurobe,and A.Toriumi, IEDM Technical Digests p.934(1999))。
【0006】
図11に、この歪みSOI−MOSFETの構造概略を示す。本素子は、Si基板11上に埋め込み酸化膜12、Si0.9 Ge0.1 バッファ層51、歪みSiチャネル52、ゲート酸化膜31、ゲート電極32が順次積層されている。本構造では、歪みSiチャネルのキャリア移動度が高いことによるメリットのほか、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のSOI構造に起因するメリットを併せ持つ。従って、本構造でCMOS論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。
【0007】
しかしながら、この種のトランジスタにあっては次のような問題があった。即ち、ゲート長が短くなるにつれて、トランジスタの動作速度を律速する要因として、移動度よりもむしろソース端36でのキャリア速度の比重が増してくる。このため、高移動度チャネルを導入しても移動度の増大ほどには駆動電流が増大しないという問題があった。
【0008】
【発明が解決しようとする課題】
このように従来、短チャネルMOSFETにおいては、移動度よりもむしろソース端でのキャリア速度がトランジスタの動作速度を律速するため、チャネルへの歪み導入による移動度増大効果が十分に享受できない問題があった。
【0009】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース端でのキャリアの移動速度を速めることができ、より高速動作可能な電界効果トランジスタ及びその製造方法を提供することにある。
【0010】
【課題を解決するための手段】
(構成)
上記課題を解決するために本発明は、次のような構成を採用している。
【0011】
即ち本発明は、Si1−x−y Gex Cy 結晶(1>x>0,1>y≧0)のチャネル層を有する電界効果トランジスタであって、前記チャネル層のソース端近傍において、ドレイン端に向けてGe組成が増大していることを特徴とする。ここで、チャネル層は、絶縁膜上に形成されていることを特徴とする。さらに、ソース・ドレイン領域がp型であり、チャネル層のソース端近傍において、ドレイン端に向けて価電子帯頂部のエネルギーが増加していることを特徴とする。
【0012】
また本発明は、格子歪みを有するSi1−x−y Gex Cy 結晶層(1>x≧0,1>y≧0)をチャネル層とする電界効果トランジスタであって、前記チャネル層のソース端近傍において、ドレイン端に向けて歪みが増大していることを特徴とする。
【0013】
また本発明は、格子歪みを有するSi1−x−y Gex Cy 結晶層(1>x≧0,1>y≧0)をチャネル層とする電界効果トランジスタであって、前記チャネル層のソース端近傍に段差又は切り込みが存在し、該段差又は切り込み近傍にて、歪みが部分的に緩和していることを特徴とする。
【0014】
また本発明は、格子歪みを有するSi1−x−y Gex Cy 結晶層(1>x≧0,1>y≧0)をチャネル層とする電界効果トランジスタであって、前記チャネル層に隣接するソース領域の一部がSi1−u−v Geu Cv 多結晶層(1>u≧0,1>v≧0)であることを特徴とする。
【0015】
また本発明は、絶縁膜上に、Si1−u−v Geu Cv 結晶(1>u>0,1>v≧0)のバッファ層、及びSi1−x−y Gex Cy 結晶(1>x≧0,1>y≧0)のチャネル層が順次積層されてなる電界効果トランジスタであって、前記バッファ層のソース端近傍において、ドレイン端に向けてGe組成が増大していることを特徴とする。ここで、ソース・ドレイン領域がn型であり、チャネル層のソース端近傍において、ドレイン端に向けて伝導帯底部のエネルギーが減少していることを特徴とする。
【0016】
また本発明は、SiGeC結晶層をチャネル層とした電界効果トランジスタの製造方法において、絶縁膜上のSi1−x−y Gex Cy 結晶層(1>x>0,1>y≧0)上に一部開口を有する耐酸化性マスク層を形成する工程と、熱酸化を行うことにより前記マスク層の開口直下のSi1−x−y Gex Cy 結晶層のGe組成を高める工程とを含むことを特徴とする。
【0017】
また本発明は、SiGeC結晶層をチャネル層とした電界効果トランジスタの製造方法において、絶縁膜上のSi1−u−v Geu Cv 結晶層(1>u>0,1>v≧0)上に一部開口を有する耐酸化性マスク層を形成する工程と、熱酸化を行うことにより前記マスク層の開口直下のSi1−u−v Geu Cv 結晶層のGe組成を高める工程と、前記Si1−u−v Geu Cv 結晶層上に格子歪みを有するSi1−x−y Gex Cy 結晶層(1>x>0,1>y≧0)を形成する工程とを含むことを特徴とする。
【0018】
(作用)
本発明によれば、チャネル層におけるGe組成や歪みを最適に設定することにより、ソース端における伝導帯底部のエネルギーを減少(n型の場合)、又は価電子帯頂部のエネルギーを増大(p型の場合)させることができる。このため、均一歪みの従来例に比して、キャリアが速やかに加速され、ソースからドレイン端への走行時間が短くなり、これにより高速動作が可能となる。この効果は、チャネル長が短くなるほど顕著になる。従って、短チャネルMOSFETにおいて、従来の均一歪みチャネルを用いたMOSFETよりも一層の高速動作が可能となる。
【0019】
Ge組成としては、チャネル層のソース端近傍において、ドレイン端に向けてGe組成が増大していることが必要である。歪みとしては、ソース端近傍において、キャリアの進行方向に面内方向の歪みが増大するようなプロファイルを有する歪みSiGe又は歪みSiチャネル層を導入すればよい。
【0020】
その実現のために、絶縁膜上の歪みSiGe層の上部にマスク層を形成し、該マスク層の一部に切り込みを生じせしめ、熱酸化を行うことにより切り込み直下の領域にソース,ドレイン領域よりもGe組成の高い領域を形成する。さらに、絶縁膜上の歪み又は緩和SiGe層の上部にマスク層を形成し、該マスク層の一部に切り込みを生じせしめ、熱酸化を行うことにより切り込み直下の領域にソース、ドレイン領域よりもGe組成の高い領域を形成した後に歪みSiチャネルを形成する。また、ソース端近傍に段差又は切り込みを設ける。さらに、絶縁膜上に形成した歪みSi又は歪みSiGe−MOSFETにおいて、ソースの一部を多結晶とする。
【0021】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【0022】
(第1の実施形態)
図1は、本発明の第1の実施形態に係わるMOSFETの素子構造、Ge組成,エネルギー分布を示す図である。
【0023】
本実施形態は、図1(a)に示すように、SiO2 膜12上に形成された歪みSi1−x Gex 層20をチャネルとするpMOSFETである。このチャネル層20の上に、ゲート酸化膜31を介してポリSiGeゲート32が形成され、ゲート32の側部には側壁絶縁膜33が形成されている。また、ゲート32の両側でSiGe層20にp型不純物をドーピングすることによりソース領域34及びドレイン領域35が形成されている。
【0024】
ここで、図1(b)に示すように、チャネル層20のGe組成xは、ゲートの中心付近で最大(x=0.35)となり、ソース,ドレイン領域34,35で最小(x=0.065)となる。高Ge濃度領域41のSiGe膜厚は低Ge濃度領域42のSiGe膜厚に比べて薄くなっている。このGe濃度に対応して、SiGe層中の基板面に平行方向の圧縮歪みもゲートの中心付近で最大となり、ソース7,ドレイン領域34,35で最小となる。
【0025】
従って、ソース近傍36では、ドレイン方向に向かって圧縮歪みが増大している。その結果、図1(c)のバンド図に示すように、価電子帯頂部のエネルギーが均一組成の場合のエネルギーよりも増大するため、ソースから注入された正孔はこの歪み勾配に起因する付加的な電界によって、均一組成の場合に比べて速やかに加速され、より短時間にドレインに到達する。
【0026】
次に、本実施形態のMOSFETの製造方法を、図2を参照して説明する。
【0027】
まず、図2(a)に示すように、SiO2 等の酸化膜12上に厚さ20nmのSi層13を形成したSOI層10上に、厚さ23nmのSi0.85Ge0.15層21、厚さ10nmのSiキャップ層22をUHV−CVD(Ultra−High Vacuum Chemical Vapor Deposition)、LP−CVD(Low−Pressure Chemical Vapor Deposition)等によりエピタキシャル成長する。続いて、キャップ層22上に厚さ100nmのSi3 N4 膜(耐酸化性マスク層)25をCVDにより堆積し、フォトリソグラフィとRIEにより幅100nmの溝を掘ってSiキャップ層22を露出させる。
【0028】
次いで、図2(b)に示すように、酸素雰囲気中において1050℃で酸化すると、SiGe層21,Siキャップ層22はSi3 N4 膜25の溝部直下の領域のみが酸化され、これによりSiO2 膜26が形成される。この際、酸化膜26中からGe原子がはじき出され、溝部直下41のGe組成は酸化が進行するにつれて上昇する。これは、酸化濃縮法と称される技術である(特開2002−76347号公報)。なお、この熱処理においては、GeとSiの相互拡散によりSi層13,22とSiGe層21の界面が消失してしまい、これらはSiGe層20の単層となる。
【0029】
一方、マスクにより保護されている領域42においては、Ge原子とSi原子の相互拡散により、Ge組成は減少していく。ここで、Ge組成が40%以下であれば、SiGe層は格子緩和することなくGe組成のみが変化していく。従って、Ge組成の高い領域ほど圧縮歪みが大きくなる。高Ge組成領域41の最薄部の厚さが10nmになるまで酸化を行う。
【0030】
次いで、図2(c)に示すように、酸化膜26を剥離した後、2nm厚さのSiキャップ層を成長し(図示せず)、このSiキャップ層の表面を酸化することで1.5nm厚さのゲート酸化膜31を形成し、更にゲート電極となるポリSiGe膜32で溝を埋め込む。次いで、図2(d)に示すように、CMP(Chemical Mechanical Polishing)プロセスにより表面のポリSiGe膜32を除去し、平坦化する。その後、ポリSiGe膜32の表面を酸化し、酸化膜320を形成する。
【0031】
次いで、図2(e)に示すように、RIE(反応性イオンエッチング)によりゲート側壁絶縁膜27を形成した後、BF2 イオンを注入し、ソース・ドレインのエクステンション領域37を形成する。次いで、図2(f)に示すように、側壁絶縁膜27の外側に、更に側壁絶縁膜33を形成した後、酸化膜320を除去し、UHV−CVD又はLP−CVDによりSi層38を選択成長し、さらにBF2 イオンを注入し、1050℃,1秒のパルスアニールを行い、ソース,ドレイン領域34,35,及びゲート32の不純物を活性化する。
【0032】
次いで、図2(g)に示すように、ソース,ドレイン,ゲート上面をシリサイド化して金属シリサイド39を形成する。これ以降は、通常の配線工程を施すことによりMOSFETが完成する。
【0033】
このように本実施形態によれば、絶縁膜12上のSiGe層20上に一部開口を有する耐酸化性マスク層25を形成し、熱酸化を行うことによりマスク層25の開口直下のSiGe層20のGe組成を高める。そして、Ge組成が部分的に高められたSiGe層20をチャネル層とした電界効果トランジスタを形成することにより、前記図1(c)に示すような、ソース端における価電子帯頂部のエネルギーが増大したバンド構造を実現することができる。このため、ソース端におけるキャリアを速やかに加速することができ、高速動作が可能となる。
【0034】
(第2の実施形態)
図3は、本発明の第3の実施形態に係わるMOSFETの素子構造、歪み、エネルギー分布を示す図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0035】
本実施形態は、図3(a)に示すように、第1の実施形態と同様にして形成した格子緩和Si1−x Gex 層51上に歪みSi層52を形成し、このSi層52上にnMOSFETを形成したものである。ここで、Si1−x Gex 層51の最薄部のGe組成xは0.55であり、60%程度格子緩和している。そのため、その直上のSi層52は伸張歪みを有している。一方、ソース,ドレイン領域のGe組成は0.09であり、格子緩和していない。従って、Si層52は図3(b)に示すような歪み分布を有している。
【0036】
本実施形態におけるSiGe層の構造は、厚さ20nmのSOI層上に、厚さ30nmのSi0.82Ge0.18層51、厚さ10nmのSiキャップ層52をUHV−CVD,LP−CVD等によりエピタキシャル成長し、第1の実施形態と同様にマスクを形成した後に最薄部が10nmになるまで酸化することによって形成される。
【0037】
本実施形態においては、図3(c)のバンド図に示すように、歪みSi層52のチャネル方向の歪み勾配に起因する付加的な電界によって、均一組成のSiGe層を下地に用いた場合に比べて速やかに加速され、より短時間にドレインに到達する。従って、第1の実施形態と同様に高速動作が可能となる。
【0038】
(第3の実施形態)
図4は、本発明の第3の実施形態に係わるMOSFETの素子構造、歪み、エネルギー分布を示す図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0039】
本実施形態は、図4(a)に示すように、埋め込み酸化膜12上の格子緩和Si0.7 Ge0.3 層51上に形成された歪みSi層52をチャネルとするゲート長35nmのnMOSFETである。ここで、図4(a)に示すように、ソース,ドレイン端には高さ10nmの段差55が存在し、これによって図4(b)に示すように、局所的に歪みが緩和している。その結果、図4(c)に示すように、第2の実施形態と同様に、チャネル領域の伝導帯底部のエネルギーが減少することになる。即ち、歪みSi層52のチャネル方向の歪み勾配に起因する付加的な電界によって、段差を形成しなかった場合に比べて電子が速やかに加速され、より短時間にドレインに到達する。つまり、高速動作が可能となる。
【0040】
ここで、下地のSiGe層51のGe組成は0.1から0.5程度が望ましい。更に好ましくは、0.15から0.4の範囲であることが望ましい。これは、歪みSi層52の移動度が下地の緩和SiGe層51のGe組成に対して単調に増加するものの、0.15程度で飽和傾向となること、及びGe組成が0.4より高くなると製造プロセス上の困難さが増大することを考慮しての値である。また、段差55の高さhは7nm以上、好ましくは12nm程度が望ましい。
【0041】
この数値の根拠を以下に示す。図5は、十分に厚い歪みSiを幅Lg、高さhのメサ状に加工した場合の、メサ端部と中心部との歪みの差を計算した結果である。図5に示すように、歪み差は、h=Lg/2の時にピーク値をとる。また、L=Lg/5の時、ピーク値の半分程度の歪み差が得られることが分かる。
【0042】
本実施形態においては、Lg=35nmとして、上記の値が得られる。なお、実際のデバイスにおいては、段差部分は必ずしも垂直に切り立っているとは限らず、図中に示すように幅Tの遷移領域を有していることが多い。この場合、おおよその目安として、Lgの代わりにLg+Tを用いて最適値を求めればよい。例えば、T=10nmであれば、段差の高さhは9nm以上、好ましくは23nm程度が望ましい。
【0043】
なお、本実施形態の変形例として、図6に示すように、段差がソース端にのみ形成されている構造や、Si基板上の緩和SiGeバッファ層上に歪みSiが形成された構造も可能である。
【0044】
(第4の実施形態)
図7は、本発明の第4の実施形態に係わるMOSFETの素子構造を示す断面図と平面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0045】
本実施形態は、埋め込み酸化膜12上に形成された緩和SiGe層51上の歪みSi層52をチャネルとするnMOSFETであり、ソース・ドレインの一部56が多結晶化していることが特徴である。多結晶には、滑り面となる結晶粒界が高密度に存在するため、ソース中の多結晶/結晶界面57で格子が変形しやすくなる。その結果、界面57近傍の歪みが局所的に緩和し、第3の実施形態と同様の原理により、多結晶領域を形成しなかった場合に比べて電子が速やかに加速され、より短時間にドレインに到達する。
【0046】
ここで、界面57とソース端36との間隔Wは50nmである。Wは、粒界がソース/ドレイン端近傍の空乏層中に出ない範囲で小さいことが望ましいが、1μm程度以下であれば上記効果が得られる。多結晶領域は、イオン注入により、絶縁膜上の結晶層を絶縁膜界面に達するまでアモルファス化した後に熱処理することによって形成される。従って、多結晶領域作製工程をソース,ドレイン作製工程を兼用することも可能である。本実施形態の変形例として、ソース端のみに多結晶領域を形成した構造も可能である。また、埋め込み酸化膜上ではなく、Si基板上のSiGeバッファ層上に形成された構造も可能である。
【0047】
(第5の実施形態)
図8は、本発明の第5の実施形態に係わるMOSFETの素子構造を示す平面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0048】
本実施形態は、埋め込み酸化膜12上に形成された歪みSiGe層20をチャネルとするpMOSFETであり、ソース・ドレインの一部56が多結晶化していることが特徴である。多結晶には、滑り面となる結晶粒界が高密度に存在するため、ソース中の多結晶/結晶界面57で格子が変形しやすくなる。その結果、界面57近傍の歪みが局所的に緩和し、第1の実施形態と同様の原理により、多結晶領域を形成しなかった場合に比べて正孔が速やかに加速され、より短時間にドレインに到達する。
【0049】
ここで、界面57とソース端36との間隔Wは50nmである。Wは、粒界がソース/ドレイン端近傍の空乏層中に出ない範囲で小さいことが望ましいが、1μm程度以下であれば上記効果が得られる。多結晶領域は、イオン注入により、絶縁膜上の結晶層を絶縁膜界面に達するまでアモルファス化した後に熱処理することによって形成される。従って、多結晶領域作製工程をソース、ドレイン作製工程を兼用することも可能である。
【0050】
本実施形態の変形例として、ソース端のみに多結晶領域を形成した構造も可能である。また、埋め込み酸化膜上ではなく、Si基板上に形成された構造も可能である。
【0051】
(第6の実施形態)
図9は、本発明の第6の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0052】
本実施形態は、埋め込み酸化膜12上に形成された緩和SiGe層51上の歪みSi層52をチャネルとするnMOSFETであり、ソース・ドレインが格子緩和SiGeであることが特徴である。ソース端36において、歪みが局所的に緩和し、第3の実施形態と同様の原理により、ソース・ドレイン領域がチャネルと同じ歪みSiである従来例に比べて電子が速やかに加速され、より短時間にドレインに到達する。さらに、伝導帯の不連続界面がソース端に位置しているため、電子の注入速度は更に高くなるというメリットも有する。
【0053】
なお、本実施形態の変形例として、ソースのみ格子緩和SiGeで、ドレインは歪みSiという構造も可能である。
【0054】
(第7の実施形態)
図10は、本発明の第7の実施形態に係わるMOSFETの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
【0055】
本実施形態は、埋め込み酸化膜12上に形成されたSi層15上の歪みSiGe層20をチャネルとするpMOSFETであり、ソース・ドレインが格子緩和Siであることが特徴である。ソース端36において、歪みSiGeチャネルの歪みが局所的に緩和し、第1の実施形態と同様の原理により、ソース・ドレイン領域がチャネルと同じ歪みSiGeである従来例に比べて正孔が速やかに加速され、より短時間にドレインに到達する。さらに、価電子帯の不連続界面がソース端に位置しているため、正孔の注入速度は更に高くなるというメリットも有する。
【0056】
なお、本実施形態の変形例として、ソースのみ格子緩和Siで、ドレインは歪みSiGeという構造も可能である。
【0057】
(変形例)
本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【0058】
全ての実施形態に対して、ゲート電極やゲート絶縁膜、側壁等の材料を適宜変更することが可能である。例えば、ゲート電極として、ポリシリコンやポリシリコンゲルマニウム等の多結晶半導体、或いはチタン,タングステン,窒化チタン,コバルトシリサイド,コバルトジャーマナイド,ニッケルシリサイド、ニッケルジャーマナイド,チタンシリサイド,チタンジャーマナイド,タングステンシリサイド,タングステンジャーマナイド等の金属を用いることもできる。また、ゲート絶縁膜としては、SiON膜,Si3 N4 膜,Zr又はHfシリケート膜,Alを含有するZr又はHfシリケート膜、Zr又はHf酸化膜,Alを含有するZr又はHf酸化膜、Zr又はHf酸窒化膜、Alを含有するZr又はHf酸窒化膜等を用いることもできる。また、チャネル或いはバッファ層に炭素が0.1%から数%程度含まれた構造も可能である。この場合、SiGeCの歪み量は炭素の含有量にも依存するため、歪みのコントロールの自由度が増大する。また、不純物の拡散を抑制する効果も期待できる。さらに、チャネル或いはバッファ層に錫が0.1%から数十%程度含まれた構造も可能である。この場合、歪み量は錫の含有量にも依存するため、歪みのコントロールの自由度が増大する。
【0059】
【発明の効果】
以上詳述したように本発明によれば、チャネル層におけるGe組成や歪みを最適に設定することにより、ソース端における伝導帯底部のエネルギーを減少、又は価電子帯頂部のエネルギーを増大させることができる。このため、均一歪みの従来例に比べ、キャリアを速やかに加速することができ、特に短チャネルMOSFETの高速動作化に有効となる。
【図面の簡単な説明】
【図1】第1の実施形態に係わるMOSFETの素子構造、Ge組成,エネルギー分布を示す図。
【図2】図1のMOSFETの製造工程を示す断面図。
【図3】第2の実施形態に係わるMOSFETの素子構造、Ge組成,エネルギー分布を示す図。
【図4】第3の実施形態に係わるMOSFETの素子構造、Ge組成,エネルギー分布を示す図。
【図5】第3の実施形態を説明するためのもので、段差の高さと歪みの差との関係を示す図。
【図6】第3の実施形態の変形例の素子構造、Ge組成,エネルギー分布を示す図。
【図7】第4の実施形態に係わるMOSFETの素子構造を示す断面図と平面図。
【図8】第5の実施形態に係わるMOSFETの素子構造を示す断面図と平面図。
【図9】第6の実施形態に係わるMOSFETの素子構造を示す断面図。
【図10】第7の実施形態に係わるMOSFETの素子構造を示す断面図。
【図11】従来の歪みSOI−MOSFETの素子構造を示す断面図。
【符号の説明】
10…SOI層
12…SiO2 膜(埋め込み絶縁膜)
13…Si層
20…SiGe層
21…SiGe層
22…Siキャップ層
25…Si3 N4 膜(耐酸化性マスク層)
26…酸化膜
31…ゲート酸化膜
32…ポリSiGe膜(ゲート電極)
34,35…ソース,ドレイン領域
38…Si層
39…金属シリサイド
41…高Ge濃度領域
42…低Ge濃度領域
51…格子緩和SiGe層
52…歪みSi層
Claims (10)
- Si1−x−y Gex Cy 結晶(1>x>0,1>y≧0)のチャネル層を有する電界効果トランジスタであって、
前記チャネル層のソース端近傍において、ドレイン端に向けてGe組成が増大していることを特徴とする電界効果トランジスタ。 - 格子歪みを有するSi1−x−y Gex Cy 結晶層(1>x≧0,1>y≧0)をチャネル層とする電界効果トランジスタであって、
前記チャネル層のソース端近傍において、ドレイン端に向けて歪みが増大していることを特徴とする電界効果トランジスタ。 - 格子歪みを有するSi1−x−y Gex Cy 結晶層(1>x≧0,1>y≧0)をチャネル層とする電界効果トランジスタであって、
前記チャネル層のソース端近傍に段差又は切り込みが存在し、該段差又は切り込み近傍にて、歪みが部分的に緩和していることを特徴とする電界効果トランジスタ。 - 格子歪みを有するSi1−x−y Gex Cy 結晶層(1>x≧0,1>y≧0)をチャネル層とする電界効果トランジスタであって、
前記チャネル層に隣接するソース領域の一部がSi1−u−v Geu Cv 多結晶層(1>u≧0,1>v≧0)であることを特徴とする電界効果トランジスタ。 - 前記チャネル層は、絶縁膜上に形成されていることを特徴とする請求項1〜4の何れかに記載の電界効果トランジスタ。
- 絶縁膜上に、Si1−u−v Geu Cv 結晶(1>u>0,1>v≧0)のバッファ層、及びSi1−x−y Gex Cy 結晶(1>x≧0,1>y≧0)のチャネル層が順次積層されてなる電界効果トランジスタであって、
前記バッファ層のソース端近傍において、ドレイン端に向けてGe組成が増大していることを特徴とする電界効果トランジスタ。 - ソース・ドレイン領域がn型であり、前記チャネル層のソース端近傍において、ドレイン端に向けて伝導帯底部のエネルギーが減少していることを特徴とする請求項1〜6の何れかに記載の電界効果トランジスタ。
- ソース・ドレイン領域がp型であり、前記チャネル層のソース端近傍において、ドレイン端に向けて価電子帯頂部のエネルギーが増加していることを特徴とする請求項1〜6の何れかに記載の電界効果トランジスタ。
- 絶縁膜上のSi1−x−y Gex Cy 結晶層(1>x>0,1>y≧0)上に一部開口を有する耐酸化性マスク層を形成する工程と、熱酸化を行うことにより前記マスク層の開口直下のSi1−x−y Gex Cy 結晶層のGe組成を高める工程とを含み、
前記Ge組成が部分的に高められたSi1−x−y Gex Cy 結晶層をチャネル層とした電界効果トランジスタを形成することを特徴とする電界効果トランジスタの製造方法。 - 絶縁膜上のSi1−u−v Geu Cv 結晶層(1>u>0,1>v≧0)上に一部開口を有する耐酸化性マスク層を形成する工程と、熱酸化を行うことにより前記マスク層の開口直下のSi1−u−v Geu Cv 結晶層のGe組成を高める工程と、前記Si1−u−v Geu Cv 結晶層上に格子歪みを有するSi1−x−y Gex Cy 結晶層(1>x>0,1>y≧0)を形成する工程とを含み、
前記Si1−x−y Gex Cy 結晶層をチャネル層とした電界効果トランジスタを形成することを特徴とする電界効果トランジスタの製造方法。
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