JP2001154745A - 電流制御回路 - Google Patents
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Abstract
置され、一次側から二次側に向かって流れる電流を制御
する電流制御回路に関し、電力損失や電圧降下を抑え
る。 【解決手段】抵抗R1に流れる過電流をPNPトランジ
スタQ5で検出し、そのPNPトランジスタQ5のコレ
クタの電圧よりもダイオードD6による電圧降下分だけ
下がった電圧で、MOSFET M4を流れる電流の最
大値を決める。
Description
側端子との間に配置され、一次側から二次側に向かって
流れる電流を制御する電流制御回路に関する。
意の電子回路の電源入力端子との間に配置され、電源装
置の出力が所定の出力定格以内に納まるように突入電流
を防止する突入防止回路が知られている。
内では最大負荷時であっても十分な電流を供給しつつ、
その二次側の電子回路においてショート等があっても発
煙・炎上等が生じないように過電流を検知する過電流検
知回路が知られている。
回路の双方を備えた状態を示した図である。
サCが配置されており、電源投入時にそのコンデンサC
の充電等のための突入電流が発生するが、この突入電流
により一次側電源装置が破損されないよう突入防止回路
が配置されている。またその突入防止回路と直列に、二
次側に接続された電子回路でショート等が生じても過電
流が流れないようにするための過電流検出回路が配置さ
れている。過電流検出回路で過電流が検出されるとその
検出結果は図示しない過電流認識回路に伝達され、過電
流認識回路で容認できないレベルの過電流が流れている
ことが認識されると、これも図示しない過電流制御回路
からの指示により過電流が抑えられる。
うな構成では、一次側から二次側に向かう電流経路上に
突入防止回路と過電流検出回路との双方が配置されてお
り、それぞれの回路で電力の損失や二次側の電圧降下を
来たし、これらに起因して二次側に接続された電子回路
の動作能力不足を生じたり、あるいはこの動作能力不足
が生じるのを回避するために突入防止回路や過電流検出
回路による損失をさらに抑制するための工夫による回路
規模や回路コストの増大を招くという問題がある。
電流検出回路とを別々に備えると、それぞれ別々の回路
の設計・検証を行なう必要を生じ、そのための工数の増
大を招くという問題もある。
次側に向かって流れる電流を制御する電流制御回路にお
いて、電力の損失や電圧降下の少ない電流制御回路を提
供することを目的とする。
明の電流制御回路は、一次側端子と、二次側端子との間
に配置され、一次側から二次側に向かって流れる電流を
制御する電流制御回路において、一次側端子から二次側
端子に向かう電流経路に配置された第1の抵抗と、上記
電流経路の、上記第1の抵抗と二次側端子との間に、そ
の第1の抵抗に直列にドレインとソースが接続された、
ゲートに供給される電圧に応じた最大許容電流以下の電
流の通過を許容するMOSFETと、上記第1の抵抗の
一次側にエミッタが接続されると共に上記第1の抵抗の
二次側にベースが接続されたPNPトランジスタと、上
記PNPトランジスタのコレクタと上記MOSFETの
ゲートとの間に配置された、そのコレクタの電圧よりも
所定電圧だけ降下した電圧をそのゲートに供給する電圧
降下素子とを備えたことを特徴とする。
抗に電流が流れと、この第1の抵抗の一次側と二次側と
の間にその流れた電流に比例する電圧が発生し、この電
圧により上記PNPトランジスタがオンとなったときに
そのPNPトランジスタのコレクタから出力される信号
を、過電流検出信号とすることができる。また、過電流
発生時には、このコレクタに接続された電圧降下素子に
より、第1の抵抗と二次側端子との間に配置されたMO
SFETのゲート・ソース間電圧が低くなり、ドレイン
電流が過電流検知電流より多少大きな電流値で定電流制
御される。
ば、一次側端子と二次側端子との間に1つの抵抗(第1
の抵抗)と1つのMOSFETを配置するだけで、すな
わち電力損失や電圧降下を最小限に抑えた上で、過電流
検出と突入防止との双方を行なう回路が実現する。
て、上記電圧降下素子は、PNPトランジスタのコレク
タにアノードが接続されたダイオードであることが好ま
しく、あるいは上記電圧降下素子は、PNPトランジス
タのコレクタにカソードが接続されツェナーダイオード
であってもよい。
て、上記電圧降下素子と並列にコンデンサが接続されて
なることが好ましい。
いる場合において一次側の電源をオンにしたときや、二
次側のモータ起動時などにおいては、電圧降下素子の動
作時間遅延により過渡的に設定値以上の電流が流れると
いう問題が生じることがあるが、電圧降下素子と並列に
コンデンサを接続することにより、応答時間が短縮され
過度的な大電流の発生を抑えることができる。
て、上記PNPトランジスタのベースとそのPNPトラ
ンジスタのエミッタとの間に第2の抵抗が接続されてな
ると共に、そのPNPトランジスタのベースと上記第1
の抵抗の二次側が第3の抵抗を介在させて接続されたも
のであることが好ましく、この場合に、上記第2の抵抗
および上記第3の抵抗のうちの少なくとも一方が可変抵
抗であることが好ましい。
えたときを過電流とするかを変更する必要を生じる場合
がある。ここで、第1の抵抗は電圧降下を小さく抑える
ために低インピーダンスで熱容量の高い抵抗が使用さ
れ、通常はその種類も限られる。したがって、二次側の
負荷の変更の度に第1の抵抗を変更するのでは非効率で
ある。そこで、上記のように、互いに直列に接続された
第2の抵抗と第3の抵抗を第1の抵抗に並列に接続し
て、それら第2の抵抗と第3の抵抗とで分圧するように
すれば、過電流として検出する電流値の変更が容易とな
る。ここで、第2の抵抗あるいは第3の抵抗を可変抵抗
とすることにより、その調整が一層容易となる。
て、上記PNPトランジスタのコレクタの信号を監視し
て、上記電流経路に所定の電流値以上の電流が所定時間
以上継続して流れたことが検知された場合に、上記MO
SFETのゲートに、そのMOSFETを遮断状態にす
る電圧を供給する過電流制御回路部を備えることが好ま
しい。
場合において、モータ起動時にはかなりの大電流が流れ
過電流検知信号はオンになるが、モータの回転数が上が
って一定になると電流値が減少し過電流の検知信号はオ
フとなる。これに対し、二次側の回路にショート等が生
じたときは、過電流検知信号はオン状態が続くことにな
る。
の電流が所定時間以上継続して流れた場合にMOSFE
Tを遮断状態にすることにより、二次側の回路の正常な
動作を妨げることなく、過電流による発煙・炎上を防止
することができる。
説明する。
態を示す回路図である。
側端子INと、その一次側端子INに対するグランド端
子GND1と、この電流制御回路から2次側の電子回路
(図示せず)に電流を供給するための二次側端子OUT
と、その二次側端子に対応するグランド端子GND2と
が備えられており、それらの端子の間に回路が構成され
ている。この電流制御回路は、一次側端子INから二次
側端子OUTと向かって流れる電流を制御する回路であ
る。
かう電流経路に第1の抵抗R1が配置されており、ま
た、その電流経路の、第1の抵抗R1と二次側端子OU
Tとの間に、その第1の抵抗R1に直列にドレインとソ
ースが接続された、ゲートに供給される電圧に応じた最
大許容電流以下の電流の通過を許容するMOSFETM
4とが配置されている。
にエミッタが接続されるとともにその第1の抵抗R1の
二次側とベースが可変抵抗R3を介して接続されたPN
PトランジスタQ5が備えられており、さらに、そのP
NPトランジスタQ5のコレクタと、MOSFET M
4のゲートとの間に、そのPNPトランジスタQ5のコ
レクタの電圧よりも所定電圧(例えば0.7V)だけ降
下した電圧をMOSFET M4のゲートに供給するダ
イオードD6(本発明にいう電圧降下素子の一例)が配
置されている。そのダイオードD6のアノードは、PN
PトランジスタQ5のコレクタに接続され、そのダイオ
ードD6のカソードは、抵抗R7を介してMOSFET
M4のゲートに接続されている。
C13が配置されている。
タとグランド線GNDとの間には直列に2つの抵抗R1
1と抵抗R12が配置されており、それら抵抗R11と
抵抗R12との接続点には、PNPトランジスタQ5の
コレクタの信号(2つの抵抗R11,R12で分圧され
た状態の信号)を監視する制御回路100が備えられて
いる。この制御回路100は、後述する図2で示すよう
にして、一次側端子INと二次側端子OUTとの間の電
流経路に所定の電流値以上の電流が所定時間以上継続し
て流れたことが検知された場合に、MOSFET M4
のゲートに、そのMOSFET M4を遮断状態にする
電圧を供給するためのものである。この制御回路100
の作用の詳細は後述する。
タとベースとの間には第2の抵抗R2が接続されてお
り、さらに、第1の抵抗R1の一次側と、ダイオードD
6のカソードとの間に抵抗R8が接続され、その接続点
とグランド線GNDとの間には、もう1つの抵抗R9と
NPNトランジスタQ10のコレクタ・エミッタが直列
に接続されている。そのNPNトランジスタQ10のベ
ースには、制御回路100から出力される制御信号
(b)が伝達される。
ンド端子GND2との間には、二次側の電圧を安定化す
るためのコンデンサC14が配置されている。
0からの制御信号(b)によりNPNトランジスタQ1
0がオン状態に保たれていると、一次側端子INの電圧
Vcc1が2つの抵抗R8,R9で分圧されてMOSF
ET M4のゲートに印加され、これにより、MOSF
ET M4は、オン状態となっている。二次側に負荷回
路が接続され、その負荷回路が正常に定常動作している
状態においては、この状態が保たれる。
生し、一次側端子INから二次側端子OUTに向けて過
電流が発生することを考える。
して求めることができる。
タ間電圧Vbeは約0.6Vであり、第1の抵抗R1
は、第2の抵抗R2と可変抵抗R3とを加えた抵抗に対
して十分に小さな抵抗値を有しており、かつ、PNPト
ランジスタQ5のベース電流が無視できるときは、過電
流として検出される電流Iocは以下の式で与えられ
る。
3の各抵抗値である。
(1)式に従ってR1,R2,R3を決定することによ
り、所望の電流値の電流が流れることをもって過電流と
することができる。
抵抗R1に、(1)式から求められる電流Iocを超え
る電流が流れると、ダイオードD6を通じてMOSFE
TM4のゲートに電圧がかかり、そのMOSFET M
4のゲート・ソース間電圧Vgsが小さくなり、そのM
OSFET M4のドレイン電流が一定電流値以上流れ
なくなる。この時のドレイン電流が最大供給電流であ
り、これをImaxとすると、 Imax>Ioc ……(2) となる。
f、MOSFET M4のドレイン電流がIocのとき
のMOSFET M4のゲート・ソース間電圧をVgs
とすると、おおよそVgs+Vfの時のドレイン電流I
maxが求まる。
ンデンサC13は、過電流が流れてPNPトランジスタ
Q5がオンになったときにそのPNPトランジスタQ5
のコレクタの過電流検知信号をMOSFET M4のゲ
ートに直ちに伝達し、MOSFET M4の電流制限の
応答速度を向上させるためのものである。
流検知信号は、2つの抵抗R11,R12で分圧され、
その分圧された信号(a)が制御回路100でモニタさ
れる。この制御回路は、以下に説明するように動作す
る。
ートである。
(過電流)が検出され、ショートが検出されない通常の
状態ではそのショートが生じていないかどうか繰り返し
監視される。
流)が検出されると、ステップ(b)において時間計測
のためのカウントがクリアされ、ステップ(c)におい
てそのカウンタがカウントアップされる。その後ステッ
プ(d)において再度ショート(過電流)が検出され、
ショートが検出されなかったときは、ステップ(a)
の、定常的な監視状態に戻る。
検出されたときは、ステップ(e)に進んでカウンタの
カウント値が設定値を越えたか否かが判定される。未だ
越えていないときはステップ(c)に戻りカウンタがカ
ウントアップされ、ステップ(d)においてショートが
検出される。カウンタのカウント値が設定値を越えるま
でカウントアップされるよりも以前にステップ(d)に
おいて一度でもショートが検出されなくなったときは、
実際のショートではないものとみなされ、ステップ
(a)の通常の監視に移る。
えるまで常にショートが検出され続けたときは、ステッ
プ(f)に進んで制御信号(b)がオフ(‘L’レベ
ル)となり、その制御信号によりNPNトランジスタQ
10がオフになり、MOSFET M4のゲートには抵
抗R8,R7を介して一次側の電圧VCC1が印加さ
れ、MOSFET M4が完全にオフ状態となり、一次
側端子INから二次側端子OUTに向かって流れる電流
が完全に遮断される。また、制御回路100からはエラ
ー信号が出力され(ステップ(g))、図示しない表示
回路等により異常が生じたことが表示される。
は、突入電流防止回路と過電流検出回路とが一体化され
た電流制御回路となっており、検出回路の損失、二次側
の電圧降下による負荷の動作能力不足、回路規模、回路
コスト、設計・検証の工数の改善が図られ、さらに過電
流が発生したときにその過電流が電源投入時の投入電流
なのかショート等による電流なのかが判別され、電流投
入時の突入電流とは区別して、ショート等が生じたとき
のみが電流供給を遮断することができる。
の実施形態を示す回路図である。
示す電流制御回路におけるダイオードD6の代わりに、
カソードがPNPトランジスタQ5のコレクタ側、アノ
ードがMOSFET M4のゲート側に接続されたツェ
ナーダイオードZD6が配置されており、このツェナー
ダイオードにより電圧降下の作用を得ている。
の代わりにツェナーダイオードZD6を採用してもよ
い。
R2,R3のうちの抵抗R3を可変抵抗としたが、抵抗
R2の方を可変抵抗としてもよく、双方を可変抵抗とし
てもよい。
ば、電力損失や電圧降下の少ない電流制御回路を提供す
ることができる。
示す回路図である。
示す回路図である。
回路ブロック図である。
抗 R3 可変抵抗 M4 MOSFET Q5 PNPトランジスタ D6 ダイオード ZD6 ツェナーダイオード Q10 NPNトランジスタ 100 制御回路
Claims (7)
- 【請求項1】 一次側端子と、二次側端子との間に配置
され、一次側から二次側に向かって流れる電流を制御す
る電流制御回路において、 前記一次側端子から前記二次側端子に向かう電流経路に
配置された第1の抵抗と、 前記電流経路の、前記第1の抵抗と前記二次側端子との
間に、該第1の抵抗に直列にドレインとソースが接続さ
れた、ゲートに供給される電圧に応じた最大許容電流以
下の電流の通過を許容するMOSFETと、 前記第1の抵抗の一次側にエミッタが接続されると共に
前記第1の抵抗の二次側にベースが接続されたPNPト
ランジスタと、 前記PNPトランジスタのコレクタと前記MOSFET
のゲートとの間に配置された、該コレクタの電圧よりも
所定電圧だけ降下した電圧を該ゲートに供給する電圧降
下素子とを備えたことを特徴とする電流制御回路。 - 【請求項2】 前記電圧降下素子は、PNPトランジス
タのコレクタにアノードが接続されたダイオードである
ことを特徴とする請求項1記載の電流制御回路。 - 【請求項3】 前記電圧降下素子は、前記PNPトラン
ジスタのコレクタにカソードが接続されたツェナーダイ
オードであることを特徴とする請求項1記載の電流制御
回路。 - 【請求項4】 前記電圧降下素子と並列にコンデンサが
接続されてなることを特徴とする請求項1記載の電流制
御回路。 - 【請求項5】 前記PNPトランジスタのベースと該P
NPトランジスタのエミッタとの間に第2の抵抗が接続
されてなると共に、該PNPトランジスタのベースと前
記第1の抵抗の二次側が第3の抵抗を介在させて接続さ
れたものであることを特徴とする請求項1記載の電流制
御回路。 - 【請求項6】 前記第2の抵抗および前記第3の抵抗の
うちの少なくとも一方が可変抵抗であることを特徴とす
る請求項5記載の電流制御回路。 - 【請求項7】 前記PNPトランジスタのコレクタの信
号を監視して、前記電流経路に所定の電流値以上の電流
が所定時間以上継続して流れたことが検知された場合
に、前記MOSFETのゲートに、該MOSFETを遮
断状態にする電圧を供給する過電流制御回路部を備えた
ことを特徴とする請求項1記載の電流制御回路。
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