JP3768608B2 - 半導体装置および半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は一般的に半導体設計技術に関し、特に、半導体装置の多重入力/出力の同期化のための方法および装置に関するものである。
【0002】
【従来の技術】
電子システムの設計においては、速度およびタイミングの制約は常に考慮すべき重要な要素であった。ほとんどのシステム設計の場合、使用されるすべての構成要素のタイミング上の要求に適合させつつ、且つ、高速を実現するために最適化する必要がある。その結果、多くの集積回路、即ち“チップ”が、同期設計を用いている。同期化チップとは、チップの素子が共通のシステムクロックに接続されたチップのことである。同期化チップは、入力および出力に接続されたラッチあるいはレジスタを有しており、そのすべてが単一のモノリシックチップ上に存在している。更に、同期化チップは、外部の論理チップが少なく、高速である等、システム設計者に多くの便益を提供している。一方、同期化チップは、チップ設計者に幾つかの設計上の困難さをも課している。
【0003】
【発明が解決しようとする課題】
そのような設計上の困難さの1つに、チップにおけるクロック信号の配線決定の問題がある。伝送線のインピーダンスの影響のために、チップの1つの側におけるクロック信号が、チップの反対側におけるクロック信号より遅延してしまうのが典型的である。この問題は、チップサイズの増大により、又、入出力(“I/O”)ポートの数の増加によって、悪化される。例えば、256Mビットのダイナミックランダムアクセスメモリ(“DRAM”)ではサイズが非常に大きく、単一チップで16個ものI/Oポートを有することがある。
【0004】
以下、図1、図2及び図3を用いて、本発明に先立って本発明者が検討した課題を説明する。
【0005】
図1は、従来の256Mビットの同期化DRAMデバイスのブロック図であり、DRAMは全体として参照番号10で示されている。デバイス10は、4個のアレイ12〜15を有しており、そのアレイの各々は64メガビットのメモリ、複数のI/Oポート(外部端子)DQ0〜DQ7,DQ8〜DQ15、クロック信号(“CLK”)を受取るクロック(CLK)入力、および全体として参照番号16で示されている付加的なアドレスおよび制御ポートを有している。
【0006】
図2は、16個のI/OポートDQ0〜DQ15に付属するI/Oレジスタを制御するために、CLK信号がどのように用いられるかを示している。16個のI/OポートDQ0〜DQ15の各々には、レジスタREG0〜REG15および論理ゲートAND0〜AND15が、それぞれ接続されている。伝送線INTによって、論理ゲートAND0〜AND15の各々へCLK信号の経路が設けられている。伝送線INTのインピーダンスは、一連の抵抗RおよびコンデンサCにより示されている。論理ゲートAND0〜AND15の各々へ入力される伝送線INT上の点は、INT(0)〜INT(15)としてそれぞれ示されている。
【0007】
CLK信号は、又、コントローラ19を介してデータ出力イネーブル(“DOE”)信号を生成するために用いられている。論理ゲートAND0〜AND15は、DOE信号とCLK信号を論理的に組み合わせて、レジスタクロックC0〜C15をそれぞれ生成している。このようにして、CLK信号およびDOE信号は、内部信号DAT0〜DAT15のI/OポートDQ0〜DQ15への出力のタイミングをそれぞれ同時に制御している。しかし、CLK信号に対する伝送線INTのインピーダンスのために、後に示すように、内部信号DAT0〜DAT15は同時に出力されない。
【0008】
図3は、デバイス10(図2)の読み出し動作のタイミング図を示している。デバイス10全体へのアクセス時間は、時点P1でのCLK信号の立ち上がりから、I/OポートDQ0〜DQ15のうち最後のものが有効な出力データを有するまでの時間として計測される。デバイス10では、出力データQ0が最後の有効なデータを持つものである。これは、伝送線INTのインピーダンスのために、CLK入力(図2)から点INT(0)まで計測されたCLK信号の伝搬遅延が最も長い遅延となるからである。遅延tRC0は、CLK入力におけるCLK信号と点INT(0)におけるCLK信号との差を表している。伝送線の影響は点INT(0)〜INT(15)がCLK入力に近ければ近いほど少なく現れるので、遅延tRC0は、CLK入力と点INT(7)とにおけるCLK信号の差である遅延tRC7より大きい。その結果、CLK入力から最も遠いI/Oポートに対するインピーダンスの影響が大きいために、遅延tRC0およびtRC7によって示されるように、伝送線INTによってデバイス10のアクセス時間が遅くなってしまう。従って、必要とされているのは、伝送線インピーダンスのCLK信号に対する影響を減少させて、デバイス10の速度および精度を向上させることである。
【0009】
高速性能を妨げ、チップのサイズを増大させる設計上の他の問題は、列冗長構成を実現するために必要な余分の回路に関するものである。列冗長構成についてはこの技術分野ではよく知られており、欠陥を含むビット列を他の冗長なビット列によって単純に置き換えることを可能にするものである。例えば、図1を参照すると、アレイ12〜15の各々は、例えば、アレイ12の列C1およびCRのように、列に配列された複数のビットを含んでいる。CR列は冗長列であり、他の列に何の欠陥も無い場合には未使用のままとされる。しかし、ある列に欠陥がある場合、例えば列C1のビットB1が欠陥ビットであるとすれば、列C1をディスエーブルとし冗長列CRをイネーブルとすることにより、冗長列CRにより列C1を“救済”することができる。冗長列CRによって列C1を救済することを可能にする情報が、冗長デコーダ回路17に格納されている。
【0010】
動作の際には、デバイス10はアドレスおよび制御ポート16から行信号および列信号(図示されていない)を受取る。最初に行信号が受取られて行アドレスバッファ(“RAB”)18aに格納され、そこで個々のビット行をアドレスするために用いられる。次に列信号が受取られて列アドレスバッファ(“CAB”)18bに格納され、そこで列C1等の個々のビット列をアドレスするために用いられる。次いで、列信号は冗長デコーダ回路17へと駆動され、そこにおいて、アドレスされた行と列が救済された列であるかチェックされる。そこから、列信号は、バス17aおよび17bを介して、それぞれ1群の列デコーダCD1およびCD2へと駆動される。列アドレス信号がアドレスおよび制御ポート16から列デコーダCD1およびCD2に達する時間が、直接デバイス10の速度を左右する。従って、CAB18bおよび冗長デコーダ回路17は、アドレスおよび制御ポート16と列デコーダCD1およびCD2との間に直接配置され、それによって列信号が伝送される距離を最小にし、デバイス10の速度を増加させるようにしている。
【0011】
その結果、アドレスおよび制御ポート16と列デコーダCD1およびCD2との間の領域は非常に密集することになる。従って、アドレスおよび制御ポート16と列デコーダCD1およびCD2との間に存在する回路の数およびサイズを減少させ、列信号が伝送される距離を短くし、そのような密集した領域の設計の煩わしさを簡単にすることが必要とされている。更に、アドレスおよび制御ポート16と列デコーダCD1およびCD2との間にある回路の数およびサイズを減少させれば、必ずデバイス10の速度に直接的な影響を及ぼすことになる。
【0012】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0013】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【0014】
すなわち、本発明は、半導体装置においてクロック信号に対する伝送線のインピーダンスの影響を減少させる方法および装置を提供するものである。先行技術とは異なり、本発明は、デバイスの同期的なI/Oポートの近くに配置された多重クロック入力を含むものであり、それにより内部クロック信号が伝送される最大距離を減少させ、更に、内部クロック信号の伝送線のインピーダンスにより引き起こされる遅延の量を減少させるものである。
【0015】
第2の実施形態では、本発明のデバイスは読み出し専用メモリ(“ROM”)を含んでおり、それは冗長列へのアクセスを実行するのに有用な情報を得るために行アドレスを解読するようにプログラムされたものであり、それにより、デバイスの速度が向上され、デバイスの列デコーダとアドレスポートとの間の非常に密集した領域に余分のスペースを提供することができる。
【0016】
本発明により達成される技術的に有利な点は、伝送線のインピーダンスのクロック信号に対する影響を減少させることにより、集積回路の速度を向上させることができることである。
【0017】
本発明により達成される技術的に他の有利な点は、個々の素子におけるクロック信号の変動を減少させることにより、集積回路の精度を向上させることができることである。
【0018】
本発明により達成される技術上の他の有利な点は、集積回路のI/Oを異なる周波数で動作させることができることである。
【0019】
本発明により達成される技術上の他の有利な点は、個々の素子におけるクロック信号の変動を減少させることにより、データ入力のセットアップタイムおよびホールドタイムを改善することができることである。
【0020】
本発明により達成される技術上の他の有利な点は、アドレスポートと列デコーダとの間のアクセス経路が密集度の少ないものになることである。
【0021】
本発明により達成される技術上の他の有利な点は、ROMの使用により、アドレスと制御ポートとの間の距離が減少され、救済されたデバイスの速度を改善させることができることである。
【0022】
本発明により達成される技術上の他の有利な点は、ROMの使用により、列アドレスサイクルに先行する行アドレスサイクルにおける列冗長性についてのある計算を行うことにより、救済されたデバイスの速度を改善させることができることである。
【0023】
【発明の実施の形態】
上述のように、図1、図2および図3は、16個のI/Oを備えた、本発明に先立って本願発明者が検討した同期化256Mビットダイナミックランダムアクセスメモリ(“DRAM”)を示すものである。
【0024】
図4では、参照番号20によって、本発明の特徴を実現した同期化メモリデバイスが示されている。本発明の好適な実施形態では、デバイス20は256MビットDRAMであるが、本発明はDRAMへの適用に限定されることはなく、単一のクロック信号あるいは制御信号によって制御される多重ポートを有する任意の集積回路デバイス、例えばプログラマブル論理アレイや他のタイプのRAMに適用することができる。
【0025】
デバイス20はデバイス10(図1)を改善したものであり、そのため、デバイス20においてデバイス10の回路および信号と同一な回路および信号は、同じ参照符号あるいは参照番号により示され、変更、修正あるいは改善がなされた回路および信号はどれも新たな符号あるいは番号で示されている。デバイス20は4個のアレイ12〜15を含んでおり、その各々は、16Mバイトのメモリ、複数のI/Oポート(外部端子)DQ0〜DQ7およびDQ8〜DQ15、3つのクロック信号CLK0、CLK1およびCLK2を受取るための3つのクロック入力、および全体として参照番号16で示される付加的なポート(外部端子)を有している。
【0026】
図5を参照すると、16個のI/OポートDQ0〜DQ15の各々にはレジスタREG0〜REG15および論理ゲートAND0〜AND15がそれぞれ対応しており、内部信号DAT0〜DAT15のためのレジスタクロックC0〜C15をそれぞれ生成するようになっている。これらの回路はI/Oバッファに含まれる。図5では、8個の第1のI/Oポート、論理ゲート、レジスタ、レジスタクロックおよび内部信号だけが示されているが、残り8個のI/Oポート、論理ゲート、レジスタ、レジスタクロックおよび内部信号は同様に機能し、説明の簡単化のために省略されている。更に、本発明は異なる数のI/O、例えば24個のI/O、32個のI/Oの場合についても同様に適切に作用するので、多くの類似のデバイスに拡張することができる。
【0027】
CLK0信号は、コントローラ19を介して出力イネーブル信号DOEを生成するために用いられる。CLK1信号は、伝送線INT1を介して論理ゲートAND0〜AND7の各々に入力される。伝送線INT1のインピーダンスは一連の抵抗RおよびコンデンサCにより表されている。論理ゲートAND0〜AND7の各々へ入力される伝送線INT1上の点はINT1(0)〜INT1(7)としてそれぞれ示されている。図示されてはいないが、同様に、第2の伝送線、第2のグループの論理ゲートおよび第2のグループのレジスタがI/OポートDQ8〜DQ15に接続されている。このようにして、CLK1信号およびDOE信号が同時に、ポートDQ0〜DQ7におけるそれぞれ内部信号DAT0〜DAT7の出力のタイミングを制御しており、同様に、CLK2およびDOE信号が同時に、ポートDQ8〜DQ15におけるそれぞれ内部信号DAT8〜DAT15の出力のタイミングを制御している。CLK1信号およびCLK2信号はそれぞれに対応する伝送線の負荷により影響を受けるが、後に示すように、デバイス20の速度に対する影響は従来のデバイス10(図3)の場合に比べて大幅に減少される。
【0028】
図6を参照すると、デバイス20全体に関するアクセス時間は、時点P3でのCLK0信号の立ち上がりから、I/OポートDQ0〜DQ14のうち最後のものが有効なデータを有するまでの時間として計測される。図5の改善された回路によれば、CLK1信号がCLK1入力から点INT1(0)まで伝送される伝搬時間を表す伝送線の遅延tRC0は、CLK1信号がCLK1入力から点INT1(3)まで伝送される伝搬時間を表す伝送線の遅延tRC3よりわずかに大きい。その結果、I/OポートDQ0〜DQ15のうち最後の有効なデータを持つものはやはりI/OポートDQ0であり、デバイス20全体に関するアクセス時間はI/OポートDQ0のアクセス時間tAC0によって決定される。これは、INT1(0)での伝送線のインピーダンスが、INT1(3)での伝送線のインピーダンスより大きいからである。しかし、最も遅いアクセス時間tAC0と最も速いアクセス時間tAC3との差は非常に小さい。これは、CLK1入力と最も遠い伝送線の点INT1(0)との間の最大距離が、図2の伝送線の点INT(0)の場合の2分の1に減少されているからである。
【0029】
図7は、本発明の別の実施形態で、より少ない回路を用いるものを示している。特に、図7に示された実施形態は、16個のI/OポートDQ0〜DQ15の各々が内部信号DAT0〜DAT15のためのレジスタREG0〜REG15にそれぞれ接続されている点で、図5に示された実施形態と類似している。しかし、DOE信号は、論理ゲートAND0〜AND15に入力される代わりに、CLK1信号のための入力バッファ30とCLK2信号(図示されていない)のための入力バッファ(図示されていない)とに対するイネーブル入力として機能している。入力バッファ30は、図5の伝送線INT1と同様の伝送線INT3を駆動している。伝送線INT3のインピーダンスは一連の抵抗RおよびコンデンサCにより表されている。レジスタREG0〜REG7の各々に対する入力として機能する伝送線INT3上の点は、それぞれINT3(0)〜INT3(7)によって示されている。
【0030】
図8を参照すると、図7の実施形態のタイミング図は、図5の実施形態のタイミング図である図6と類似していることが分かる。更に、付加的な入力バッファ30により引き起こされる伝搬遅延は、論理ゲートAND0〜AND7を取り除くことにより補償されている。
【0031】
再び図5および図7を参照すると、本発明の両方の実施形態とも、既に説明したものに加えて更に図2に示す技術に対して技術的に有利な点がある。有利な点の1つは、2つの追加的なクロック信号CLK1およびCLK2を備えることにより、システム設計者は、2つのクロックを異なる周波数で動作させることが可能になることである。図9に示されているように、これによりシステム設計者は1バイト分のデータを進めることが可能になる。例えば、上位バイトだけを進める必要のあるバースト動作において、バーストアドレスカウンタ(図示されていない)は、DRAM20のアドレスを進めることになる。CLK2信号はバーストカウンタと共に遷移するが、CLK1信号は1度だけ点P4において遷移する。このように、I/OポートDQ0〜DQ7(図9ではI/OポートDQ0により代表されている)は定常状態に留まるのに対して、I/OポートDQ8〜DQ15(図9ではI/OポートDQ13により代表されている)はバーストカウンタと共に進める。
【0032】
図10を参照すると、本発明の他の有利な点は、書き込み動作の際のセットアップタイミングおよびホールドタイミングに関連したものである。特に、同期的な書き込み動作の際、時点P5でのCLK0信号の立ち上がりのそれぞれ前および後にある、共通部分のないセットアップタイムtSおよびホールドタイムtHの間に、入力データD0〜D15がI/OポートDQ0〜DQ15に提供されなければならない。I/OポートDQ0およびI/OポートDQ3を例として考慮すると、データD0およびD3はそれぞれレジスタREG0およびREG3によって受取られる。更に、レジスタREG0に対するクロックは、P5におけるCLK0信号の立ち上がりから遅延tRC0だけ遅延し、REG3に対するクロックは、P5におけるCLK0信号の立ち上がりから遅延tRC3だけ遅延している。しかし、本発明においては、最も長い遅延tRC0と最も短い遅延tRC3との差は最小限のものとされている。その結果、セットアップタイムtSおよびホールドタイムtHを短縮することができ、それによってデバイス20の設計者は、データD0〜D15の有効性を維持しなければならないウィンドウを小さくすることができる。
【0033】
図11を参照すると、デバイス20の一部が拡大されており、列アドレスバッファ(“CAB”)31a、行アドレスバッファ(“RAB”)31b、読み出し専用メモリ(“ROM”)31c、列冗長検出(“CRD”)回路32、2つの列デコーダ領域CD1、CD2および行デコーダ領域RD1が示されている。更に、付加的ポート16は、行アドレス選択ポート16a、列アドレス選択ポート16b、および複数のアドレスポート(アドレスポート16cおよび16dなど)を含んでいる。アドレスバッファCAB31a,RAB31b、デコーダ領域CD1,CD2,RD、および付加的ポート16a〜16dはすべて従来の設計のものである。 デバイス20の上述の素子は、特に、列冗長構成が組み込まれているときの動作の際に有益である。列冗長構成についてはこの技術分野では良く知られているが、列冗長構成とすることにより、デバイスの速度とサイズの面で制約が加わる。
【0034】
デバイス20の速度およびサイズは、ROM31cおよびCRD回路32を用いることにより改善される。ROM31cは、行アドレス(図示されていない)を救済された列にリンクさせる回路を含んでいる。ROM31cは多くの方法で実現できるが、例えば、フューズの組合せによって実現することもできる。
【0035】
図12をも参照すると、動作の際に、デバイス20はまず行アドレスを受取る。行アドレスはRAB31bに伝送され、そこで従来の行アドレスバス33を介して行デコーダ領域RDへと駆動される。又、行アドレスは、第2の行アドレスバス34上にあるROM31cへと駆動され、そこでは、現在のメモリオペレーションが冗長アドレスに対するものであるかどうかについての情報にアクセスするために用いられる。ROM31cは、列冗長アドレス情報をバス36に沿ってCRD回路32へと駆動する。それが完了すると、列アドレスが列アドレスバッファCAB31aに受取られる。次いで、列アドレスは、列アドレスバス38に沿ってCRD回路32へと駆動される。次に、CRD回路32は、ROM31cからの列冗長アドレス情報とCAB31aからの列アドレスとを用いて、列デコーダCD1,CD2へ送る正常な列アドレスを決定する。
【0036】
CRD回路32の列冗長に関する幾らかの処理を予め実施することに加えて、ROM31cは密集していない領域に配置することもできる。CRD回路32およびCAB31aはアドレスポート16c,16d、および列デコーダCD1,CD2の近くに配置されており、それによってアドレスポートから列デコーダへの伝搬遅延を最小限のものとすることができる。その結果、この領域は非常に密集することになる。しかし、ROM31cは、行アドレスを1サイクル前に受取って、行アドレスについての処理を終えているため、速度上の不利を招くことなしにROM31cを離れた領域に配置することができる。従って、列冗長に関するチェックのための処理の一部が予めROM31cによってなされるため、又、このROMがデバイス20の密集していない領域に配置されているため、CRD回路32はより小さく又より速くでき、本デバイスの速度を速くすることができる。
【0037】
ROM31cとCRD回路32との間にある領域を、所定の回路及び所定の配線を形成する領域として用いることができる。上記所定の回路の例として行デコーダ駆動回路40がある。また、上記所定の配線の例としては行アドレスバス33がある。行アドレスバス33は、ROM31cとCRD回路32との間に結合された配線36と交差している。
【0038】
図13には、図5及び図7に示す回路が適用されたシンクロナスDRAM(以下、単にSDRAMという)の一実施例のブロック図が示されている。同図に示されたSDRAMは、特に制限されないが、公知の半導体集積回路の製造技術によって単結晶シリコンのような1つの半導体基板上に形成される。
【0039】
この実施例のSDRAMは、メモリバンクA(BANKA)を構成するメモリアレイ200Aと、メモリバンクB(BANKB)を構成するメモリアレイ200Bを備える。それぞれのメモリアレイ200Aと200Bは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。
【0040】
上記メモリアレイ200Aの図示しないワード線はロウデコーダ201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリアレイ200Aの図示しない相補データ線はセンスアンプ及びカラム選択回路202Aに結合される。センスアンプ及びカラム選択回路202Aにおけるセンスアンプは、メモリセルからのデータ読出しによってそれぞれの相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補共通データ線204に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコータ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。
【0041】
メモリアレイ200B側にも同様にロウデコーダ201B,センスアンプ及びカラム選択回路202B,カラムデコーダ203Bが設けられる。上記相補共通データ線204は入力バッファ210の出力端子及び出力バッファ211の入力端子に接続される。入力バッファ210の入力端子及び出力バッファ211の出力端子は16ビットのデータ入出力端子DQ00〜DQ15に接続される。
【0042】
アドレス入力端子A0〜A9から供給されるロウアドレス信号とカラムアドレス信号はカラムアドレスバッファ205とロウアドレスバッファ206にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ206はリフレッシュ動作モードにおいてはリフレッシュカウンタ208から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ205の出力はカラムアドレスカウンタ207のプリセットデータとして供給され、カラムアドレスカウンタ207は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A,203Bに向けて出力する。
【0043】
コントローラ19は、クロック信号CLK0、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS(記号/はこれが付された信号がロウイネーブルの信号であることを意味する)、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、アドレス入力端子A0〜A9からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてSDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、そのためのコントロールロジック(図示せず)とモードレジスタ30を備える。
【0044】
クロック信号CLK0は、SDRAMのマスタクロックとされ、その他の外部入力信号は当該クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。クロック信号CLK0を受ける外部端子は図4に示す様に半導体チップの中心部に配置され、クロック信号CLK1及びCLK2を受ける外部端子は上記中心部から離間して配置される。
【0045】
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLK0の立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。さらに、図示しないがリードモードにおいて、出力バッファ211に対するアウトプットイネーブルの制御を行う外部制御信号もコントローラ19に供給され、その信号が例えばハイレベルのときには出力バッファ211は前記DOE信号に基づいて高出力インピーダンス状態にされる。
【0046】
上記ロウアドレス信号は、クロック信号CLK0の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A8のレベルによって定義される。
【0047】
A9からの入力は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A9の入力がロウレベルの時はメモリバンクBANKAが選択され、ハイレベルの時はメモリバンクBANKBが選択される。メモリバンクの選択制御は、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ210及び出力バッファ211への接続などの処理によって行うことができる。
【0048】
後述のプリチャージコマンドサイクルにおけるA8の入力は相補データ線などに対するプリチャージ動作の態様を指示し、そのハイレベルはプリチャージの対象が双方のメモリバンクであることを指示し、そのロウレベルは、A9で指示されている一方のメモリバンクがプリチャージの対象であることを指示する。
【0049】
上記カラムアドレス信号は、クロック信号CLK0の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A7のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【0050】
次に、コマンドによって指示されるSDRAMの主な動作モードを説明する。
【0051】
(1)モードレジスタセットコマンド(Mo)
上記モードレジスタ30をセットするためのコマンドであり、/CS,/RAS,/CAS,/WE=ロウレベルによって当該コマンド指定され、セットすべきデータ(レジストセットデータ)はA0〜A9を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、CASレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、1,2,4,8,フルページ(256)とされ、設定可能なCASレイテンシイは1,2,3とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【0052】
上記CASレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において/CASの立ち下がりから出力バッファ211の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはCASレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはCASレイテンシイを相対的に小さな値に設定する。
【0053】
(2)ロウアドレスストローブ・バンクアクティブコマンド(Ac)
これは、ロウアドレスストローブの指示とA9によるメモリバンクの選択を有効にするコマンドであり、/CS,/RAS=ロウレベル、/CAS,/WE=ハイレベルによって指示され、このときA0〜A8に供給されるアドレスがロウアドレス信号として、A9に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【0054】
(3)カラムアドレス・リードコマンド(Re)
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、/CS,/CAS=ロウレベル、/RAS,/WE=ハイレベルによって指示され、このときA0〜A7に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ207から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ211からのデータ読出し開始は上記CASレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【0055】
(4)カラムアドレス・ライトコマンド(Wr)
ライト動作の態様としてモードレジスタ30にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ30にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、/CS,/CAS,/WE=ロウレベル、/RAS=ハイレベルによって指示され、このときA0〜A7に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはCASレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【0056】
(5)プリチャージコマンド(Pr)
これは、A8,A9によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、/CS,/RAS,/WE=ロウレベル、/CAS=ハイレベルによって指示される。
【0057】
(6)オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、/CS,/RAS,/CAS=ロウレベル、/WE,CKE=ハイレベルによって指示される。
【0058】
(7)バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、/CS,/WE=ロウレベル、/RAS,/CAS=ハイレベルによって指示される。
【0059】
(8)ノーオペレーションコマンド(Nop)
これは実質的な動作を行わないことを指示するコマンドであり、/CS=ロウレベル、/RAS,/CAS,/WE=ハイレベルによって指示される。
【0060】
SDRAMにおいては、一方のメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、SDRAMは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或いは、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線1本分のデータがカラム系動作の前に予め読み出し動作のために図示しないラッチ回路にラッチされるようになっている。
【0061】
したがって、データ入出力端子DQ0〜DQ15においてデータが衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【0062】
クロック信号CLK0に同期してメモリバンクに対するリード・ライト動作が制御され、図13に示すSDRAMは、クロック信号CLK1及びCLK2に同期してデータを入出力できるため、DRAMと同様の大容量メモリをSRAMに匹敵する高速動作させることが可能であり、また、選択された1本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ207で順次カラム系の選択状態を切り換えていって複数個のデータを連続的にリード又はライトできることが理解されよう。
【0063】
以上、本発明の例示的な実施形態に基づき説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。ある場合には、本発明のある特徴を用いる一方、本発明の別の特徴は用いないこともできる。
【0064】
例えば、本発明を任意の信号に対して有益に適用することができる。更に、本発明の範囲を逸脱しないで、例示した実施形態に対して付加的なバッファ、ドライバ、遅延回路および他の回路を追加することができる。従って、添付の特許請求の範囲は本発明の範囲と整合する仕方で広く解釈すべきである。
【0065】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【0066】
(1).伝送線のインピーダンスのクロック信号に対する影響を減少させることにより、集積回路の速度を向上させることができる。
【0067】
(2).個々の素子におけるクロック信号の変動を減少させることにより、集積回路の精度を向上させることができる。
【0068】
(3).集積回路のI/Oを異なる周波数で動作させることができる。
【0069】
(4).個々の素子におけるクロック信号の変動を減少させることにより、データ入力のセットアップタイムおよびホールドタイムを改善することができる。
【0070】
(5).アドレスポートと列デコーダとの間のアクセス経路が密集度の少ないものにすることができる。
【0071】
(6).ROMの使用により、アドレスと制御ポートとの間の距離が減少され、救済されたデバイスの速度を改善させることができる。
【0072】
(7).ROMの使用により、列アドレスサイクルに先行する行アドレスサイクルにおける列冗長性についてのある計算を行うことにより、救済されたデバイスの速度を改善させることができる。
【図面の簡単な説明】
【図1】本発明に先立って本願発明者が検討したDRAMのブロック図である。
【図2】図1のDRAMのI/Oセクションの回路図である。
【図3】図2のI/Oセクションのタイミング図である。
【図4】本発明の特徴を実現したDRAMのブロック図である。
【図5】図4のDRAMのI/Oセクションの第1の実施形態の回路図である。
【図6】図5のI/Oセクションのタイミング図である。
【図7】図4のDRAMのI/Oセクションの第2の実施形態の回路図である。
【図8】図7のI/Oセクションのタイミング図である。
【図9】図5および図7の回路の技術的に有利な点を示すタイミング図である。
【図10】図5および図7の回路の技術的に有利な他の点を示すタイミング図である。
【図11】図4のDRAMの他の部分のブロック図である。
【図12】図11のDRAM部分のタイミング図である。
【図13】本発明が適用されたSDRAMの回路ブロック図である。
【符号の説明】
12,13,14,15 アレイ
16 アドレスおよび制御ポート
16a 行アドレス選択ポート
16b 列アドレス選択ポート
16c アドレスポート
16d アドレスポート
19 コントローラ
20 メモリデバイス
30 入力バッファ
31a 列アドレスバッファ
31b 行アドレスバッファ
31c ROM
32 列冗長検出回路
33,34 行アドレスバス
36 バス
38 列アドレスバス
AND0〜AND15 論理ゲート
CD1,CD2 列デコーダ
CLK0〜CLK2 クロック入力(クロック信号)
DAT0〜DAT15 内部信号
DOE データ出力イネーブル信号
DQ0〜DQ15 I/Oポート
INT,INT1,INT3 伝送線
INT1(0)〜INT1(7) 伝送線上の点
INT3(0)〜INT3(7) 伝送線上の点
RD1 行デコーダ
REG0〜REG15 レジスタ
Claims (17)
- 第1クロック信号を受取るための第1外部端子と、
第2クロック信号を受取るための第2外部端子と、
複数の外部データ出力端子と、
前記第1クロック信号に応答してイネーブル信号を出力するための第1回路と、
前記第2クロック信号に応答してタイミング信号を出力するための第2回路と、
前記複数の外部データ出力端子にそれぞれ結合された複数のデータ出力回路と、
チップセレクト信号を受取るための第3外部端子と、
カラムアドレスストローブ信号を受取るための第4外部端子と、
ロウアドレスストローブ信号を受取るための第5外部端子と、
ライトイネーブル信号を受取るための第6外部端子と、
データを格納するためのメモリアレイと、
前記第1外部端子に結合された制御回路とを具備し、
前記複数のデータ出力回路の各々は、前記イネーブル信号を受取るための第1入力ノードと、前記タイミング信号を受取るための第2入力ノードとを有しており、
前記複数のデータ出力回路は、前記イネーブル信号がアクティブのときに、前記タイミング信号に応答してデータを出力するものであり、
前記制御回路は、前記第1クロック信号に応答してメモリアクセスを指示し、それによって、前記メモリアレイに格納されている前記データが前記複数のデータ出力回路へと読み出されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1外部端子は、前記複数の外部データ出力端子が配列されている領域の外部に配置されており、
前記第2外部端子は、前記領域の内部に配置されていることを特徴とする半導体装置。 - 請求項1又は2記載の半導体装置において、
前記第1外部端子が前記半導体装置の中央部に配置されていることを特徴とする半導体装置。 - 請求項1、2又は3記載の半導体装置において、
前記第1外部端子、前記第2外部端子、および前記複数の外部データ出力端子が直線に沿って配列されていることを特徴とする半導体装置。 - 第1クロック信号を受取るための第1外部端子と、
第2クロック信号を受取るための第2外部端子と、
複数の外部データ出力端子と、
前記複数の外部データ出力端子にそれぞれ結合された複数のデータ出力回路と、
前記第1クロック信号に応答してイネーブル信号を出力するための第1回路と、
前記第2クロック信号を受取るための第1入力ノードと、前記イネーブル信号を受取るための第2入力ノードとを有する第2回路と、
チップセレクト信号を受取るための第3外部端子と、
カラムアドレスストローブ信号を受取るための第4外部端子と、
ロウアドレスストローブ信号を受取るための第5外部端子と、
ライトイネーブル信号を受取るための第6外部端子と、
前記第3乃至第6外部端子から入力される信号を受けてコマンドを設定するモードレジスタとを具備し、
前記第2回路は、前記イネーブル信号がアクティブのときに、前記第2クロック信号に応答してタイミング信号を出力し、
前記複数のデータ出力回路は、前記タイミング信号に応答してデータを出力するものであり、
前記第1外部端子が前記半導体装置の中央部に配置されていることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第1外部端子は、前記複数の外部データ出力端子が配列されている領域の外部に配置されており、
前記第2外部端子は、前記領域の内部に配置されていることを特徴とする半導体装置。 - 請求項5又は6記載の半導体装置において、
前記データを格納するためのメモリアレイと、
前記第1外部端子に結合された制御回路とを有し、
前記制御回路が、前記第1クロック信号に応答してメモリアクセスを指示し、それによって、前記メモリアレイに格納されている前記データが前記複数のデータ出力回路へと読み出されることを特徴とする半導体装置。 - 請求項5、6又は7記載の半導体装置において、
前記第1外部端子、前記第2外部端子、および前記複数の外部データ出力端子が直線に沿って配列されていることを特徴とする半導体装置。 - メモリアレイと、
第1クロック信号を受けるための第1外部端子と、
前記第1外部端子と離れた位置に配置され、第2クロック信号を受けるための第2外部端子と、
第3クロック信号を受けるための第3外部端子と、
前記メモリアレイから読み出された第1データを保持するための第1出力回路とを有し、
前記第1クロック信号に基づいて前記第1出力回路は出力イネーブル状態にされ、前記第1出力回路から前記第1データが出力されるタイミングが前記第2クロック信号に基づいて制御され、
前記第3クロック信号に基づいて第2データの出力のタイミングが制御されることを特徴とする半導体記憶装置。 - メモリアレイと、
第1クロック信号を受けるための第1外部端子と、
第2クロック信号を受けるための第2外部端子と、
第3クロック信号を受けるための第3外部端子と、
前記メモリアレイから読み出された第1データを保持するための第1出力回路と、
前記メモリアレイから読み出された第2データを保持するための第2出力回路とを具備し、
前記第1出力回路は、前記第1クロック信号に基づいて出力イネーブル状態とされ、
前記第1出力回路から前記第1データが出力されるタイミングは、前記第2クロック信号に基づいて制御され、
前記第2出力回路から前記第2データが出力されるタイミングは、前記第3クロック信号に基づいて制御されることを特徴とする半導体記憶装置。 - 請求項10記載の半導体記憶装置において、
前記第1、第2及び第3クロック信号は同相の信号であることを特徴とする半導体記憶装置。 - メモリアレイと、
第1クロック信号を受けるための第1外部端子と、
第2クロック信号を受けるための第2外部端子と、
第3クロック信号を受けるための第3外部端子と、
前記メモリアレイから読み出されたデータを出力するための第4外部端子とを備え、
前記メモリアレイ内のメモリセルに対する選択動作は、前記第1クロック信号に基づいて制御され、
前記メモリセルからの読出しデータが前記第3外部端子から出力されるタイミングは前記第2クロック信号に基づいて制御され、
前記第3クロック信号に基づいて第2データの出力のタイミングが制御され、
前記第2クロック信号は前記第1クロック信号と同相の信号であり、
前記第1外部端子は半導体チップの中心部に配置され、前記第2外部端子は前記中心部から離間した位置に配置されたことを特徴とする半導体記憶装置。 - 第1クロック信号を受取るための第1外部端子と、
第2クロック信号を受取るための第2外部端子と、
複数の外部データ入力端子と、
前記第1クロック信号に基づいてイネーブル信号を出力するための第1回路と、
前記第2クロック信号に応答してタイミング信号を出力するための第2回路と、
前記複数の外部データ入力端子にそれぞれ結合された複数のデータ入力回路と、
複数のビット線と複数のワード線と前記複数のワード線と前記複数のビット線の交点に設けられた複数のメモリセルを有するメモリアレイと、
チップセレクト信号を受取るための第3外部端子と、
カラムアドレスストローブ信号を受取るための第4外部端子と、
ロウアドレスストローブ信号を受取るための第5外部端子と、
ライトイネーブル信号を受取るための第6外部端子と、
前記第3乃至第6外部端子から入力される信号を受けるコントローラとを具備し、
前記複数のデータ入力回路の各々は、前記イネーブル信号を受取るための第1入力ノードと、前記タイミング信号を受取るための第2入力ノードとを有し、
前記複数のデータ入力回路は、前記イネーブル信号がアクティブのときに、前記タイミング信号に応答してデータが入力されるものであり、
前記コントローラはモードレジスタを具備し、内部タイミング信号を形成し、
前記メモリアレイ内のメモリセルに対する選択動作が前記第1クロック信号に基づいて制御されることを特徴とする半導体装置。 - 請求項13記載の半導体装置において、
前記半導体装置は、前記第1クロック信号をマスタクロックとして動作するSDRAMであることを特徴とする半導体装置。 - 第1クロック信号を受取るための第1外部端子と、
第2クロック信号を受取るための第2外部端子と、
複数の外部データ入力端子と、
複数のビット線と複数のワード線と前記複数のワード線と前記複数のビット線の交点に設けられた複数のメモリセルを有するメモリアレイと、
前記第2クロック信号に応答してタイミング信号を出力するための第1回路と、
前記複数の外部データ入力端子にそれぞれ結合された複数のデータ入力回路と、
チップセレクト信号を受取るための第3外部端子と、
カラムアドレスストローブ信号を受取るための第4外部端子と、
ロウアドレスストローブ信号を受取るための第5外部端子と、
ライトイネーブル信号を受取るための第6外部端子と、
前記第3乃至第6外部端子から入力される信号を受けるコントローラとを具備し、
前記複数のデータ入力回路の各々は、前記タイミング信号を受取るための第1入力ノードを有し、
前記複数のメモリセルへの選択動作は、前記第1クロック信号に基づいて制御され、
前記複数のデータ入力回路は、前記タイミング信号に応答してデータが入力されるものであり、
前記コントローラはモードレジスタを具備し、内部タイミング信号を形成するることを特徴とする半導体装置。 - 請求項15記載の半導体装置において、
前記半導体装置は、前記第1クロック信号に基づいてイネーブル信号を出力するための第2回路を更に具備し、
前記第1回路は、前記イネーブル信号が入力される第2入力ノードを更に有し、前記イネーブル信号により動作状態が制御されることを特徴とする半導体装置。 - 請求項16記載の半導体装置において、
前記半導体装置は、前記第1クロック信号をマスタクロックとして動作するSDRAMであることを特徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US1007296P | 1996-01-30 | 1996-01-30 | |
US60/010,072 | 1996-01-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09213067A JPH09213067A (ja) | 1997-08-15 |
JP3768608B2 true JP3768608B2 (ja) | 2006-04-19 |
Family
ID=21743680
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21242396A Expired - Fee Related JP3768608B2 (ja) | 1996-01-30 | 1996-08-12 | 半導体装置および半導体記憶装置 |
Country Status (7)
Country | Link |
---|---|
US (2) | US5835445A (ja) |
JP (1) | JP3768608B2 (ja) |
KR (1) | KR100443103B1 (ja) |
CN (1) | CN1159058A (ja) |
MY (1) | MY127627A (ja) |
SG (1) | SG54404A1 (ja) |
TW (1) | TW378329B (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1139894A (ja) * | 1997-07-23 | 1999-02-12 | Sharp Corp | クロック同期式読み出し専用メモリ |
JP4353324B2 (ja) * | 1999-08-31 | 2009-10-28 | エルピーダメモリ株式会社 | 半導体装置 |
DE19960557B4 (de) * | 1999-12-15 | 2006-09-07 | Infineon Technologies Ag | Integrierter dynamischer Halbleiterspeicher mit zeitlich gesteuertem Lesezugriff |
KR100652362B1 (ko) * | 2000-09-20 | 2006-11-30 | 삼성전자주식회사 | 정상동작에서는 고정된 카스 레이턴시를 갖고테스트시에는 다양한 카스 레이턴시로 테스트 가능한반도체 메모리 장치 |
DE10123594B4 (de) * | 2001-05-15 | 2006-04-20 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit unterschiedlich häufig geschalteten Transistoren |
US6798711B2 (en) * | 2002-03-19 | 2004-09-28 | Micron Technology, Inc. | Memory with address management |
US7065666B2 (en) * | 2003-11-13 | 2006-06-20 | Micron Technology, Inc. | Apparatus and method for generating a delayed clock signal |
KR100680457B1 (ko) * | 2004-05-31 | 2007-02-08 | 주식회사 하이닉스반도체 | 난드 플래시 메모리 소자의 데이터 출력 회로 및 이를이용한 데이터 출력 방법 |
JP4808070B2 (ja) * | 2006-05-18 | 2011-11-02 | 富士通セミコンダクター株式会社 | 半導体メモリおよび半導体メモリの動作方法 |
CN104637522B (zh) * | 2014-12-26 | 2017-09-05 | 北京时代民芯科技有限公司 | 一种脉宽自适应的可配置存储器ip结构 |
US10395702B1 (en) | 2018-05-11 | 2019-08-27 | Micron Technology, Inc. | Memory device with a clocking mechanism |
CN111710354B (zh) * | 2020-06-17 | 2022-08-19 | 湖南国科微电子股份有限公司 | 一种ddr3的cmd延时补偿方法、装置、设备及介质 |
CN114528019A (zh) * | 2020-11-23 | 2022-05-24 | 深圳比特微电子科技有限公司 | 多比特寄存器、芯片和计算装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0652632B2 (ja) * | 1985-01-23 | 1994-07-06 | 株式会社日立製作所 | ダイナミツク型ram |
KR100214435B1 (ko) * | 1990-07-25 | 1999-08-02 | 사와무라 시코 | 동기식 버스트 엑세스 메모리 |
JP3533227B2 (ja) * | 1992-09-10 | 2004-05-31 | 株式会社日立製作所 | 半導体記憶装置 |
JPH06309868A (ja) * | 1993-04-26 | 1994-11-04 | Hitachi Ltd | 半導体記憶装置 |
KR960004567B1 (ko) * | 1994-02-04 | 1996-04-09 | 삼성전자주식회사 | 반도체 메모리 장치의 데이타 출력 버퍼 |
US5384737A (en) * | 1994-03-08 | 1995-01-24 | Motorola Inc. | Pipelined memory having synchronous and asynchronous operating modes |
US5402389A (en) * | 1994-03-08 | 1995-03-28 | Motorola, Inc. | Synchronous memory having parallel output data paths |
US5652724A (en) * | 1994-12-23 | 1997-07-29 | Micron Technology, Inc. | Burst EDO memory device having pipelined output buffer |
-
1996
- 1996-08-12 JP JP21242396A patent/JP3768608B2/ja not_active Expired - Fee Related
- 1996-09-12 TW TW085111154A patent/TW378329B/zh not_active IP Right Cessation
- 1996-09-16 US US08/714,465 patent/US5835445A/en not_active Expired - Fee Related
- 1996-10-10 MY MYPI96004212A patent/MY127627A/en unknown
- 1996-11-20 CN CN96121717A patent/CN1159058A/zh active Pending
- 1996-12-24 SG SG1996011909A patent/SG54404A1/en unknown
-
1997
- 1997-01-13 KR KR1019970000629A patent/KR100443103B1/ko not_active IP Right Cessation
-
1998
- 1998-07-27 US US09/123,005 patent/US5886918A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH09213067A (ja) | 1997-08-15 |
KR100443103B1 (ko) | 2004-11-03 |
US5886918A (en) | 1999-03-23 |
MY127627A (en) | 2006-12-29 |
KR970060231A (ko) | 1997-08-12 |
SG54404A1 (en) | 1998-11-16 |
TW378329B (en) | 2000-01-01 |
US5835445A (en) | 1998-11-10 |
CN1159058A (zh) | 1997-09-10 |
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Legal Events
Date | Code | Title | Description |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050125 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050214 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050317 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051208 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060110 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060202 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 8 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |