JP3930198B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、タイミング信号に応じて並行して動作する複数の回路を有し、動作モードに応じて並行して動作する回路数が変化する半導体集積回路に関し、特にシンクロナス・ダイナミック・ランダム・アクセス・メモリ(SDRAM)のような外部クロックに同期して動作し、入出力データのデータ幅が可変の半導体集積回路に関する。
【0002】
【従来の技術】
半導体装置では、コスト低減や市場の要求に迅速に対応するなどの理由から、1つのチップ内に複数種類の機能を実現できるように回路を構成し、外部からの識別信号や内部での配線状態を変えることで、動作させる回路を選択することが行われている。例えば、DRAMなどの半導体記憶装置では高集積化が進められているが、高集積化することにより1半導体装置当りの記憶容量が増大すると、従来の1ビットのデータ幅では使い勝手がよくないため、データ幅を多ビット化するのが一般的である。DRAMでは、1ビット、4ビット、8ビット、16ビットなどの各種のデータ幅(ビット幅)の製品があるが、メモリセルアレイなどの部分は共通化し、データ幅に応じてデータの入出力部を選択的に使用することで、1種類のチップで複数種類のデータ幅の製品に対応することが行われている。データ幅の設定は、内部回路にデータ幅を設定した後出荷するものや、外部からの識別信号で任意にデータ幅を設定できるようにして、動作中にデータ幅が変更できるものがある。
【0003】
データ幅を多ビットとするには、同じアドレスに対してデータ幅に対応する複数のメモリセルがアクセスできる必要がある。その構成方法としては、例えば、1つのアドレスに対して、複数のコラムライン又はワードライン又はその両方を活性化する方法や、メモリセルを複数のブロックで構成し、複数のブロックを同時にアクセスする方法や、これらを組み合わせた方法がある。
【0004】
データ幅を変更する場合には、入出力データの一部を可能にするには、データ書込み時には書込み(入力)データの一部がメモリセルへ書き込まれないようにし、データ読み出し時にはデータ出力端子の一部にデータが出力されないようにする必要がある。ここでは、このような処理をマスクすると称することとする。データ書込み時にマスクするには、マスクするデータをメモリセルへ書き込まないようにする必要があり、ワードライン又はコラムライン又は両方を活性化しないようにする。そのため、書込みデータのマスクはアドレスデコーダなどの部分で行うことになる。なお、ブロック単位でマスクする場合には、マスクするブロックへのアクセスを停止すればよい。
【0005】
これに対して、データ読み出し時のマスクは、各メモリセルに通常通りのアクセスが行われても特に問題を生じないので、一部のデータ出力回路からのデータの出力を停止するだけでよい。ブロック単位でマスクする場合でも、各ブロックの出力回路からのデータの出力を停止する必要がある。
図1は、このようなデータ幅を設定できるダイナミック・ランダム・アクセス・メモリ(DRAM)の出力回路に関係する部分の構成例を示す図である。この構成例は、高速化の手法として近年実用化されている同期(シンクロナス)型のDRAMで、シンクロナス・ダイナミック・ランダム・アクセス・メモリ(SDRAM)と呼ばれるものである。これは外部からクロック信号を入力し、データの入出力及び内部での動作をクロック信号に同期して行わせることにより高速化を図るもので、途中の動作を複数段のパイプライン動作で行うものである。
【0006】
図1に示すように、各ブロック8−0〜8−nはメモリセルアレイ1とセンスアンプ17とデータアンプ18とを有している。この他にも、アドレスデコーダ(ロウデコーダ・コラムデコーダ)、ドライバ及びライトアンプなど通常のDRAMと同じ要素が設けられているが、ここでは省略してある。更に各ブロック8−0〜8−nに対応してデータ出力回路20−0〜20−nが設けられている。読み出し時にはメモリセルアレイ1内のアドレス信号で指示されたメモリセルがアクセスされ、記憶されたデータがセンスアンプ17で増幅され、更にデータアンプ18で増幅されて、相補データとして出力される。この相補データが出力回路に入力される。入力された相補データはインバータ41と42を介してトランスファーゲート44と45に入力される。トランスファーゲート44と45は、出力タイミング信号clkoが「高(H)」の期間開き、インバータ41と42の出力を、インバータ46と47及び48と49で構成されるフリップフロップに伝達する。インバータ41と42の出力は、トランスファーゲート44と45が開くまでには確定しており、トランスファーゲート44と45が開くと2個のフリップフロップに伝達され、出力トランジスタ50と51が出力データに対応した状態になり、端子53−0〜53−nにデータが出力される。トランスファーゲート44と45は出力タイミング信号clkoが「低(L)」の期間閉じ、2個のフリップフロップはトランスファーゲート44と45が閉じた時点の状態を次にトランスファーゲート44と45が開くまで維持する。出力タイミング信号clkoは、クロックに同期した信号である。
【0007】
このブロックからデータ出力をマスクするかは、マスク制御信号dmで制御される。dmが「H」の時には、トランスファーゲート44と45は出力タイミング信号clkoに応じて動作してデータの出力が行われ、dmが「L」の時にはトランスファーゲート44と45は常に閉じた状態になり、データの出力は行われない。dmは図示していない制御回路により発生される。制御回路は、外部からマスクデータを受け、その内容に応じて各ブロック毎にdmを出力する。
【0008】
ここで、出力データをマスクする構成について図2を参照して簡単に説明する。ブロック8−0〜8−3と出力回路20−0〜20−3の組が4組設けられている。この部分は、製品の仕様に関係なく共通に製作する。図2の(A)に示すように、ブロック及び出力回路の個数とデータ出力端子53−0〜53−3の個数が一致している製品の場合には、各出力回路20−0〜20−3は対応するデータ出力端子53−0〜53−3に接続される。図2の(B)に示すように、4組のブロック8−0〜8−3と出力回路20−0〜20−3に対してデータ出力端子53が1個設けられる製品の場合には、図示のように、ブロック8−0〜8−3の出力を1個の出力回路20−0にのみ接続し、出力回路20−0をデータ出力端子53に接続する。この場合には、出力回路20−1〜20−3に入力するdmを「L」にして、出力回路20−1〜20−3からの出力が行われないようにする。
【0009】
また、外部からの識別信号で任意にデータ幅を設定できるようにするには、図2の(A)の構成で、各出力回路8−0〜8−3に入力するdmを制御する。いずれにしろ、データ幅を変更する時にはデータ幅に応じて、活性化される出力回路の個数が変化することになる。
【0010】
【発明が解決しようとする課題】
従来のSDRAMでは、出力タイミング信号clkoは、活性化される出力回路の個数に関係なく一定であった。しかし、活性化される出力回路の個数が変化した時には、電源電圧の降下やノイズなどに差が生じることにより、出力回路に同じ出力タイミング信号clkoが供給されても、出力回路からデータが出力されるまでの時間が変化する。図3は、出力タイミング信号clkoに対する出力データの変化を示す図であり、Doutは、出力データ幅が小さく、活性化される出力回路の個数が小さい時の出力データの変化を示し、Dout’は、出力データ幅が大きく、活性化される出力回路の個数が大きい時の出力データの変化を示す。図示のように、活性化される出力回路の個数が大きい時には電源電圧の降下やノイズなどが大きいため、出力タイミング信号clkoの立ち上がりから出力データが変化するまでの時間t2は、活性化される出力回路の個数が小さい時の時間t1に比べて長くなる。活性化される出力回路の個数が小さい時は、出力データのリセット時間が短くなるので、その結果データ保持時間が短くなってしまう。このように、出力タイミング信号clkoが一定である場合、活性化される出力回路の個数に応じて出力データの出力タイミングが異なるという問題を生じる。
【0011】
通常は、活性化される出力回路の個数による出力データのタイミング差を考慮して、クロック周波数を決定しており、その分クロックを高速化する上での障害になっていた。このような問題はSDRAMに限らず、活性化される回路の個数が変化し、それに応じて動作タイミングが変化する回路を有する半導体装置では同様な問題を生じる。
【0012】
本発明は、このような問題を解決して、半導体装置の動作周波数を向上させることを目的とする。
【0013】
【課題を解決するための手段】
上記目的を実現するため、本発明の半導体装置は、活性化される回路の個数に応じてそれらの回路に供給するタイミング信号を調整する。
すなわち、本発明の半導体装置は、クロック信号に同期してデータを出力する半導体集積回路であって、前記クロック信号に応じて並行して前記データを出力し、それぞれが動作状態と非動作状態に設定可能な複数のデータ出力回路と、データ幅の設定に応じて、前記データ出力回路のそれぞれを動作状態と非動作状態に設定する制御回路と、前記複数のデータ出力回路のうちの動作状態にある回路の個数に応じて、前記複数のデータ出力回路における前記クロック信号からデータが出力されるまでのタイミングを調整するタイミング調整回路と、を備え、該タイミング調整回路により、データ幅の設定に係わらず、前記クロック信号からデータが出力されるまでのタイミングをそろえることを特徴とする。
【0014】
制御回路は、動作モードが外部から設定可能な場合には、外部からのモード識別信号から動作モードを決定し、半導体装置内に設定された動作モードを記憶する動作モード記憶回路を有する場合には、動作モード記憶回路から動作モードを読み取って決定する。
上記の問題が生じるのは主としてデータ出力回路であり、本発明は、データ幅が可変の半導体装置の出力回路、特にシンクロナス・ダイナミック・ランダム・アクセス・メモリ(SDRAM)のデータ出力回路に適用すると効果的である。その場合、タイミング調整回路は、データ出力回路に印加する出力タイミング信号を、動作状態のデータ出力回路が少ない時には多い時より遅くする。
【0015】
以上の構成により、データ幅に応じてSDRAMの出力回路の活性化される個数が変化しても、データの出力タイミングを常に一定にすることができ、動作周波数を向上させることが可能になる。
【0016】
【発明の実施の形態】
以下、本発明をシンクロナス・ダイナミック・ランダム・アクセス・メモリ(SDRAM)のデータ出力回路に適用した実施例を説明する。しかし、本発明はこれに限られるものではなく、活性化される回路の個数が変化し、それに応じて動作タイミングが変化する回路を有する半導体装置であれば、同様に適用可能である。
【0017】
本発明の第1実施例のDRAMチップは、出力データ幅が16ビット、8ビット、4ビットに切り換え可能であるとする。すなわち、並行して16個のメモリセルにアクセスでき、データ出力回路も16個設けられている。出力データ幅の設定は外部から行われ、これに応じてデータ出力回路がそれぞれ活性化状態と非活性化状態に設定される。ここではDRAMは16個のブロックで構成され、出力データ幅が16ビットの時には、16個のブロック内の対応するメモリセルが並行してアクセスされるものとする。しかし、16個のブロックのうちの4個のブロックが並行してアクセスされ、各ブロックで4個のメモリセルが並行してアクセスされるなどの構成も可能である。
【0018】
図4は、本発明の第1実施例のSDRAMの全体構成を示すブロック図である。図示のように、アドレスポート11から入力されたアドレス信号は各バンクのロウデコーダ3とコラムデコーダ14に供給される。ロウデコーダ3の出力するロウ選択信号は、ワード線ドライバ2を介して各ワード線15に印加され、アクセスするメモリセルが接続されるワード線(選択ワード線)を活性化し、それ以外のワード線(非選択ワード線)は非活性状態に保持される。コラムデコーダ14の出力するコラム選択信号は、センスアンプ列17に印加され、アクセスするメモリセルが接続されるビット線が接続されるセンスアンプを活性化し、それ以外のセンスアンプは非活性状態に保持される。入力されたアドレス信号及び制御信号(例えばロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びライトイネーブル信号/WE)は制御回路12に供給され、そこで発生された内部制御信号が各バンクに供給される。データ書込み時には、I/Oポート13に入力された書込みデータが、ライトアンプ19を介してセンスアンプ列17に供給され、活性化されたセンスアンプがビット線を書込みデータに応じた状態に設定する。選択ワード線に接続されるメモリセルには、このビット線の状態に対応した電位状態(電荷)が蓄積される。データ読み出し時には、選択ワード線に接続されるメモリセルの蓄積電荷に応じてビット線の状態が変化し、その状態を活性化されたセンスアンプが増幅する。データアンプ18は、その状態をI/Oポート13へ出力する。従って、出力回路と端子はI/Oポート13に含まれる。以上は、従来の一般的な構成である。このような構成に加えて、第1実施例のDRAMは、図示のように、遅延I/Oポート13へ供給する出力タイミング信号clkoを調整する遅延回路21を有し、制御回路12は出力データ幅に対応した遅延制御信号d4とd8を出力する。
【0019】
図5は、第1実施例のSDRAMの出力回路に関係する部分の構成を示す図である。図1と比較して明らかなように、ブロック8−0〜8−n、出力回路20−0〜20−n及び端子53−0〜53−nは、図1の従来例と同じ構成である。第1実施例のSDRAMの従来例と異なる点は、出力回路20−0〜20−nに供給される出力タイミング信号clkoが、遅延回路21で遅延量が調整された遅延出力タイミング信号clkodであることである。
【0020】
遅延回路21に供給される遅延制御信号d4とd8は、図4に示すように制御回路12で発生される信号で、出力データ幅が16ビットである時には共に「L」であり、出力データ幅が8ビットである時にはd8が「H」でd4が「L」であり、出力データ幅が4ビットである時にはd4が「H」でd8が「L」である。d4とd8の両方が「L」の時には、NORゲート70の出力が「H」になるので、遅延回路21に入力された出力タイミング信号clkoは、NANDゲート71を通過し、更にNANDゲート74とインバータ75を通過して遅延出力タイミング信号clkodとして出力される。d8が「H」でd4が「L」の時には、NORゲート70の出力が「L」になるので、遅延回路21に入力された出力タイミング信号clkoは、インバータ61と63及び容量62で構成される第1遅延回路を通過した後、NANDゲート72を通過し、更にNANDゲート74とインバータ75を通過して遅延出力タイミング信号clkodとして出力される。従って、d8が「H」でd4が「L」の時の遅延出力タイミング信号clkodは、d4とd8の両方が「L」の時より第1遅延回路の分だけ遅延した信号である。同様に、d4が「H」でd8が「L」の時には、NORゲート70の出力が「L」になるので、遅延回路21に入力された出力タイミング信号clkoは、インバータ64と66及び容量65で構成される第2遅延回路とインバータ67と69及び容量68で構成される第3遅延回路を通過した後、NANDゲート73を通過し、更にNANDゲート74とインバータ75を通過して遅延出力タイミング信号clkodとして出力される。第1と第2遅延回路の遅延量を同じであるとすると、d4が「H」でd8が「L」の時の遅延出力タイミング信号clkodは、d8が「H」でd4が「L」の時より第3遅延回路の分だけ遅延した信号である。第1と第2遅延回路及び第3遅延回路の遅延量は、出力データ幅に応じたデータ出力回路の遅延量の変化に対応して決定される。
【0021】
図6は、第1実施例におけるデータ出力のタイミングを示す図である。出力データ幅が16ビットの時には、d4とd8を「L」にするので、遅延出力タイミング信号clkodの遅延はもっとも少ない。しかし、出力回路20−0〜20−nが遅延出力タイミング信号clkodに応じてデータを出力する時の遅延はもっとも大きいので、出力データDoutは図示のように変化する。なお、出力回路には遅延出力タイミング信号clkodが供給されるので、遅延出力タイミング信号clkodが所望のタイミングになるように、遅延回路での遅延を考慮して出力タイミング信号clkoを設定することはいうまでもない。出力データ幅が8ビットの時には、d8を「H」にd4を「L」にするので、遅延出力タイミング信号clkodの遅延量は中間であり、出力回路20−0〜20−nが遅延出力タイミング信号clkodに応じてデータを出力する時の遅延も中間であるので、第1遅延回路の遅延量を適当に設定すれば出力データDoutは図示のようにd4とd8が「L」の時と同じタイミングで変化する。また、出力データ幅が4ビットの時には、d4を「H」にd8を「L」にするので、遅延出力タイミング信号clkodの遅延量はもっとも大きいが、出力回路20−0〜20−nが遅延出力タイミング信号clkodに応じてデータを出力する時の遅延はもっとも小さくなるので、第3遅延回路の遅延量を適当に設定すれば出力データDoutは図示のように他の場合と同じように変化する。
【0022】
以上のように、本発明の第1実施例では、出力データ幅にかかわらず出力データの変化タイミングは一定である。
図7は、前記遅延回路21の変形回路21Aを示す。図中、図5に示す要素と同一の要素には同一の参照番号を付けてある。前述の第1遅延回路〜第3遅延回路に加え、遅延回路21Aはインバータ81、83と容量82とからなる第4遅延回路を有する。スイッチ84〜87が第1遅延回路〜第4遅延回路にそれぞれ設けられている。スイッチ85が閉じ、スイッチ84、86及び87が開いている場合には、遅延回路21Aは遅延回路21と等価である。つまり、スイッチ84〜87は対応する遅延回路をバイパスする機能を有する。出力タイミング信号clkoが供給される入力端子からNANDゲート72までの遅延系は、入力端子からNANDゲート73までの遅延系と同じでる。従って、製造プロセスにおいて1つのパターンを用いて遅延系を形成することができる。スイッチ84〜87はヒューズ、トランジスタ等で構成できる。
【0023】
図7の構成から遅延系又は回路の1つを削除することができる。この場合、スイッチをトランジスタで構成し、遅延制御信号d4とd8に基づく制御信号で制御する。これにより、所望の遅延量が選択的に得られる。
第1実施例では、出力データ幅を指示するモード識別信号がSDRAM装置の外部から与えられ、これを受けた制御回路12が遅延制御信号d4とd8を生成する。
【0024】
図8は、制御回路12内に設けられた遅延制御信号生成回路の回路図である。図8に示す遅延制御信号生成回路は、信号fx0とfx1から遅延制御信号d4とd8を生成する。第1実施例では、この信号fx0とfx1は、SDRAM装置外部からモード識別信号として与えられる。図示するように、遅延制御信号生成回路は、NORゲート88、インバータ89、90、91及び93、NANDゲート92、94、95及び96を有する。遅延制御信号生成回路の動作を表1に示す。
【0025】
【表1】
【0026】
第1実施例では、出力データ幅を示すモード信号は外部から入力され、それを受けた制御回路12が遅延制御信号d4とd8を発生させていた。このような構成により、動作途中で出力データ幅を任意に設定することができる。一般に大きな幅のデータを高速に扱うためには、DRAMとCPUとを幅の広いデータバスで結ぶ必要があり、今日では16ビット(2バイト)、32ビット(4バイト)といったデータ幅のバスが採用されている。このような広いデータ幅のバスを使用することにより、例えば、64ビットのデータを読み書きする場合、DRAMとCPUとの間のやりとりは、データ幅が16ビット(2バイト)なら4回、32ビット(4バイト)なら2回で済む。このように、データ幅が広い場合は、大きな幅のデータに対しては有利であるが、逆に小さな幅のデータを読み書きする場合には、データ幅と同じビット数のデータを準備する必要があり、無駄なだけでなく、余分なデータを準備するため複雑で遅くなるという問題がある。このような小さな幅のデータを読み書きする例としては、画像データで動きのある部分だけを記憶する場合などで、画像データはその大半が静止していて一部のみが動くことが多く、このような動作になる。マスク機能はこのような無駄を減らすために設けられている。従って、第1実施例のように、動作途中に任意にデータ幅が変更できることが必要である。
【0027】
これに対して、コア部分を共通化し、内部の配線(ボンディング配線)を一部変更するだけでデータ幅の異なる複数種類の製品に対応する場合には、動作途中にデータ幅を変更できる必要はない。第2実施例はそのようなSDRAMの例である。
図9は、本発明の第2実施例のDRAMの全体構成を示すブロック図である。第1実施例と異なる点は、データ幅を記憶したモード記憶回路22が設けられており、制御回路12はパワーオンリセット時にモード記憶回路22に記憶されたデータ幅を読み取り、それに応じて遅延制御信号d4とd8を出力する点である。なお、モード記憶回路22から遅延制御信号d4とd8が出力されるようにすることも可能である。
【0028】
図10は、モード記憶回路22の一構成例を示す回路図である。信号fx0はヒューズ97、98、pチャネルMOSトランジスタ100、102、nチャネルMOSトランジスタ99、101、103及びインバータ104を有する。同様に、信号fx1はヒューズ105、106、pチャネルMOSトランジスタ108、110及びnチャネルMOSトランジスタ107、109、111及びインバータ112を有する。Viiは電源電圧を示し、Vssはグランド電位を示す。ヒューズ97、98、105及び106は所望の出力データ幅に従い選択的に切断される。表2はヒューズと信号fx0、fx1との関係を示す。
【0029】
【表2】
【0030】
前述したように、出力データ幅が4ビットの場合には、信号fx0とfx1は夫々「L」と「H」である。従って、この場合にはヒューズ97と106を切断する。出力データ幅が8ビットの場合には、信号fx0とfx1は夫々「H」と「L」である。従って、ヒューズ98と105を切断する。出力データ幅が16ビットの場合は、信号fx0とfx1は夫々「L」である。よって、ヒューズを全く切断しないか、又はヒューズ98と106を切断する。
【0031】
ヒューズの代わりに、ボンディングワイヤを用いても良い。ヒューズを切断する部分にはボンディングワイヤを接続しない。
図11は、SDRAMが16個(n=16)のブロック(バンク)を有する場合のI/Oポート13の出力系の構成を示すブロック図である。図11に示すように、I/Oポート13は、データバスデコーダ(DBDEC)210−225、共通データバススイッチ(CDBSW)230−245、ラッチ回路LAT、出力トランジスタ部OUT_Tr、及び出力端子53−0〜53−15を有する。ラッチ回路LATと出力トランジスタ部OUT_Trは、前述の出力回路20−0〜20−15を構成する。I/Oポートは、データラッチ回路113を介して、図11での図示を省略するブロック8−0〜8−15に接続されている。
【0032】
共通データバススイッチ(CDBSW4)230は、16個のブロックのうちの対応する4つのブロックから延びる4対のデータ線に接続されている。共通データバススイッチ231は上記4つのブロックとは異なるブロックから延びる4対のデータ線に接続されている。同様に、共通データバススイッチ232と233は夫々、対応する4つのブロックから延びる4対のデータ線にそれぞれ接続されている。共通データバススイッチ230〜233は、データバスデコーダ210〜213の制御のもとに、データ線の切り替え動作を行う。
【0033】
同様に、共通データバススイッチ(CDBSW8)234きごう237もそれぞれの対応する2対のデータ線に接続され、データバスコントローラ214〜217で制御される。共通データバススイッチ(CDBSW16)238〜245はそれぞれの対応するデータ線対に接続され、データバスデコーダ218〜225で制御される。
【0034】
データバスデコーダ210〜225には、遅延制御信号d4、d8が与えられる。更に、データバスデコーダ210〜213には、コラムデコーダ14から供給される所定のデコードされたコラムアドレス信号dca08zとdca09zが供給される。データバスデコーダ210〜213の各々は、デコードされたコラムアドレス信号dca08zとdca09zに従い、遅延制御信号d4、d8をデコードし、4ビットのスイッチ制御信号を共通データバススイッチCDBSW4に出力する。
【0035】
出力データ幅が4ビットの場合には、遅延制御信号d4とd8はそれぞれ「H」と「L]である。この場合デコーダ210から出力されるスイッチ制御信号はスイッチ230を制御して、出力端子で得られるデータDQ0、DQ1、DQ2、DQ3に関係する4つのブロックから延びる4対のデータ線の中から1対のデータ線を選択する。出力データ幅が8ビットの場合には、遅延制御信号d4とd8はそれぞれ「L」と「H」である。この場合デコーダ210から出力されるスイッチ制御信号はスイッチ230を制御して、出力端子で得られるデータDQ2、DQ3に関係する2つのブロックから延びる2対のデータ線の中から1対のデータ線を選択する。出力データ幅が16ビットの場合には、遅延制御信号d4とd8はいずれも「L」である。この場合デコーダ210から出力されるスイッチ制御信号はスイッチ230を制御して、出力端子で得られるデータDQ2に関係するブロックから延びる1対のデータ線を選択する。
【0036】
デコーダ211〜213とスイッチ231〜233は、前述した動作と同様に動作する。
デコーダ214〜217の各々は、デコードされたコラムアドレス信号dca08zに従い遅延制御信号d4、d8をデコードし、対応するスイッチCDBSW8を制御する。出力データ幅は8ビットの場合には、デコーダ214が出力するスイッチ制御信号はスイッチ234を制御して、DQ0とDQ1に関係する2つのブロックから延びる2対のデータ線の1対を選択する。出力データ幅が16ビットの場合には、デコーダ214が出力するスイッチ制御信号はスイッチ234を制御して、データDQ0に関係するブロックから延びるデータ線対を選択する。出力データ幅が4ビットの場合には、マスク制御信号dmにより、データが対応する出力端子に出力されるのが阻止される。他のデコーダ215〜217と関連するスイッチ235〜237も同様に動作する。
【0037】
デコーダ(DBDEC)218〜255と関係するコラムデータバススイッチ(CDBSW16)238〜245は、出力データ幅218〜255が16ビットの場合のみ用いられる。デコーダ(DBDEC)218〜255の各々は、対応するスイッチを制御して、データ線対をスルーさせる。出力データ幅が8ビット又は4ビットの場合には、マスク制御信号dmにより、データが対応する出力端子に出力されるのが阻止される。
【0038】
スイッチ230〜245からの相補データ信号は、ラッチ回路LATにラッチされる。各ラッチ回路LATは、図5に示すように、インバータ41〜43、トランスファゲート44、45、インバータ46と47で構成されるフリップフロップ、インバータ48と49で構成されるフリップフロップ及びNANDゲート52を有する。ラッチされた相補データ信号は、トランジスタ51と52で構成される出力トランジスタ回路OUT_Trに与えられる。
【0039】
図12はデータバスデコーダ210の回路図である。他のデータバスデコーダ211、212及び213もデータバスデコーダ210と同じ構成である。図12に示すように、データバスデコーダ210はインバータ(NOT回路)310〜313、NORゲート314〜316、NANDゲート317〜322及び論理回路323を有する。論理回路323は、出力データ幅が16ビットであるかどうかを判断する。遅延制御信号d4は、入力端子302と304に与えられる。遅延制御信号d8は、入力端子303に与えられる。デコードされたコラムアドレス信号dca08zは入力端子301に与えられ、デコードされたコラムアドレス信号dca09zは入力端子300に与えられる。スイッチ制御信号はビットcdd4jx、cdd4kx、cdd4lx及びcdd4mxからなり、それぞれ出力端子305〜308を介して出力される。
【0040】
出力データ幅が4ビットの場合には、デコーダ210は図13に示すように動作する。図13に示すように、ローレベルの信号が出力端子305を介して出力され、ハイレベルの信号が出力端子306、307及び308を介して出力される。通常、信号dca08zとdca09zのレベルの組み合わせに従い、出力端子305〜308のうちの1つのみが「H」になる。
【0041】
出力データ幅が8ビットの場合には、デコーダ210は図14に示すように動作する。図14に示すように、信号dca09zとdca08zとも「L」であり、他方遅延制御信号d4とd8はそれぞれ「L」と「H」である。従って、ローレベルの信号が出力端子307を介して出力され、ハイレベルの信号が出力端子305、306及び308を介して出力される。信号dca08zが「H」ならば、ローレベルの信号が出力端子308から出力され、ハイレベルの信号が出力端子305、306及び307から出力される。出力データ幅が8ビットの場合には、信号dca08zのレベルに従い、出力端子305と306から常にハイレベルの信号が出力され、出力端子307又は308からローレベルの信号が出力される。
【0042】
出力データ幅が16ビットの場合には、デコーダ210は図15に示すように動作する。図15に示す場合には、遅延制御信号d4とd8はいずれも「L」で、デコードされたコラムアドレス信号dca08zとdca09zはいずれも「L」である。従って、ローレベル信号が出力端子307から出力され、ハイレベル信号が出力端子305、306及び308から出力される。出力データ幅が16ビットの場合には、ハイレベル信号が常に出力端子305、306及び308を介して出力され、ローレベル信号が出力端子307を介して常に出力される。ローレベルの信号を全ての出力端子305〜308を介して出力することもできる。
【0043】
他のデータバスデコーダ214〜225もデコーダ210〜213と同じように構成されている。
図16は、信号dca08zとdca09z及びローレベルの信号が出力される出力端子との関係を示す図である。
図17は、共通データバススイッチ230の一構成例を示す回路図である。図示するように、共通データバススイッチ230はインバータ(NOTゲート)334〜343とトランスファゲート350〜353とを有する。便宜上、図17は4対のデータ線各々の一方のデータ線に関する構成を示している。インバータ334〜337がそれぞれ接続される入力端子330〜333は、図11に示すデータラッチ回路113に接続されている。スイッチ制御信号の4つのビットcdd4jx,cdd4kx、cdd4lx及びcdd4mxはそれぞれ、端子305、306、307及び308を介してトランスファゲート350、351、352及び353に与えられる。前述したように、4つのビットcdd4jx,cdd4kx、cdd4lx及びcdd4mxのいずれか1つは、出力データ幅に応じて「L」である。トランスファゲート350〜353の1つで選択された出力データはインバータ342と343で構成されるフリップフロップでラッチされ、出力端子354を介して出力される。出力端子354は、例えば図5に示すインバータ41に接続されている。
【0044】
ブロックをマスクする場合には、出力端子53−0〜53−nをハイインピーダンス状態に設定することが好ましい。
図18は出力端子をハイインピーダンス状態に設定するハイインピーダンス制御回路を備えたSDRAMを示す図である。この制御回路は出力回路20−0〜20−nの各々に設けられ、NORゲート361、インバータ362及びNANDゲート363を有する。ハイインピーダンス制御信号Hi−ZはNORゲート361に与えられ、インバータ362を介してNORゲート363にも与えられる。ハイインピーダンス制御信号Hi−Zが「H」の場合には、ハイレベル信号がトランジスタ50のゲートに与えられ、ローレベル信号がトランジスタ51のゲートに与えられる。よって、トランジスタ50と51は両方ともオフであり、出力端子53−0はハイインピーダンス状態になる。ハイインピーダンス制御信号はマスク制御信号と同じで良い。
【0045】
遅延回路21内の遅延回路は前述の構成に限定されるものではない。例えば、図5に示す容量62、65及び68を省略しても良い。また、図19に示すように、インバータ61と63の間に抵抗364を設けてもよい。このような抵抗をインバータ64と66の間及びインバータ67と69の間に設けても良い。
以上、本発明を整理すると次の通りである。
(1)タイミング信号に応じて並行して動作し、それぞれが動作状と非動作状態に設定可能な複数の回路と、 動作モードに応じて、前記複数の回路のそれぞれを動作状態と非動作状態に設定する制御回路と、前記複数の回路のうちの動作状態にある回路の個数に応じて、前記タイミング信号を調整するタイミング調整回路とを備えることを特徴とする半導体集積回路。
(2)上記(1)の半導体集積回路であって、前記制御回路は、外部からのモード識別信号から前記動作モードを決定する半導体集積回路。
(3)上記(1)の半導体集積回路であって、前記動作モードを記憶する動作モード記憶回路を備え、前記制御回路は、前記動作モード記憶回路から前記動作モードを読み取る半導体集積回路。
(4)上記(1)から(3)のいずれかに記載の半導体集積回路であって、前記複数の回路はデータ出力回路である半導体集積回路。
(5)上記(4)の半導体集積回路であって、当該半導体集積回路は入出力データのデータ幅が可変であり、前記制御回路は、データ幅に応じて、前記複数の回路のうち動作状態にする回路と非動作状態にする回路の個数を設定し、前記タイミング調整回路は、前記データ出力回路に印加する出力タイミング信号を、動作状態のデータ出力回路が少ない時には多い時より遅くする半導体集積回路。
(6)上記(5)に記載の半導体集積回路であって、当該半導体集積回路は、シンクロナス・ダイナミック・ランダム・アクセス・メモリ(SDRAM)である半導体集積回路。
(7)読出しデータのビット構成が選択可能な半導体記憶装置において、制御信号に応答して動作しメモリセルアレイから読み出されたデータを選択されたビット構成に対応して選択してデータ出力部へ供給するデータ選択回路と、前記制御信号を該データ選択回路に与えるタイミングを選択されたビット構成に応答して調整するタイミング制御部を有することを特徴とする半導体記憶装置。
(8)上記(7)において、前記制御信号は、アドレス情報信号であり、前記タイミング制御部は、該アドレス情報信号の出力タイミングを選択されたビット構成に応答して制御することを特徴とする半導体記憶装置。
(9)上記(7)において、前記制御信号はクロック信号であり、前記データ選択回路は該クロックに応答してデータを保持するラッチ回路を有し、前記タイミング制御部は、前記クロック信号の出力タイミングを選択されたビット構成に応答して制御することを特徴とする半導体記憶装置。
(10)上記(7)〜(9)のいずれかにおいて。、前記タイミング制御部は、選択信号遅延手段であり、該選択信号遅延手段は、設定されるビット構成に応じて、前記アドレス情報信号を遅延させることを特徴とする半導体記憶装置。
【0046】
【発明の効果】
以上説明したように、本発明によれば、タイミング信号に応じて並行して動作し、それぞれが動作状態と非動作状態に設定可能な複数の回路を有する半導体装置における動作タイミングを安定化できるので、より高速の動作が可能になる。特にあらかじめ大きなデータ幅に対応できるコアを用意して各種の製品仕様に対応できるようにしたSDRAMや動作途中にデータ幅が変更できるSDRAMにおけるデータ出力のタイミングが一定になるので、動作周波数を向上できる。
【図面の簡単な説明】
【図1】従来のSDRAMのデータ出力回路に関係する部分の構成例を示す図である。
【図2】出力データのマスク構造を説明する図である。
【図3】従来例においてデータ幅が異なる時のデータ出力を示す図である。
【図4】本発明の第1実施例のSDRAMの全体構成を示すブロック図である。
【図5】第1実施例のSDRAMのデータ出力回路に関係する部分の構成例を示す図である。
【図6】第1実施例におけるデータ幅が異なる時のデータ出力を示す図である。
【図7】図5とは異なるデータ出力回路の構成を示す図である。
【図8】図4に示す遅延回路内の遅延制御信号生成回路の回路図である。
【図9】本発明の第2実施例のSDRAMの全体構成を示すブロック図である。
【図10】図9に示すモード記憶回路の回路図である。
【図11】図4に示すI/Oポートのブロック図である。
【図12】図11に示す4ビットデータバスデコーダの回路図である。
【図13】出力データバス幅が4ビットの場合の4ビットデータバスデコーダの動作を示す回路図である。
【図14】出力データバス幅が8ビットの場合の4ビットデータバスデコーダの動作を示す回路図である。
【図15】出力データバス幅が16ビットの場合の4ビットデータバスデコーダの動作を示す回路図である。
【図16】デコードされたコラムアドレス信号とローレベル信号が出力される出力端子との関係を示す図である。
【図17】図11に示す4ビットデータバススイッチ回路の回路図である。
【図18】ハイインピーダンス制御回路を備えたSDRAMの回路図である。
【図19】別の構成の遅延回路の回路図である。
【符号の説明】
1 メモリセルアレイ
8−1〜8−n ブロック
12 制御回路
13 I/Oポート
20−1〜20−n 出力回路
21 遅延回路
Claims (3)
- クロック信号に同期してデータを出力する半導体集積回路であって、
前記クロック信号に応じて並行して前記データを出力し、それぞれが動作状態と非動作状態に設定可能な複数のデータ出力回路と、
データ幅の設定に応じて、前記データ出力回路のそれぞれを動作状態と非動作状態に設定する制御回路と、
前記複数のデータ出力回路のうちの動作状態にある回路の個数に応じて、前記複数のデータ出力回路における前記クロック信号からデータが出力されるまでのタイミングを調整するタイミング調整回路と、を備え、
該タイミング調整回路により、データ幅の設定に係わらず、前記クロック信号からデータが出力されるまでのタイミングをそろえることを特徴とする半導体集積回路。 - メモリセルアレイと、
前記メモリセルアレイから読み出されたデータを前記データ出力回路に供給する複数のデータ線と、
前記データ幅の設定に応じて動作状態の前記データ出力回路の個数に合わせて前記データバス線を選択するデータ選択回路と、を備えることを特徴とする請求項1に記載した半導体集積回路。 - 前記タイミング調整回路は、前記データ幅を狭めるに従って、前記クロック信号からデータが出力されるまでのタイミングを遅らせることにより、データ幅の設定に係わらず、前記クロック信号からデータが出力されるまでのタイミングをそろえることを特徴とする請求項1に記載した半導体集積回路。
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