JPH1139894A - クロック同期式読み出し専用メモリ - Google Patents

クロック同期式読み出し専用メモリ

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JPH1139894A
JPH1139894A JP19679497A JP19679497A JPH1139894A JP H1139894 A JPH1139894 A JP H1139894A JP 19679497 A JP19679497 A JP 19679497A JP 19679497 A JP19679497 A JP 19679497A JP H1139894 A JPH1139894 A JP H1139894A
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JP
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memory
mode
setting
clock
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JP19679497A
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Yasuhiro Hotta
泰裕 堀田
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Sharp Corp
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    • G11—INFORMATION STORAGE
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

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  • Read Only Memory (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 クロック同期式のマスクＲＯＭに於いて、モ
ードレジスタへのモード設定を、製造工程の増加を招く
ことなく行う。 【解決手段】 動作モードを設定するためのモードレジ
スタ１９を備え、該モードレジスタ１９に設定された動
作モードで、クロック入力に同期してデータ出力を行う
クロック同期式読み出し専用メモリに於いて、上記モー
ドレジスタ１９の内容設定を、メモリセルアレイ１１を
構成するメモリセルへのコードデータ書き込み時に同時
に行う構成とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、動作モードを設定
するためのモードレジスタを備え、該モードレジスタに
設定された内容に従って、バースト長、ラップタイプ及
びＣＡＳレーテンシの動作モードを設定するクロック同
期式（クロック入力に同期してデータ出力を行う）のマ
スクＲＯＭに有効な技術に関するものである。
【０００２】
【従来の技術】近年、マイクロプロセッサの動作周波数
向上に伴い、高速アクセス可能なメモリが要求され、こ
れに応えるべく、シンクロナスＤＲＡＭ等のクロック同
期式メモリが開発されている。シンクロナスＤＲＡＭで
は、動作モードを設定するためのモードレジスタを備
え、これに、バースト長、ラップタイプ及びＣＡＳレー
テンシを設定することにより、システムに最適な動作を
行わせることができる。ここで、バースト長は、連続し
て入出力するデータ数であり、例えば、１、２、４、８
及びフルページの何れかを選択することができる。ま
た、ラップタイプは、バーストアクセス（連続入出力）
の際に内部で生成されるカラムアドレスの変化のさせ方
であり、例えば、同一バンク内でカラムアドレスを連続
的に変化させるシーケンシャル方式と、カラムアドレス
をスクランブルさせるインターリーブ方式との一方を選
択することができる。更に、ＣＡＳレーテンシは、リー
ドコマンド入力後、最初のデータが読めるまでのクロッ
ク数であり、例えば、１、２及び３の中から選択するこ
とができる。
【０００３】図２に、シンクロナスＤＲＡＭの概略構成
図を示す。
【０００４】図に於いて、２１はメモリセルアレイ、２
２はロウ・デコーダ、２３はカラム・デコーダ、２４は
ロウ・アドレス・バッファ、２５はカラム・アドレス・
バッファ、２６はデータ制御回路、２７はデータ入出力
バッファ、２８はコントロール・ロジック、２９はモー
ドレジスタを含むモードレジスタ設定回路である。ＳＳ
は、モードレジスタ設定回路２９中のモードレジスタの
出力信号であり、コントロール・ロジック２８に入力さ
れている。
【０００５】シンクロナスＤＲＡＭに於けるモード設定
は、入力専用ピンに必要な動作を示すコード（コマン
ド）を入力することによって実現する。通常、チップセ
レクト信号ＣＳ／、ロウアドレスストローブ信号ＲＡＳ
／、カラムアドレスストローブ信号ＣＡＳ／、及びライ
トイネーブル信号ＷＥ／を、”Ｌｏｗ”レベルにし、ア
ドレス端子Ａ０〜Ａ６をデータ入力端子として使用す
る。
【０００６】図３に、モードレジスタ設定回路の構成を
簡略化して示す。
【０００７】モードレジスタ３１は、３ビットのＤフリ
ップフロップ３２、３３及び３４を備えている。Ｄフリ
ップフロップ３２、３３及び３４の出力は、それぞれ、
バースト長、ラップタイプ、及びＣＡＳレーテンシを表
している。実際には、バースト長が、１、２、４、８及
びフルレングスの各々に対して１個のフリップフロップ
を備え、他のモードについても同様であるが、図３では
簡略化している。
【０００８】アンドゲート３５、３６及び３７は、何れ
もモードレジスタセット信号ＭＲＳにより開かれ、その
出力は、７ビットのアドレスＡ０〜Ａ６の値で定まる。
モードレジスタセット信号ＭＲＳは、アンドゲート３８
の出力であり、チップセレクト信号ＣＳ／、ロウアドレ
スストローブ信号ＲＡＳ／、カラムアドレスストローブ
信号ＣＡＳ／、及びライトイネーブル信号ＷＥ／を、何
れも”Ｌｏｗ”レベルとし、同時に、所定のアドレス値
Ａ０〜Ａ６を与えることにより、モードレジスタ３１に
適当な動作モードを設定することができる。
【０００９】モードレジスタへのモード設定は、メモリ
アクセス前の初期化ルーチンによって行われる。ユーザ
は、メモリアクセス前に当該メモリアクセスの仕様及び
使用態様に応じて、モードレジスタの内容を設定する。
モードレジスタで指定される動作モードの内、ＣＡＳレ
ーテンシとは、メモリアクセスのＣＡＳアドレス（列ア
ドレス）を受信（ラッチ）してから、最初のデータを出
し入れするまでのクロック数を意味する。したがって、
ＣＡＳレーテンシを「２」に設定した場合には、ＣＡＳ
アドレスを受信してから２クロック後に最初のデータを
出し入れする。
【００１０】一般に、ＤＲＡＭ等の半導体メモリは、電
源投入後、電源電圧Ｖｃｃが所定の電位に安定し、内部
回路が安定するまで、一定の時間を要し、その後、前記
シーケンスに従って、モードレジスタに適当な動作モー
ドの設定を行う必要がある。このため、電源投入後、ア
クセス可能になるまでの時間が長くなる。また、電源投
入後、メモリアクセス前に、初期化ルーチン等によるモ
ード設定が必要になる。
【００１１】このような問題を解決する手段として、シ
ンクロナスＤＲＡＭでは、レーザヒューズや電気的ヒュ
ーズ等の不揮発性スイッチ素子により、モードレジスタ
の初期値を設定しておき、電源投入後、電源電位の立ち
上がりを検知し、自動的にモードレジスタに初期値を設
定することにより、初期化ルーチン等によるモード設定
の繁雑さを低減することが提案されている（特開平７−
９３９７０号公報）。
【００１２】
【発明が解決しようとする課題】近年、シンクロナスＤ
ＲＡＭと同様に、マスクＲＯＭに於いてもクロック同期
による高速化が求められているが、ＣＡＳレーテンシ等
の初期値の設定を前記のレーザヒューズ等の手段で行う
と、デバイスの製造プロセスが増加し、チップコストの
増加を招く。また、デバイスの仕様毎に、予め異なるＣ
ＡＳレーテンシ等のデバイスを準備しておくことは不便
である。更に、読み出し専用メモリであるマスクＲＯＭ
に対して、モードレジスタの書き込み設定を行うことは
システムの複雑化を招く恐れがある。
【００１３】本発明は、かかる技術課題を解決すべくな
されたものである。
【００１４】
【課題を解決するための手段】本発明のクロック同期式
読み出し専用メモリは、動作モードを設定するためのモ
ードレジスタを備え、該モードレジスタに設定された動
作モードで、クロック入力に同期してデータ出力を行う
クロック同期式読み出し専用メモリであって、上記モー
ドレジスタの内容が、メモリセルのコードデータ書き込
み時に設定されて成ることを特徴とするものである。
【００１５】また、本発明のクロック同期式読み出し専
用メモリは、上記モードレジスタがＭＯＳトランジスタ
を含み、該モードレジスタの内容設定は、上記ＭＯＳト
ランジスタのチャネル部に当該ＭＯＳトランジスタのチ
ャネル型とは異なる型の不純物イオンを選択的に注入す
ることによって行われて成ることを特徴とするものであ
る。
【００１６】更に、本発明のクロック同期式読み出し専
用メモリは、上記不純物イオンの注入は、上記コードデ
ータの書き込みと同一マスクにより行われて成ることを
特徴とするものである。
【００１７】マスクＲＯＭにおいては、メモリの製造工
程においてメモリセルのコードデータの書き込みを行う
が、本発明のクロック同期式のマスクＲＯＭにおいて
は、モードレジスタの初期値の設定を、このメモリセル
へのデータ書き込み工程で行うものである。マスクＲＯ
Ｍにおけるデータの書き込みは、一般にユーザの要求に
より行うので、ユーザの仕様に応じたモード設定をユー
ザ毎に行うことができる。これにより、何ら新たな製造
工程を増やすことなく、モードレジスタの初期値の設定
を行うことができ、チップコストの増加を抑えることが
できるものである。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。
【００１９】図１は、本発明のクロック同期式マスクＲ
ＯＭの概略構成図である。
【００２０】図に於いて、１１はメモリセルアレイ、１
２はロウ・デコーダ、１３はカラム・デコーダ、１４は
ロウ・アドレス・バッファ、１５はカラム・アドレス・
バッファ、１６はデータ制御回路、１７はデータ入出力
バッファ、１８はコントロール・ロジック、１９はモー
ドレジスタである。ＳＳは、モードレジスタ１９の出力
信号（動作モード信号）であり、コントロール・ロジッ
ク１８に入力されている。これにより、設定されたモー
ドでの動作が行われるものである。
【００２１】本発明に係るクロック同期式のマスクＲＯ
Ｍにおいては、モードレジスタ１９の初期値の設定を、
メモリセルのコードデータの書き込み工程で行う。一般
に、マスクＲＯＭのコードデータの書き込みは、メモリ
セルトランジスタのチャネル部に基板（ウエル）と同一
導電型の不純物イオンを注入することにより行う。例え
ば、ＮＯＲ型ＮチャネルＭＯＳＦＥＴのメモリセルで
は、Ｐ型不純物であるボロン（Ｂ）イオンの注入の有無
により、メモリセルをオン／オフさせる。
【００２２】図４に、本発明のクロック同期式マスクＲ
ＯＭに於けるモードレジスタの一実施形態の構成を簡略
化して示す。
【００２３】なお、本発明に於いて、「モードレジス
タ」とは、動作モードを記憶する機能を有するものであ
ればよく、例えば、フリップフロップから成るレジスタ
を含むものに限定されるものではない。後述の説明によ
って明らかとなるように、例えば、ヒューズ素子のみか
ら成るものも含まれるものである。
【００２４】モードレジスタ４１は、３ビットのセット
／リセット端子付Ｄフリップフロップ４２、４３及び４
４を備えている。Ｄフリップフロップ４２、４３及び４
４の出力は、それぞれ、バースト長、ラップタイプ、及
びＣＡＳレーテンシを表している。実際には、バースト
長が、１、２、４、８及びフルレングスの各々に対して
１個のフリップフロップを備え、他のモードについても
同様であるが、図４では簡略化している。
【００２５】各Ｄフリップフロップ４２、４３及び４４
のセット端子（Ｓ）及びリセット端子（Ｒ）には、それ
ぞれ、スイッチ素子４５〜５０が接続されており、該ス
イッチ素子４５〜５０の他端は共通接続されて、電源投
入時にリセット信号ＲＳＴを出力するリセット信号発生
回路５１の出力に接続されている。上記スイッチ素子
は、マスクＲＯＭのメモリセルを構成するＭＯＳＦＥＴ
と同一のＭＯＳＦＥＴから成り、各動作モードの初期値
に応じて、選択的にオン／オフ設定されている。すなわ
ち、メモリセルのコードデータ書き込み時に、同時に
（同一マスクにより）、上記スイッチ素子を構成するト
ランジスタのチャネル部にも選択的に不純物イオン注入
を行うことにより、各スイッチ素子のオン／オフ設定が
行われている。
【００２６】上記構成によれば、電源投入時に出力され
るリセット信号ＲＳＴにより、各スイッチ素子のオン／
オフ状態に応じた初期値が、各Ｄフリップフロップ４
２、４３及び４４に自動的に設定される。
【００２７】図４に示すモードレジスタに於いては、図
３に示したのと同様の回路を設けることにより、アドレ
ス端子を介して、外部より動作モード設定信号を入力さ
せ、該信号に基づく設定値を、クロック信号ＣＫによっ
て、各Ｄフリップフロップ４２、４３及び４４に取り込
ませる構成としている。これにより、動作モードの変更
を行うことができる構成としているものである。
【００２８】図４に示すモードレジスタに於いては、モ
ードレジスタの書き換えを可能としているが、モードレ
ジスタの内容を書き換える必要が無い場合には、スイッ
チ素子による設定のみでよいため、各フリップフロップ
へのアドレス端子からの入力が不要となり、構成の簡略
化を図ることができる。この場合のモードレジスタ構成
図を図５に示す。
【００２９】モードレジスタ６１は、３ビットのセット
／リセット端子付Ｄフリップフロップ６２、６３及び６
４を備えている。Ｄフリップフロップ６２、６３及び６
４の出力は、それぞれ、バースト長、ラップタイプ、及
びＣＡＳレーテンシを表している。実際には、バースト
長が、１、２、４、８及びフルレングスの各々に対して
１個のフリップフロップを備え、他のモードについても
同様であるが、図５では簡略化している。
【００３０】各Ｄフリップフロップ６２、６３及び６４
のセット端子（Ｓ）及びリセット端子（Ｒ）には、それ
ぞれ、スイッチ素子６５〜７０が接続されており、該ス
イッチ素子６５〜７０の他端は共通接続されて、電源投
入時にリセット信号ＲＳＴを出力するリセット信号発生
回路７１の出力に接続されている。上記スイッチ素子
は、マスクＲＯＭのメモリセルを構成するＭＯＳＦＥＴ
と同一のＭＯＳＦＥＴから成り、各動作モードの初期値
に応じて、選択的にオン／オフ設定されている。すなわ
ち、メモリセルのコードデータ書き込み時に、同時に
（同一マスクにより）、上記スイッチ素子を構成するト
ランジスタのチャネル部にも選択的に不純物イオン注入
を行うことにより、各スイッチ素子のオン／オフ設定が
行われている。
【００３１】上記構成によれば、電源投入時に出力され
るリセット信号ＲＳＴにより、各スイッチ素子のオン／
オフ状態に応じた初期値が、各Ｄフリップフロップ６
２、６３及び６４に自動的に設定される。但し、この場
合は、モードレジスタの設定内容は固定であり、各Ｄフ
リップフロップ６２、６３及び６４の内容の書き換えを
行うことはできない。
【００３２】更に、構成の簡略化を図り、フリップフロ
ップも省略して構成した場合のモードレジスタ構成図を
図６に示す。
【００３３】モードレジスタ８１は、６個のスイッチ素
子８２〜８７から成る。スイッチ素子８２と８３とが組
となっており、該２つのスイッチ素子の一端は、それぞ
れ、電源電位及び接地電位に接続されており、他端は共
通接続されてバースト長出力となっている。また、スイ
ッチ素子８４と８５とが組となっており、該２つのスイ
ッチ素子の一端は、それぞれ、電源電位及び接地電位に
接続されており、他端は共通接続されてラップタイプ出
力となっている。更に、スイッチ素子８６と８７とが組
となっており、該２つのスイッチ素子の一端は、それぞ
れ、電源電位及び接地電位に接続されており、他端は共
通接続されてＣＡＳレーテンシ出力となっている。
【００３４】マスクＲＯＭは、ユーザの仕様に応じて、
コードデータを製造工程において書き込む。通常、この
書き込みの時点で、該マスクＲＯＭの動作周波数等の使
用形態が決まっているため、電源電位等に応じた最適な
レーテンシを設定することができる。また、マスクＲＯ
Ｍでは、通常、書き込み動作は行われないので、初期ル
ーチンによるモードレジスタの設定が可能なシステムと
すると、回路が複雑化する恐れがある。したがって、本
発明に於ける、初期ルーチンによるモードレジスタの設
定を行わない構成により、システム及びメモリ構成を簡
単化することができる。
【００３５】
【発明の効果】以上詳細に説明したように、本発明のク
ロック同期式読み出し専用メモリは、動作モードを設定
するためのモードレジスタを備え、該モードレジスタに
設定された動作モードで、クロック入力に同期してデー
タ出力を行うクロック同期式読み出し専用メモリであっ
て、上記モードレジスタの内容が、メモリセルのコード
データ書き込み時に設定されて成ることを特徴とするも
のであり、また、本発明のクロック同期式読み出し専用
メモリは、上記モードレジスタがＭＯＳトランジスタを
含み、該モードレジスタの内容設定は、上記ＭＯＳトラ
ンジスタのチャネル部に当該ＭＯＳトランジスタのチャ
ネル型とは異なる型の不純物イオンを選択的に注入する
ことによって行われて成ることを特徴とするものであ
り、更に、本発明のクロック同期式読み出し専用メモリ
は、上記不純物イオンの注入は、上記コードデータの書
き込みと同一マスクにより行われて成ることを特徴とす
るものであり、かかる本発明によれば、マスクＲＯＭに
於いて、何ら新たな製造工程を増やすことなく、モード
レジスタの設定を行うことができ、チップコストの増加
を抑えることができるものである。
【図面の簡単な説明】
【図１】本発明に係るクロック同期式マスクＲＯＭの概
略構成図である。
【図２】シンクロナスＤＲＡＭの概略構成図である。
【図３】シンクロナスＤＲＡＭに於けるモードレジスタ
設定回路の構成図である。
【図４】本発明のクロック同期式マスクＲＯＭに於ける
モードレジスタの一実施形態の構成図である。
【図５】本発明のクロック同期式マスクＲＯＭに於ける
モードレジスタの他の実施形態の構成図である。
【図６】本発明のクロック同期式マスクＲＯＭに於ける
モードレジスタの更に他の実施形態の構成図である。
【符号の説明】
１９、４１、６１、８１ モードレジス
タ ４２〜４４、６２〜６４ Ｄフリップフ
ロップ ４５〜５０、６５〜７０、８２〜８７ スイッチ素子

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 動作モードを設定するためのモードレジ
    スタを備え、該モードレジスタに設定された動作モード
    で、クロック入力に同期してデータ出力を行うクロック
    同期式読み出し専用メモリであって、上記モードレジス
    タの内容が、メモリセルのコードデータ書き込み時に設
    定されて成ることを特徴とするクロック同期式読み出し
    専用メモリ。
  2. 【請求項２】 上記モードレジスタがＭＯＳトランジス
    タを含み、該モードレジスタの内容設定は、上記ＭＯＳ
    トランジスタのチャネル部に当該ＭＯＳトランジスタの
    チャネル型とは異なる型の不純物イオンを選択的に注入
    することによって行われて成ることを特徴とする、請求
    項１に記載のクロック同期式読み出し専用メモリ。
  3. 【請求項３】 上記不純物イオンの注入は、上記コード
    データの書き込みと同一マスクにより行われて成ること
    を特徴とする、請求項２に記載のクロック同期式読み出
    し専用メモリ。
JP19679497A 1997-07-23 1997-07-23 クロック同期式読み出し専用メモリ Pending JPH1139894A (ja)

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