JP3764135B2 - レベルシフタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力された信号のレベルを変換して出力するレベルシフタに関し、特に、入力された高レベルの信号を低レベルの信号にレベル変換するレベルシフタに関する。
【０００２】
【従来の技術】
近年、コンピュータのマザーボートに、ＡＳＩＣ、マイクロプロセッサ、メモリ、周辺回路等のデバイスが多数搭載されて、所望の機能を満たすよう設計されるマイクロコンピュータが増加している。特に、ＡＳＩＣやマイクロプロセッサでは、消費電力の低減及び高周波数での動作を要求されるため、内部で使用されている電源電圧の振幅が小さくなるように設計されている。例えば、内部電源電圧が２．５Ｖであり、この電圧は将来的に１．８Ｖ、１．５Ｖ、１．２Ｖと低下して行く傾向がある。
【０００３】
これに対して、ＪＥＤＥＣシステムインターフェース規格等により、各デバイス間でのデータの入出力は３．３Ｖで行なわれ、周辺回路等のデバイスは、３．３Ｖで動作するものが多い。このため、周辺回路と、ＡＳＩＣやマイクロプロセッサとは、異なる電圧で動作する状況が多くなってきている。したがって、ＡＳＩＣやマイクロプロセッサは、内部と外部との電圧差をレベルシフトするために入出力バッファを備えている。
【０００４】
このような、入出力バッファには、第１の従来技術として図３に示すように、インバータを複数個直列に接続してレベルシフトを行なうものが一般的に知られている（例えば、特許文献１参照）。
【０００５】
図３に示される、高い電圧を低い電圧にレベルシフトするこのレベルシフト回路は、ＶＤＤ（１．２Ｖ）とＧＮＤとの間に接続されると共に、ゲートが入力端子に共通に接続された３．３Ｖ耐圧のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにより構成される第１のインバータ回路と、Ｐ型ＭＯＳトランジスタとＮ型トランジスタのドレインにゲートが共通に接続されると共に、ＶＤＤ（１．２Ｖ）とＧＮＤとの間に接続された１．２Ｖ耐圧のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにより構成される第２のインバータ回路によって構成され、レベルシフト回路としての出力は、第２のインバータ回路を構成するトランジスタのドレインから取り出されている。
【０００６】
このような構成により、第１のインバータで３．３Ｖ振幅の入力信号を１．２Ｖ振幅の反転信号として出力し、第２のインバータで反転信号を更に反転して入力信号と同相の信号として出力することを可能としている。
【０００７】
また、別のレベルシフト回路として、第２の従来技術として図６に示すように、ＣＭＯＳインバータＩＮＶ１１と電流ミラーフリップフロップラッチ回路ＭＰ１３、１４、ＭＮ１３、１４とを備えたものもある（例えば、特許文献２参照）。
【０００８】
【特許文献１】
特開平３−１２５５１５号公報
【特許文献２】
特開平１１−２３９０５１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、このような２つのインバータによってレベルシフタ回路を構成した場合、図４（ａ）〜（ｆ）に示すように、第１のインバータのＰ型ＭＯＳトランジスタのソース電圧が低くなって行くに従って、入力信号Ｖｉｎに対して出力信号Ｖｏｕｔのデューティ比が変化する。
【００１０】
以下、Ｎ型ＭＯＳトランジスタのしきい値電圧はＶｔｎ＝０．５Ｖ、Ｐ型ＭＯＳトランジスタのしきい値電圧はＶｔｐ＝０．５Ｖ、入力信号Ｖｉｎの振幅は３．３Ｖ、Ｖｄｄは１．２Ｖとして第１のインバータの動作について説明する。
【００１１】
第１のインバータの入出力の電圧波形は、図５に示すように、入力電圧Ｖｉｎが０Ｖから３．３Ｖに向かって変化する場合、Ｎ型ＭＯＳトランジスタのしきい値が０．５Ｖのため、Ｖｉｎが０．５Ｖになった時点でＮ型ＭＯＳトランジスタＭＮ１１がオンし、第１のインバータの出力信号Ｖｍｉｄは１．２Ｖから０Ｖに向けて変化する。これに対し、Ｖｉｎが３．３Ｖから０Ｖに向かって変化する場合には、３．３Ｖの電圧が０．７Ｖ（Ｐ型ＭＯＳトランジスタのしきい値が０．５Ｖで、ソースがＶｄｄ＝１．２Ｖに接続されている為、１．２Ｖ−０．５Ｖ＝０．７Ｖ）になった時点でＰ型ＭＯＳトランジスタＭＰ１１がオンし、第１のインバータの出力信号Ｖｍｉｄは、０Ｖから１．２Ｖに向けて変化をする。このように、Ｐ型ＭＯＳトランジスタのソースにはＶｄｄ＝１．２Ｖしか供給されていない為、Ｖｉｎが０Ｖから立ち上がる際のＮチャネルトランジスタがオンするまでにかかる時間Ｔ１とＶｉｎが３．３Ｖから立ち下がる際のＰチャネルトランジスタのオンするまでにかかる時間Ｔ２とが異なる。したがって、第１のインバータの出力信号Ｖｍｉｄのデューティ比が入力信号Ｖｉｎのデューティ比と異なるという問題が生じる。
【００１２】
第２の従来技術においては、Ｖｉｎが３．３Ｖから立ち下がる場合、インバータＩＮＶ１１がＶｉｎを反転して伝達することによりＮ型ＭＯＳトランジスタＭＮ１４がオンし、出力信号Ｖｏｕｔの電圧が０Ｖになるが、Ｖｉｎが０Ｖから立ち上がる場合、Ｎ型ＭＯＳトランジスタＭＮ１３がオンし、Ｐ型ＭＯＳトランジスタ１４のゲートの電荷を引き抜くことによって出力信号Ｖｏｕｔの電圧が１．２Ｖになる。上述のとおり、出力信号Ｖｏｕｔは、いずれかのＮ型ＭＯＳトランジスタＭＮ１３、１４のゲート電圧が３．３Ｖになることによって決定するが、出力電圧Ｖｏｕｔが０Ｖになる場合は、Ｎ型ＭＯＳトランジスタＭＮ１４がオンになるだけ、すなわちゲート一段分で出力が変化するのに対し、出力電圧Ｖｏｕｔが１．２Ｖになる場合は、Ｎ型ＭＯＳトランジスタＭＮ１３がオンした後にＰ型ＭＯＳトランジスタＭＰ１４がオンするため、ゲート二段分で出力が変化する。したがって、出力電圧Ｖｏｕｔが立ち上がる場合と、立ち下がる場合とでタイミングが異なり、第１の従来技術と同様に出力電圧Ｖｏｕｔのデューティ比が入力信号と異なるという問題が生じる。なお、インバータＩＮＶ１１は３．３Ｖ振幅で動作するため実質的な遅延は無いものとする。
【００１３】
このような第１及び第２の従来技術の問題は、信号が高周波になればなるほどまた、入力信号と出力信号の振幅差が大きければ大きいほど顕著になる。
【００１４】
したがって、本発明は、入力信号と出力信号の振幅差が大きくともデューティ比の変化が小さく、入力信号が高周波になっても安定した出力信号を供給することができるレベルシフト回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のレベルシフタは、第１の電源ラインと出力ノードとの間に接続された第１のトランジスタと、前記出力ノードと第２の電源ラインとの間に接続された第２のトランジスタと、前記第１の電源ラインと前記出力ノードとの間に接続された第３のトランジスタと、前記出力ノードと前記第２の電源ラインとの間に接続された第４のトランジスタと、入力信号が第１のレベルの時に前記第２のトランジスタを導通させると共に前記第４のトランジスタを導通させ、前記入力信号が第２のレベルの時に前記第３のトランジスタを導通させると共に前記第１のトランジスタを導通させる制御回路とを備え、前記第１のトランジスタのゲート耐圧は前記第３のトランジスタのゲート耐圧よりも小さく、前記第４のトランジスタのゲート耐圧は前記第２のトランジスタのゲート耐圧よりも小さいことを特徴とする。
【００１６】
本発明の第２のレベルシフタは、第１の電源ラインと第１のノードとの間に接続されゲートに入力信号を受ける第１のゲート耐圧を有する一導電型の第１のトランジスタと、第２の電源ラインと第２のノードとの間に接続されゲートが前記第１のノードに接続された前記第１のゲート耐圧よりも小さい第２のゲート耐圧を有する第二導電型の第２のトランジスタと、前記第２のノードと前記第１の電源ラインとの間に接続されゲートに前記入力信号の反転入力信号を受ける前記第１のゲート耐圧を有する前記一導電型の第３のトランジスタと、前記第２の電源ラインと第３のノードとの間に接続されゲートに前記入力信号を受ける前記第1の耐圧を有する前記第二導電型の第４のトランジスタと、前記第２の電源ラインと前記第２のノードとの間に接続されゲートに前記反転入力信号を受ける前記第２のゲート耐圧を有する前記第二導電型の第５のトランジスタと、前記第２のノードと前記第１の電源ラインとの間に接続されゲートが前記第３のノードに接続された前記第２のゲート耐圧を有する前記一導電型の第６のトランジスタとを備えることを特徴とする。
【００１７】
本発明の第３のレベルシフタは、第１の電源ラインと第１のノードとの間に接続され制御端子が第２のノードに接続された一導電型の第１のトランジスタと、前記第１の電源ラインと前記第２のノードとの間に接続され制御端子が前記第１のノードに接続された前記一導電型の第２のトランジスタと、前記第１のノードと第２の電源ラインとの間に接続され制御端子に入力信号を受ける第二導電型の第３のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続され制御端子に前記入力信号の反転入力信号を受ける前記第二導電型の第４のトランジスタと、前記第１の電源ラインと前記第２のノードとの間に接続され制御端子に前記反転入力信号を受ける前記一導電型の第５のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続され制御端子が第３のノードに接続された前記第二導電型の第６のトランジスタと、前記第１の電源ラインと前記第３のノードとの間に接続され制御端子に前記入力信号を受ける前記一導電型の第７のトランジスタと、前記第３のノードと前記第２の電源ラインとの間に接続され制御端子が前記第２のノードに接続された第二導電型の第８のトランジスタとを備え、前記第１、第２、第６、第８のトランジスタは、前記入力信号のレベルに応答して飽和領域で動作し、前記第３、第４、第５、第７のトランジスタは、前記入力信号のレベルにかかわらず非飽和領域で動作することを特徴とする。
【００１８】
上述のような構成により、出力信号の立ち上がり及び立ち下がりが入力信号の変化から同一のタイミングで起るため、出力信号のデューティ比が変化しない。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
【００２０】
【実施例】
本発明の実施例について、図１を参照しながら説明する。
【００２１】
ここでは、３．３Ｖの入力信号Ｖｉｎを１．２Ｖの出力信号Ｖｏｕｔにレベルシフトする場合のレベルシフタについて説明する。
【００２２】
まず本発明のレベルシフタ回路は、第１のレベルシフト回路１と、第２のレベルシフト回路２から構成されている。
【００２３】
第１のレベルシフト回路１は、Ｐ型ＭＯＳトランジスタＭＰ１及びＭＰ２と、Ｎ型ＭＯＳトランジスタＮＭ１及びＭＮ２とから構成される。Ｐ型ＭＯＳトランジスタＭＰ１は、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続されている。Ｐ型ＭＯＳトランジスタＭＰ２は、Ｐ型ＭＯＳトランジスタＭＰ１と同様に１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に、ドレインがＰ型ＭＯＳトランジスタＭＰ１のゲートに、ゲートがＰ型ＭＯＳトランジスタＭＰ１のドレインにそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＭＮ１は、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ１のドレインに接続され、ゲートは入力信号Ｖｉｎを受ける。Ｎ型ＭＯＳトランジスタＭＮ２は、Ｎ型ＭＯＳトランジスタＭＮ１と同様に３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ２のドレインに接続され、ゲートに入力信号Ｖｉｎの反転信号ＶｉｎＢを受ける。
【００２４】
第２のレベルシフト回路は、Ｐ型ＭＯＳトランジスタＭＰ３及びＭＰ４と、Ｎ型ＭＯＳトランジスタＭＮ３及びＭＮ４とから構成される。
【００２５】
Ｐ型ＭＯＳトランジスタＭＰ３は、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続され、ゲートに入力信号Ｖｉｎを受ける。Ｐ型ＭＯＳトランジスタＭＰ４は、Ｐ型ＭＯＳトランジスタＭＰ３と同様に、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続され、ゲートに反転信号ＶｉｎＢを受ける。Ｎ型ＭＯＳトランジスタＭＮ３は、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ３のドレインに、ゲートがＰ型ＭＯＳトランジスタＭＰ４のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ４は、Ｎ型ＭＯＳトランジスタＭＮ３と同様に、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ４のドレインに、ゲートがＰ型ＭＯＳトランジスタＭＰ３のドレインに接続されている。
【００２６】
なお、第１のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ１との接続点は、第２のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ３とＮ型ＭＯＳトランジスタＭＮ３との接続点と接続され、入力信号に対する負論理の出力信号（振幅１．２Ｖ）を取り出すことができる（負論理出力ノード）。同様に、第１のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２との接続点は、第２のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ４とＮ型ＭＯＳトランジスタＭＮ４との接続点と接続され、入力信号に対する正論理の出力信号（振幅１．２Ｖ）Ｖｏｕｔを取り出すことができる（正論理出力ノード）。
【００２７】
次に、本発明のレベルシフト回路の動作について、入力信号Ｖｉｎが３．３Ｖから０Ｖに変化する場合と、０Ｖから３．３Ｖに変化する場合とに分けて説明する。ここで、反転入力信号ＶｉｎＢを生成しているインバータＩＮＶ１は、飽和領域で動作するように設計されているため、その遅延時間については無視できるものとして説明する。
【００２８】
入力信号Ｖｉｎが３．３Ｖから０Ｖに変化する場合、すなわち、立ち下がる場合、第１のレベルシフト回路１内において、Ｎ型ＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎが０Ｖに変化することによってオフ状態、Ｎ型ＭＯＳトランジスタＭＮ２は、反転信号ＶｉｎＢが３．３Ｖに変化するためオン状態となる。Ｎ型ＭＯＳトランジスタＭＮ２がオンしたことにより、出力端子の電位及びＰ型ＭＯＳトランジスタＭＰ１のゲートの電位が低下するため、Ｐ型ＭＯＳトランジスタＭＰ１はオン状態となり、Ｐ型ＭＯＳトランジスタＭＰ２のゲートの電位が上昇し、Ｐ型ＭＯＳトランジスタＭＰ２はオフ状態となる。その結果、負論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ１により上昇し、正論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ２により下降する。この時、正論理出力ノード（出力端子）の電荷はＮ型ＭＯＳトランジスタＭＮ２によって引き抜かれているが、３．３Ｖ耐圧のトランジスタのソース・ドレイン間に１．２Ｖの電圧しかかかっていないため、Ｎ型ＭＯＳトランジスタＭＮ２は非飽和領域で動作をすることになる。そのため、Ｎ型ＭＯＳトランジスタの電流引き抜き能力（ソース・ドレイン間電流）は、飽和領域で動作する場合に比較して低下し、出力端子を０Ｖにするために時間がかかる。
【００２９】
第１のレベルシフト回路１と同様に、第２のレベルシフト回路２内では、入力信号Ｖｉｎが立ち下がったことに応答してＰ型ＭＯＳトランジスタＭＰ３がオン状態、反転信号ＶｉｎＢに応答してＰ型ＭＯＳトランジスタＭＰ４がオフ状態となる。Ｐ型ＭＯＳトランジスタＭＰ３がオンしたことにより、Ｎ型ＭＯＳトランジスタＭＮ４のゲート電位が上昇してオン状態となり、Ｐ型ＭＯＳトランジスタＭＰ４がオフしたことによりＰ型ＭＯＳトランジスタＭＰ４はオフ状態となる。その結果、負論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ３により上昇し、正論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ４により下降する。この時、Ｎ型ＭＯＳトランジスタＭＮ４はＰ型ＭＯＳトランジスタＭＰ３によりオン状態にされるため、Ｎ型ＭＯＳトランジスタＭＮ２に比べてゲート一段分動作が遅れるが、Ｎ型ＭＯＳトランジスタは１．２Ｖ耐圧のトランジスタで構成されているため、飽和領域で動作し高速に出力端子の電位を低下させることができる。
【００３０】
このように、Ｎ型ＭＯＳトランジスタＭＮ２が最初にオン状態となり出力端子の電荷を引きぬくと共にＮ型ＭＯＳトランジスタＭＮ４がゲート一段分遅れてオン状態となり出力端子の電荷を引きぬくため、入力信号がＯＶに変化したことに応答して出力信号が変化し始めるまでの時間を３．３Ｖ耐圧の非飽和領域で動作するＮ型ＭＯＳトランジスタＭＮ２で決定することができると共に、出力信号Ｖｏｕｔが１．２Ｖから０Ｖに変化する期間を１．２Ｖ耐圧の飽和領域で動作するＮ型ＭＯＳトランジスタＭＮ４で短くすることができる。
【００３１】
次に、入力信号Ｖｉｎが０Ｖから３．３Ｖに変化する場合、すなわち、立ち上がる場合、第２のレベルシフト回路内では、Ｐ型ＭＯＳトランジスタＭＰ３は、入力信号Ｖｉｎが３．３Ｖのためオフ状態となり、Ｐ型ＭＯＳトランジスタＭＰ４は、反転入力信号Ｖｉｎｂが０Ｖのためオン状態となる。Ｐ型ＭＯＳトランジスタＭＰ４がオン状態のため、出力端子及びゲートの電位が上昇しＮ型ＭＯＳトランジスタＭＮ３はオン状態、Ｐ型ＭＯＳトランジスタＭＰ３がオフ状態のため、ゲートの電位が低下しＮ型ＭＯＳトランジスタＭＮ４はオフ状態となる。その結果、正論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ４により上昇し、負論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ３により下降する。
【００３２】
この時、正論理出力ノード（出力端子）は、Ｐ型ＭＯＳトランジスタＭＰ４によって充電されているが、３．３Ｖ耐圧のトランジスタのソース・ドレイン間に１．２Ｖの電圧しかかかっていないため、Ｐ型ＭＯＳトランジスタＭＰ４は非飽和領域で動作することになる。そのため、Ｐ型ＭＯＳトランジスタＭＰ４の電流供給能力は、飽和領域で動作する場合に比較して低下しており、出力端子の電位を１．２Ｖまで上昇させるのに時間がかかる。
【００３３】
第１のレベルシフト回路１内において、Ｎ型ＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎが３．３Ｖのためオン状態、Ｎ型ＭＯＳトランジスタＭＮ２は、反転入力信号ＶｉｎＢが０Ｖのためオフ状態となる。Ｎ型ＭＯＳトランジスタＭＮ１がオン状態となりＰ型ＭＯＳトランジスタＭＰ２のゲートの電位が低下するためＰ型ＭＯＳトランジスタＭＰ２はオン状態となり、Ｎ型ＭＯＳトランジスタＭＮ２がオフ状態となりＰ型ＭＯＳトランジスタＭＰ２がオン状態のためＰ型ＭＯＳトランジスタＭＰ１はオフ状態となる。その結果、正論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ２により上昇し、負論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ１により下降する。この時、Ｐ型ＭＯＳトランジスタＭＰ２はＮ型ＭＯＳトランジスタＭＮ１によりオン状態にされるため、Ｐ型ＭＯＳトランジスタＭＰ４に比べてゲート一段分（Ｎ型ＭＯＳトランジスタＭＮ１の分）動作が遅れるが、Ｐ型ＭＯＳトランジスタＭＰ２は１．２Ｖ耐圧のトランジスタで構成されているため、飽和領域で動作し高速に出力端子の電荷を引き抜くことができる。
【００３４】
このように、Ｐ型ＭＯＳトランジスタＭＰ４が最初にオン状態となり出力端子を充電し始めると共にＰ型ＭＯＳトランジスタＭＰ２がゲート一段分遅れてオン状態となり出力端子の電荷を引きぬくため、入力信号が３．３Ｖに変化したことに応答して出力信号が変化し始めるまでの時間を３．３Ｖ耐圧の非飽和領域で動作するＰ型ＭＯＳトランジスタＭＰ４で決定することができると共に、出力信号Ｖｏｕｔが０Ｖから３．３Ｖに変化する期間を１．２Ｖ耐圧の飽和領域で動作するＰ型ＭＯＳトランジスタＭＰ２で短くすることができる。
【００３５】
このように、出力端子Ｖｏｕｔの電位が０Ｖおよび１．２Ｖに変化するいずれの場合も、非飽和領域で動作するゲート耐圧の高いトランジスタにより電位の変化を開始させ、続いて飽和領域で動作するゲート耐圧の低いトランジスタにより高速に電位を変化させることによって、殆どデューティ比を変化させること無く高い電圧から低い電圧へのレベルシフトを行うことができる。なお、正論理出力ノード側（出力端子側）の電位変化について説明をしたが、負論理出力ノード側（反転出力端子側）でも同様の動作原理により、逆の電位変化が起っている。
【００３６】
本発明を適用したレベルシフト回路のシミュレーション結果を、図２（ａ）〜（ｆ）に示す。入力信号を３．３Ｖ振幅、出力信号を１．３Ｖから０．８Ｖ振幅まで０．１Ｖ刻みで変化させたものについてシミュレーションを行なったが、入力信号の半分以下の電圧である１．３Ｖにレベルシフトしてもデューティ比は変化せず、さらに０．８Ｖに低下させてもデューティが変化しないことがわかる。
【００３７】
なお、上記実施例では、３．３Ｖ耐圧のトランジスタにより構成されたインバータＩＮＶ１がレベルシフト回路１及び２に含まれるように図示したが、ＡＳＩＣやマイクロプロセッサ等が２電源の場合には含めても良いが、単一電源の場合には、外部から入力信号と、反転信号とを供給する構成が良い。
【００３８】
また、上記実施例では、３．３Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ２及びＰ型ＭＯＳトランジスタＭＰ４が出力端子の電位変化の開始点を決めているが、充放電の期間は１．２Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ２及び１．２Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ４の電流供給能力によって決定される。したがって、Ｐ型ＭＯＳトランジスタＭＰ２の電流供給能力をＰ型ＭＯＳトランジスタＭＰ１よりも大きく、Ｎ型ＭＯＳトランジスタＭＮ４の電流供給能力をＮ型ＭＯＳトランジスタＭＮ３よりも大きくすることが好ましい。さらに、これら１．２Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ２及びＮ型ＭＯＳトランジスタＭＮ４を早くオン状態にするために、３．３Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ１の電流供給能力をＮ型ＭＯＳトランジスタＭＮ２よりも大きく、３．３Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ３の電流供給能力をＰ型ＭＯＳトランジスタＭＰ４よりも大きくすることが好ましい。
【００３９】
また、上記実施例では、３．３Ｖ振幅の入力信号を１．２Ｖ振幅の出力信号にレベルシフトするレベルシフト回路について説明したが、大きい振幅の入力信号を小さい振幅の出力信号に変換するものであれば、入力信号と出力信号の振幅とを適宜設定することができる。
【００４０】
【発明の効果】
以上説明したように、第１のレベルシフタ及び第２のレベルシフタの正論理出力ノード及び負論理出力ノードを接続することにより、入力信号に対して出力信号が立ち上がる場合及び立ち下がる場合のタイミングが変わらず、入力信号に対して出力信号のデューティ比が変化しない。したがって、入力信号と出力信号の振幅レベルの差が大きくなった場合にもデューティ比の変化しないレベルシフト回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施例であるレベルシフタの構成を示す回路図。
【図２】入力信号と出力信号の波形を示す図。
【図３】第１の従来のレベルシフタを示す回路図。
【図４】第１の従来のレベルシフタ回路の入力信号と出力信号の波形を示す図。
【図５】第１の従来のレベルシフタの一段目のインバータの入力と出力の関係を示す図。
【図６】第２の従来のレベルシフタを示す回路図
【符号の説明】
１ 第１レベルシフタ
２ 第２レベルシフタ
ＭＰ１、２ １．２Ｖ耐圧Ｐ型ＭＯＳトランジスタ
ＭＮ１、２ ３．３Ｖ耐圧Ｎ型ＭＯＳトランジスタ
ＭＰ３，４ ３．３Ｖ耐圧Ｐ型ＭＯＳトランジスタ
ＭＮ３．４ １．２Ｖ耐圧Ｎ型ＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、入力された信号のレベルを変換して出力するレベルシフタに関し、特に、入力された高レベルの信号を低レベルの信号にレベル変換するレベルシフタに関する。
【０００２】
【従来の技術】
近年、コンピュータのマザーボートに、ＡＳＩＣ、マイクロプロセッサ、メモリ、周辺回路等のデバイスが多数搭載されて、所望の機能を満たすよう設計されるマイクロコンピュータが増加している。特に、ＡＳＩＣやマイクロプロセッサでは、消費電力の低減及び高周波数での動作を要求されるため、内部で使用されている電源電圧の振幅が小さくなるように設計されている。例えば、内部電源電圧が２．５Ｖであり、この電圧は将来的に１．８Ｖ、１．５Ｖ、１．２Ｖと低下して行く傾向がある。
【０００３】
これに対して、ＪＥＤＥＣシステムインターフェース規格等により、各デバイス間でのデータの入出力は３．３Ｖで行なわれ、周辺回路等のデバイスは、３．３Ｖで動作するものが多い。このため、周辺回路と、ＡＳＩＣやマイクロプロセッサとは、異なる電圧で動作する状況が多くなってきている。したがって、ＡＳＩＣやマイクロプロセッサは、内部と外部との電圧差をレベルシフトするために入出力バッファを備えている。
【０００４】
このような、入出力バッファには、第１の従来技術として図３に示すように、インバータを複数個直列に接続してレベルシフトを行なうものが一般的に知られている（例えば、特許文献１参照）。
【０００５】
図３に示される、高い電圧を低い電圧にレベルシフトするこのレベルシフト回路は、ＶＤＤ（１．２Ｖ）とＧＮＤとの間に接続されると共に、ゲートが入力端子に共通に接続された３．３Ｖ耐圧のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにより構成される第１のインバータ回路と、Ｐ型ＭＯＳトランジスタとＮ型トランジスタのドレインにゲートが共通に接続されると共に、ＶＤＤ（１．２Ｖ）とＧＮＤとの間に接続された１．２Ｖ耐圧のＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとにより構成される第２のインバータ回路によって構成され、レベルシフト回路としての出力は、第２のインバータ回路を構成するトランジスタのドレインから取り出されている。
【０００６】
このような構成により、第１のインバータで３．３Ｖ振幅の入力信号を１．２Ｖ振幅の反転信号として出力し、第２のインバータで反転信号を更に反転して入力信号と同相の信号として出力することを可能としている。
【０００７】
また、別のレベルシフト回路として、第２の従来技術として図６に示すように、ＣＭＯＳインバータＩＮＶ１１と電流ミラーフリップフロップラッチ回路ＭＰ１３、１４、ＭＮ１３、１４とを備えたものもある（例えば、特許文献２参照）。
【０００８】
【特許文献１】
特開平３−１２５５１５号公報
【特許文献２】
特開平１１−２３９０５１号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、このような２つのインバータによってレベルシフタ回路を構成した場合、図４（ａ）〜（ｆ）に示すように、第１のインバータのＰ型ＭＯＳトランジスタのソース電圧が低くなって行くに従って、入力信号Ｖｉｎに対して出力信号Ｖｏｕｔのデューティ比が変化する。
【００１０】
以下、Ｎ型ＭＯＳトランジスタのしきい値電圧はＶｔｎ＝０．５Ｖ、Ｐ型ＭＯＳトランジスタのしきい値電圧はＶｔｐ＝０．５Ｖ、入力信号Ｖｉｎの振幅は３．３Ｖ、Ｖｄｄは１．２Ｖとして第１のインバータの動作について説明する。
【００１１】
第１のインバータの入出力の電圧波形は、図５に示すように、入力電圧Ｖｉｎが０Ｖから３．３Ｖに向かって変化する場合、Ｎ型ＭＯＳトランジスタのしきい値が０．５Ｖのため、Ｖｉｎが０．５Ｖになった時点でＮ型ＭＯＳトランジスタＭＮ１１がオンし、第１のインバータの出力信号Ｖｍｉｄは１．２Ｖから０Ｖに向けて変化する。これに対し、Ｖｉｎが３．３Ｖから０Ｖに向かって変化する場合には、３．３Ｖの電圧が０．７Ｖ（Ｐ型ＭＯＳトランジスタのしきい値が０．５Ｖで、ソースがＶｄｄ＝１．２Ｖに接続されている為、１．２Ｖ−０．５Ｖ＝０．７Ｖ）になった時点でＰ型ＭＯＳトランジスタＭＰ１１がオンし、第１のインバータの出力信号Ｖｍｉｄは、０Ｖから１．２Ｖに向けて変化をする。このように、Ｐ型ＭＯＳトランジスタのソースにはＶｄｄ＝１．２Ｖしか供給されていない為、Ｖｉｎが０Ｖから立ち上がる際のＮチャネルトランジスタがオンするまでにかかる時間Ｔ１とＶｉｎが３．３Ｖから立ち下がる際のＰチャネルトランジスタのオンするまでにかかる時間Ｔ２とが異なる。したがって、第１のインバータの出力信号Ｖｍｉｄのデューティ比が入力信号Ｖｉｎのデューティ比と異なるという問題が生じる。
【００１２】
第２の従来技術においては、Ｖｉｎが３．３Ｖから立ち下がる場合、インバータＩＮＶ１１がＶｉｎを反転して伝達することによりＮ型ＭＯＳトランジスタＭＮ１４がオンし、出力信号Ｖｏｕｔの電圧が０Ｖになるが、Ｖｉｎが０Ｖから立ち上がる場合、Ｎ型ＭＯＳトランジスタＭＮ１３がオンし、Ｐ型ＭＯＳトランジスタ１４のゲートの電荷を引き抜くことによって出力信号Ｖｏｕｔの電圧が１．２Ｖになる。上述のとおり、出力信号Ｖｏｕｔは、いずれかのＮ型ＭＯＳトランジスタＭＮ１３、１４のゲート電圧が３．３Ｖになることによって決定するが、出力電圧Ｖｏｕｔが０Ｖになる場合は、Ｎ型ＭＯＳトランジスタＭＮ１４がオンになるだけ、すなわちゲート一段分で出力が変化するのに対し、出力電圧Ｖｏｕｔが１．２Ｖになる場合は、Ｎ型ＭＯＳトランジスタＭＮ１３がオンした後にＰ型ＭＯＳトランジスタＭＰ１４がオンするため、ゲート二段分で出力が変化する。したがって、出力電圧Ｖｏｕｔが立ち上がる場合と、立ち下がる場合とでタイミングが異なり、第１の従来技術と同様に出力電圧Ｖｏｕｔのデューティ比が入力信号と異なるという問題が生じる。なお、インバータＩＮＶ１１は３．３Ｖ振幅で動作するため実質的な遅延は無いものとする。
【００１３】
このような第１及び第２の従来技術の問題は、信号が高周波になればなるほどまた、入力信号と出力信号の振幅差が大きければ大きいほど顕著になる。
【００１４】
したがって、本発明は、入力信号と出力信号の振幅差が大きくともデューティ比の変化が小さく、入力信号が高周波になっても安定した出力信号を供給することができるレベルシフト回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明のレベルシフタは、第１の電源ラインと出力ノードとの間に接続された第１のトランジスタと、前記出力ノードと第２の電源ラインとの間に接続された第２のトランジスタと、前記第１の電源ラインと前記出力ノードとの間に接続された第３のトランジスタと、前記出力ノードと前記第２の電源ラインとの間に接続された第４のトランジスタと、入力信号が第１のレベルの時に前記第２のトランジスタを導通させると共に前記第４のトランジスタを導通させ、前記入力信号が第２のレベルの時に前記第３のトランジスタを導通させると共に前記第１のトランジスタを導通させる制御回路とを備え、前記第１のトランジスタのゲート耐圧は前記第３のトランジスタのゲート耐圧よりも小さく、前記第４のトランジスタのゲート耐圧は前記第２のトランジスタのゲート耐圧よりも小さいことを特徴とする。
【００１６】
本発明の第２のレベルシフタは、第１の電源ラインと第１のノードとの間に接続されゲートに入力信号を受ける第１のゲート耐圧を有する一導電型の第１のトランジスタと、第２の電源ラインと第２のノードとの間に接続されゲートが前記第１のノードに接続された前記第１のゲート耐圧よりも小さい第２のゲート耐圧を有する第二導電型の第２のトランジスタと、前記第２のノードと前記第１の電源ラインとの間に接続されゲートに前記入力信号の反転入力信号を受ける前記第１のゲート耐圧を有する前記一導電型の第３のトランジスタと、前記第２の電源ラインと第３のノードとの間に接続されゲートに前記入力信号を受ける前記第1の耐圧を有する前記第二導電型の第４のトランジスタと、前記第２の電源ラインと前記第２のノードとの間に接続されゲートに前記反転入力信号を受ける前記第２のゲート耐圧を有する前記第二導電型の第５のトランジスタと、前記第２のノードと前記第１の電源ラインとの間に接続されゲートが前記第３のノードに接続された前記第２のゲート耐圧を有する前記一導電型の第６のトランジスタとを備えることを特徴とする。
【００１７】
本発明の第３のレベルシフタは、第１の電源ラインと第１のノードとの間に接続され制御端子が第２のノードに接続された一導電型の第１のトランジスタと、前記第１の電源ラインと前記第２のノードとの間に接続され制御端子が前記第１のノードに接続された前記一導電型の第２のトランジスタと、前記第１のノードと第２の電源ラインとの間に接続され制御端子に入力信号を受ける第二導電型の第３のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続され制御端子に前記入力信号の反転入力信号を受ける前記第二導電型の第４のトランジスタと、前記第１の電源ラインと前記第２のノードとの間に接続され制御端子に前記反転入力信号を受ける前記一導電型の第５のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続され制御端子が第３のノードに接続された前記第二導電型の第６のトランジスタと、前記第１の電源ラインと前記第３のノードとの間に接続され制御端子に前記入力信号を受ける前記一導電型の第７のトランジスタと、前記第３のノードと前記第２の電源ラインとの間に接続され制御端子が前記第２のノードに接続された第二導電型の第８のトランジスタとを備え、前記第１、第２、第６、第８のトランジスタは、前記入力信号のレベルに応答して飽和領域で動作し、前記第３、第４、第５、第７のトランジスタは、前記入力信号のレベルにかかわらず非飽和領域で動作することを特徴とする。
【００１８】
上述のような構成により、出力信号の立ち上がり及び立ち下がりが入力信号の変化から同一のタイミングで起るため、出力信号のデューティ比が変化しない。
【００１９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
【００２０】
【実施例】
本発明の実施例について、図１を参照しながら説明する。
【００２１】
ここでは、３．３Ｖの入力信号Ｖｉｎを１．２Ｖの出力信号Ｖｏｕｔにレベルシフトする場合のレベルシフタについて説明する。
【００２２】
まず本発明のレベルシフタ回路は、第１のレベルシフト回路１と、第２のレベルシフト回路２から構成されている。
【００２３】
第１のレベルシフト回路１は、Ｐ型ＭＯＳトランジスタＭＰ１及びＭＰ２と、Ｎ型ＭＯＳトランジスタＮＭ１及びＭＮ２とから構成される。Ｐ型ＭＯＳトランジスタＭＰ１は、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続されている。Ｐ型ＭＯＳトランジスタＭＰ２は、Ｐ型ＭＯＳトランジスタＭＰ１と同様に１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に、ドレインがＰ型ＭＯＳトランジスタＭＰ１のゲートに、ゲートがＰ型ＭＯＳトランジスタＭＰ１のドレインにそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＭＮ１は、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ１のドレインに接続され、ゲートは入力信号Ｖｉｎを受ける。Ｎ型ＭＯＳトランジスタＭＮ２は、Ｎ型ＭＯＳトランジスタＭＮ１と同様に３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ２のドレインに接続され、ゲートに入力信号Ｖｉｎの反転信号ＶｉｎＢを受ける。
【００２４】
第２のレベルシフト回路は、Ｐ型ＭＯＳトランジスタＭＰ３及びＭＰ４と、Ｎ型ＭＯＳトランジスタＭＮ３及びＭＮ４とから構成される。
【００２５】
Ｐ型ＭＯＳトランジスタＭＰ３は、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続され、ゲートに入力信号Ｖｉｎを受ける。Ｐ型ＭＯＳトランジスタＭＰ４は、Ｐ型ＭＯＳトランジスタＭＰ３と同様に、３．３Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＶｄｄ（１．２Ｖ）に接続され、ゲートに反転信号ＶｉｎＢを受ける。Ｎ型ＭＯＳトランジスタＭＮ３は、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ３のドレインに、ゲートがＰ型ＭＯＳトランジスタＭＰ４のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ４は、Ｎ型ＭＯＳトランジスタＭＮ３と同様に、１．２Ｖのゲート耐圧を有するトランジスタにより構成され、ソースがＧＮＤに、ドレインがＰ型ＭＯＳトランジスタＭＰ４のドレインに、ゲートがＰ型ＭＯＳトランジスタＭＰ３のドレインに接続されている。
【００２６】
なお、第１のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ１とＮ型ＭＯＳトランジスタＭＮ１との接続点は、第２のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ３とＮ型ＭＯＳトランジスタＭＮ３との接続点と接続され、入力信号に対する負論理の出力信号（振幅１．２Ｖ）を取り出すことができる（負論理出力ノード）。同様に、第１のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ２とＮ型ＭＯＳトランジスタＭＮ２との接続点は、第２のレベルシフト回路を構成するＰ型ＭＯＳトランジスタＭＰ４とＮ型ＭＯＳトランジスタＭＮ４との接続点と接続され、入力信号に対する正論理の出力信号（振幅１．２Ｖ）Ｖｏｕｔを取り出すことができる（正論理出力ノード）。
【００２７】
次に、本発明のレベルシフト回路の動作について、入力信号Ｖｉｎが３．３Ｖから０Ｖに変化する場合と、０Ｖから３．３Ｖに変化する場合とに分けて説明する。ここで、反転入力信号ＶｉｎＢを生成しているインバータＩＮＶ１は、飽和領域で動作するように設計されているため、その遅延時間については無視できるものとして説明する。
【００２８】
入力信号Ｖｉｎが３．３Ｖから０Ｖに変化する場合、すなわち、立ち下がる場合、第１のレベルシフト回路１内において、Ｎ型ＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎが０Ｖに変化することによってオフ状態、Ｎ型ＭＯＳトランジスタＭＮ２は、反転信号ＶｉｎＢが３．３Ｖに変化するためオン状態となる。Ｎ型ＭＯＳトランジスタＭＮ２がオンしたことにより、出力端子の電位及びＰ型ＭＯＳトランジスタＭＰ１のゲートの電位が低下するため、Ｐ型ＭＯＳトランジスタＭＰ１はオン状態となり、Ｐ型ＭＯＳトランジスタＭＰ２のゲートの電位が上昇し、Ｐ型ＭＯＳトランジスタＭＰ２はオフ状態となる。その結果、負論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ１により上昇し、正論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ２により下降する。この時、正論理出力ノード（出力端子）の電荷はＮ型ＭＯＳトランジスタＭＮ２によって引き抜かれているが、３．３Ｖ耐圧のトランジスタのソース・ドレイン間に１．２Ｖの電圧しかかかっていないため、Ｎ型ＭＯＳトランジスタＭＮ２は非飽和領域で動作をすることになる。そのため、Ｎ型ＭＯＳトランジスタの電流引き抜き能力（ソース・ドレイン間電流）は、飽和領域で動作する場合に比較して低下し、出力端子を０Ｖにするために時間がかかる。
【００２９】
第１のレベルシフト回路１と同様に、第２のレベルシフト回路２内では、入力信号Ｖｉｎが立ち下がったことに応答してＰ型ＭＯＳトランジスタＭＰ３がオン状態、反転信号ＶｉｎＢに応答してＰ型ＭＯＳトランジスタＭＰ４がオフ状態となる。Ｐ型ＭＯＳトランジスタＭＰ３がオンしたことにより、Ｎ型ＭＯＳトランジスタＭＮ４のゲート電位が上昇してオン状態となり、Ｐ型ＭＯＳトランジスタＭＰ４がオフしたことによりＰ型ＭＯＳトランジスタＭＰ４はオフ状態となる。その結果、負論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ３により上昇し、正論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ４により下降する。この時、Ｎ型ＭＯＳトランジスタＭＮ４はＰ型ＭＯＳトランジスタＭＰ３によりオン状態にされるため、Ｎ型ＭＯＳトランジスタＭＮ２に比べてゲート一段分動作が遅れるが、Ｎ型ＭＯＳトランジスタは１．２Ｖ耐圧のトランジスタで構成されているため、飽和領域で動作し高速に出力端子の電位を低下させることができる。
【００３０】
このように、Ｎ型ＭＯＳトランジスタＭＮ２が最初にオン状態となり出力端子の電荷を引きぬくと共にＮ型ＭＯＳトランジスタＭＮ４がゲート一段分遅れてオン状態となり出力端子の電荷を引きぬくため、入力信号がＯＶに変化したことに応答して出力信号が変化し始めるまでの時間を３．３Ｖ耐圧の非飽和領域で動作するＮ型ＭＯＳトランジスタＭＮ２で決定することができると共に、出力信号Ｖｏｕｔが１．２Ｖから０Ｖに変化する期間を１．２Ｖ耐圧の飽和領域で動作するＮ型ＭＯＳトランジスタＭＮ４で短くすることができる。
【００３１】
次に、入力信号Ｖｉｎが０Ｖから３．３Ｖに変化する場合、すなわち、立ち上がる場合、第２のレベルシフト回路内では、Ｐ型ＭＯＳトランジスタＭＰ３は、入力信号Ｖｉｎが３．３Ｖのためオフ状態となり、Ｐ型ＭＯＳトランジスタＭＰ４は、反転入力信号Ｖｉｎｂが０Ｖのためオン状態となる。Ｐ型ＭＯＳトランジスタＭＰ４がオン状態のため、出力端子及びゲートの電位が上昇しＮ型ＭＯＳトランジスタＭＮ３はオン状態、Ｐ型ＭＯＳトランジスタＭＰ３がオフ状態のため、ゲートの電位が低下しＮ型ＭＯＳトランジスタＭＮ４はオフ状態となる。その結果、正論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ４により上昇し、負論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ３により下降する。
【００３２】
この時、正論理出力ノード（出力端子）は、Ｐ型ＭＯＳトランジスタＭＰ４によって充電されているが、３．３Ｖ耐圧のトランジスタのソース・ドレイン間に１．２Ｖの電圧しかかかっていないため、Ｐ型ＭＯＳトランジスタＭＰ４は非飽和領域で動作することになる。そのため、Ｐ型ＭＯＳトランジスタＭＰ４の電流供給能力は、飽和領域で動作する場合に比較して低下しており、出力端子の電位を１．２Ｖまで上昇させるのに時間がかかる。
【００３３】
第１のレベルシフト回路１内において、Ｎ型ＭＯＳトランジスタＭＮ１は、入力信号Ｖｉｎが３．３Ｖのためオン状態、Ｎ型ＭＯＳトランジスタＭＮ２は、反転入力信号ＶｉｎＢが０Ｖのためオフ状態となる。Ｎ型ＭＯＳトランジスタＭＮ１がオン状態となりＰ型ＭＯＳトランジスタＭＰ２のゲートの電位が低下するためＰ型ＭＯＳトランジスタＭＰ２はオン状態となり、Ｎ型ＭＯＳトランジスタＭＮ２がオフ状態となりＰ型ＭＯＳトランジスタＭＰ２がオン状態のためＰ型ＭＯＳトランジスタＭＰ１はオフ状態となる。その結果、正論理出力ノードの電位は、Ｐ型ＭＯＳトランジスタＭＰ２により上昇し、負論理出力ノードの電位は、Ｎ型ＭＯＳトランジスタＭＮ１により下降する。この時、Ｐ型ＭＯＳトランジスタＭＰ２はＮ型ＭＯＳトランジスタＭＮ１によりオン状態にされるため、Ｐ型ＭＯＳトランジスタＭＰ４に比べてゲート一段分（Ｎ型ＭＯＳトランジスタＭＮ１の分）動作が遅れるが、Ｐ型ＭＯＳトランジスタＭＰ２は１．２Ｖ耐圧のトランジスタで構成されているため、飽和領域で動作し高速に出力端子の電荷を引き抜くことができる。
【００３４】
このように、Ｐ型ＭＯＳトランジスタＭＰ４が最初にオン状態となり出力端子を充電し始めると共にＰ型ＭＯＳトランジスタＭＰ２がゲート一段分遅れてオン状態となり出力端子の電荷を引きぬくため、入力信号が３．３Ｖに変化したことに応答して出力信号が変化し始めるまでの時間を３．３Ｖ耐圧の非飽和領域で動作するＰ型ＭＯＳトランジスタＭＰ４で決定することができると共に、出力信号Ｖｏｕｔが０Ｖから３．３Ｖに変化する期間を１．２Ｖ耐圧の飽和領域で動作するＰ型ＭＯＳトランジスタＭＰ２で短くすることができる。
【００３５】
このように、出力端子Ｖｏｕｔの電位が０Ｖおよび１．２Ｖに変化するいずれの場合も、非飽和領域で動作するゲート耐圧の高いトランジスタにより電位の変化を開始させ、続いて飽和領域で動作するゲート耐圧の低いトランジスタにより高速に電位を変化させることによって、殆どデューティ比を変化させること無く高い電圧から低い電圧へのレベルシフトを行うことができる。なお、正論理出力ノード側（出力端子側）の電位変化について説明をしたが、負論理出力ノード側（反転出力端子側）でも同様の動作原理により、逆の電位変化が起っている。
【００３６】
本発明を適用したレベルシフト回路のシミュレーション結果を、図２（ａ）〜（ｆ）に示す。入力信号を３．３Ｖ振幅、出力信号を１．３Ｖから０．８Ｖ振幅まで０．１Ｖ刻みで変化させたものについてシミュレーションを行なったが、入力信号の半分以下の電圧である１．３Ｖにレベルシフトしてもデューティ比は変化せず、さらに０．８Ｖに低下させてもデューティが変化しないことがわかる。
【００３７】
なお、上記実施例では、３．３Ｖ耐圧のトランジスタにより構成されたインバータＩＮＶ１がレベルシフト回路１及び２に含まれるように図示したが、ＡＳＩＣやマイクロプロセッサ等が２電源の場合には含めても良いが、単一電源の場合には、外部から入力信号と、反転信号とを供給する構成が良い。
【００３８】
また、上記実施例では、３．３Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ２及びＰ型ＭＯＳトランジスタＭＰ４が出力端子の電位変化の開始点を決めているが、充放電の期間は１．２Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ２及び１．２Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ４の電流供給能力によって決定される。したがって、Ｐ型ＭＯＳトランジスタＭＰ２の電流供給能力をＰ型ＭＯＳトランジスタＭＰ１よりも大きく、Ｎ型ＭＯＳトランジスタＭＮ４の電流供給能力をＮ型ＭＯＳトランジスタＭＮ３よりも大きくすることが好ましい。さらに、これら１．２Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ２及びＮ型ＭＯＳトランジスタＭＮ４を早くオン状態にするために、３．３Ｖ耐圧のＮ型ＭＯＳトランジスタＭＮ１の電流供給能力をＮ型ＭＯＳトランジスタＭＮ２よりも大きく、３．３Ｖ耐圧のＰ型ＭＯＳトランジスタＭＰ３の電流供給能力をＰ型ＭＯＳトランジスタＭＰ４よりも大きくすることが好ましい。
【００３９】
また、上記実施例では、３．３Ｖ振幅の入力信号を１．２Ｖ振幅の出力信号にレベルシフトするレベルシフト回路について説明したが、大きい振幅の入力信号を小さい振幅の出力信号に変換するものであれば、入力信号と出力信号の振幅とを適宜設定することができる。
【００４０】
【発明の効果】
以上説明したように、第１のレベルシフタ及び第２のレベルシフタの正論理出力ノード及び負論理出力ノードを接続することにより、入力信号に対して出力信号が立ち上がる場合及び立ち下がる場合のタイミングが変わらず、入力信号に対して出力信号のデューティ比が変化しない。したがって、入力信号と出力信号の振幅レベルの差が大きくなった場合にもデューティ比の変化しないレベルシフト回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施例であるレベルシフタの構成を示す回路図。
【図２】入力信号と出力信号の波形を示す図。
【図３】第１の従来のレベルシフタを示す回路図。
【図４】第１の従来のレベルシフタ回路の入力信号と出力信号の波形を示す図。
【図５】第１の従来のレベルシフタの一段目のインバータの入力と出力の関係を示す図。
【図６】第２の従来のレベルシフタを示す回路図
【符号の説明】
１ 第１レベルシフタ
２ 第２レベルシフタ
ＭＰ１、２ １．２Ｖ耐圧Ｐ型ＭＯＳトランジスタ
ＭＮ１、２ ３．３Ｖ耐圧Ｎ型ＭＯＳトランジスタ
ＭＰ３，４ ３．３Ｖ耐圧Ｐ型ＭＯＳトランジスタ
ＭＮ３．４ １．２Ｖ耐圧Ｎ型ＭＯＳトランジスタ
Claims (15)
- 第１の電源ラインと出力ノードとの間に接続された第１のトランジスタと、
前記出力ノードと第２の電源ラインとの間に接続された第２のトランジスタと、
前記第１の電源ラインと前記出力ノードとの間に接続された第３のトランジスタと、
前記出力ノードと前記第２の電源ラインとの間に接続された第４のトランジスタと、
入力信号が第１のレベルの時に前記第２のトランジスタを導通させると共に前記第４のトランジスタを導通させ、前記入力信号が第２のレベルの時に前記第３のトランジスタを導通させると共に前記第１のトランジスタを導通させる制御回路とを備え、
前記第１のトランジスタのゲート耐圧は前記第３のトランジスタのゲート耐圧よりも小さく、前記第４のトランジスタのゲート耐圧は前記第２のトランジスタのゲート耐圧よりも小さいことを特徴とするレベルシフタ。 - 前記制御回路は、前記第１の電源ラインと第１のノードとの間に接続されゲートが前記出力ノードに接続された第５のトランジスタと、前記第１のノードと前記第２の電源ラインとの間に接続されゲートに前記入力信号を受ける第６のトランジスタと、前記第１の電源ライン及び第２のノードとの間に接続されゲートに前記入力信号を受ける第７のトランジスタと、前記第２のノードと前記第２の電源ラインとの間に接続されゲートが前記出力ノードに接続された第８のトランジスタとを備えることを特徴とする請求項１記載のレベルシフタ。
- 前記制御回路は、前記入力信号の極性を反転した反転入力信号を生成して前記第２のトランジスタ及び前記第３のトランジスタのゲートに供給する反転回路を更に備えることを特徴とする請求項２記載のレベルシフタ。
- 前記第１、第４、第５、第８のトランジスタは第１のゲート耐圧を有し、前記第２、第３、第６、第７のトランジスタは第２のゲート耐圧を有することを特徴とする請求項２記載のレベルシフタ。
- 前記第２、第３のトランジスタは非飽和領域で動作することを特徴とする請求項１記載のレベルシフタ。
- 前記制御回路は、前記入力信号が前記第１のレベルの時には前記第４のトランジスタを導通させる前に前記第２のトランジスタを導通させ、前記入力信号が前記第２のレベルの時には前記第１のトランジスタを導通させる前に前記第３のトランジスタを導通させることを特徴とする請求項１記載のレベルシフタ。
- 前記第１のトランジスタの電流供給能力は前記第３のトランジスタの電流供給能力よりも大きく、前記第４のトランジスタの電流供給能力は前記第２のトランジスタの電流供給能力よりも大きいことを特徴とする請求項１記載のレベルシフタ。
- 前記第１のトランジスタのゲート耐圧及び前記第４のトランジスタのゲート耐圧は、前記出力ノードに出力される出力信号の電圧振幅と同じであることを特徴とする請求項１記載のレベルシフタ。
- 前記２のトランジスタのゲート耐圧及び前記第３のトランジスタのゲート耐圧は、前記入力信号の電圧振幅と同じであることを特徴とする請求項１記載のレベルシフタ。
- 前記第１のノードと前記第２のノードとは電気的に接続されていることを特徴とする請求項２記載のレベルシフト回路。
- 前記第１のトランジスタ及び前記第４のトランジスタは、飽和領域で動作する高速且つ高い電流供給能力をもつトランジスタにより構成され、前記第２のトランジスタ及び前記第３のトランジスタは、非飽和領域で動作する低速且つ低い電流供給能力をもつトランジスタにより構成されていることを特徴とする請求項１記載のレベルシフタ。
- 第１の電源ラインと第１のノードとの間に接続されゲートに入力信号を受ける第１のゲート耐圧を有する第一導電型の第１のトランジスタと、
第２の電源ラインと第２のノードとの間に接続されゲートが前記第１のノードに接続された前記第１のゲート耐圧よりも小さい第２のゲート耐圧を有する第二導電型の第２のトランジスタと、
前記第２のノードと前記第１の電源ラインとの間に接続されゲートに前記入力信号の反転入力信号を受ける前記第１のゲート耐圧を有する前記第一導電型の第３のトランジスタと、
前記第２の電源ラインと第３のノードとの間に接続されゲートに前記入力信号を受ける前
記第１のゲート耐圧を有する前記第二導電型の第４のトランジスタと、
前記第２の電源ラインと前記第２のノードとの間に接続されゲートに前記反転入力信号を受ける前記第１のゲート耐圧を有する前記第二導電型の第５のトランジスタと、
前記第２のノードと前記第１の電源ラインとの間に接続されゲートが前記第３のノードに接続された前記第２のゲート耐圧を有する前記第一導電型の第６のトランジスタとを備えることを特徴とするレベルシフタ。 - 前記第１のノードと前記第２の電源ラインとの間に接続されゲートが前記第２のノードに接続された前記第２のゲート耐圧を有する前記第二導電型の第７のトランジスタと、
前記第３のノードと前記第１の電源ラインとの間に接続されゲートが前記第２のノードに接続された前記第２のゲート耐圧を有する前記第一導電型の第８のトランジスタとを備えることを特徴とする請求項１２記載のレベルシフタ。 - 前記第１のノードと前記第３のノードとは電気的に接続されていることを特徴とする請求項１３記載のレベルシフタ。
- 第１の電源ラインと第１のノードとの間に接続され制御端子が第２のノードに接続された第一導電型の第１のトランジスタと、
前記第１の電源ラインと前記第２のノードとの間に接続され制御端子が前記第１のノードに接続された前記第一導電型の第２のトランジスタと、
前記第１のノードと第２の電源ラインとの間に接続され制御端子に入力信号を受ける第二導電型の第３のトランジスタと、
前記第２のノードと前記第２の電源ラインとの間に接続され制御端子に前記入力信号の反転入力信号を受ける前記第二導電型の第４のトランジスタと、
前記第１の電源ラインと前記第２のノードとの間に接続され制御端子に前記反転入力信号を受ける前記第一導電型の第５のトランジスタと、
前記第２のノードと前記第２の電源ラインとの間に接続され制御端子が第３のノードに接続された前記第二導電型の第６のトランジスタと、
前記第１の電源ラインと前記第３のノードとの間に接続され制御端子に前記入力信号を受ける前記第一導電型の第７のトランジスタと、
前記第３のノードと前記第２の電源ラインとの間に接続され制御端子が前記第２のノードに接続された第二導電型の第８のトランジスタとを備え、
前記第１、第２、第６、第８のトランジスタは、前記入力信号のレベルに応答して飽和領域で動作し、前記第３、第４、第５、第７のトランジスタは、前記入力信号のレベルにかかわらず非飽和領域で動作することを特徴とするレベルシフタ。
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