JP2000332586A - パワーオンリセット回路 - Google Patents

Abstract

(57)【要約】 【課題】電源電圧が瞬間的に遮断され即時に回復するよ
うな瞬断時にも、正確にリセット信号を発生できるパワ
ーオンリセット回路を提供する。 【解決手段】パワーオンリセット回路を、電源電圧の上
昇に対して遅延を持って電荷を充電するスイッチ回路１
０及び充電回路１１と、電源電圧が低下した時に回路内
部に充電されている電荷を放電する第１の放電回路１２
と、充電回路の電圧がある一定のレベル以上にあること
を検出しリセット信号或いはリセット解除信号を発生す
る波形整形回路１３と、波形整形回路の接地レベルをＭ
ＯＳトランジスタのしきい値電圧ぶん上昇させる第２の
放電回路１４から構成する。 【効果】電源電圧が低下或いは遮断する場合には、電圧
の減少に伴って出力信号レベルも遷移するので、瞬間的
な電源電圧の変化にも対応できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路のパ
ワーオンリセット回路に係り、詳しくは電源を投入した
際あるいは電源電圧が低下した際に集積回路を初期化す
るためのリセット信号を発生するパワーオンリセット回
路に関する。

【０００２】

【従来の技術】半導体集積回路では、電源が投入された
際に、あるいは電源電圧が低下または遮断された際に、
電源電圧値を検出して回路を初期化するためのリセット
信号を発生するパワーオンリセット回路が、半導体集積
回路の誤動作を防止するために必要である。

【０００３】従来、この種のパワーオンリセット回路
は、電源が投入されて、ある電圧レベルに達するとリセ
ット信号を発生する。これらパワーオンリセット回路
は、集積回路が動作中に電源電圧が低下あるいは遮断さ
れた場合でも、電源電圧の電圧値に応じて信号を発生さ
せることができる。

【０００４】このようなパワーオンリセット回路として
は、例えば、特開平１０−３８９８２号公報に述べられ
ている回路がある。この回路に代表されるように、従来
のパワーオンリセット回路は、電源電圧が遮断された際
に、それまで回路内にたまっていた電源電圧による電荷
を、ＭＯＳトランジスタ等を通して電源側に放電してい
る。この放電にかかる時間は、充電にかかる時間と同程
度になる。

【０００５】

【発明が解決しようとする課題】しかし、前述した従来
例のパワーオンリセット回路の構成では、電源電圧の遮
断が瞬間的に起こり、次の瞬間には電圧が回復するよう
な瞬断時においても、これを検出してリセット信号を生
成するようには考慮されていなかった。

【０００６】また、ＭＯＳトランジスタは放電すべき電
圧のレベルがトランジスタのしきい値まで下がると電流
の伝達経路を閉じてしまうため、放電時には回路内にし
きい値レベルの電荷が残る。この電荷は電源電圧が遮断
された状態を続ければ自然に放電されるが、放電にかか
る時間はさらに長くなる。従って、瞬断のようにすぐに
電源電圧が回復する際には放電が間に合わず、パワーオ
ンリセット回路が正常に動作しないことがある。

【０００７】そこで、本発明の目的は、電源電圧が瞬間
的に遮断し即座に回復する瞬断時においても正確にリセ
ット信号を生成することができるパワーオンリセット回
路を提供することにある。すなわち、電源電圧が上昇す
る際には、電圧値が充分上昇してからリセット解除信号
を生成し、電源電圧が下降する際には電圧の遷移に従っ
て出力信号を遷移させるパワーオンリセット回路を提供
することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、本発明に係るパワーオンリセット回路は、電源電圧
端子と第１のノードとの間に接続されたスイッチ回路
と、第１のノードと接地端子との間に接続され上記スイ
ッチ回路を介して電源からの電荷を充電する充電回路
と、上記電源電圧端子と上記第１のノードとの間に上記
スイッチ回路と並列に接続され電源が低下あるいは遮断
された際に上記充電回路に充電された電荷を放電する第
１の放電回路と、上記第１のノードに伝えられた信号を
整形して出力する波形整形回路と、該波形成形回路の接
地レベルを上昇させる第２の放電回路とを備えたことを
特徴とするものである。

【０００９】上記パワーオンリセット回路において、ス
イッチ回路はソース・ドレイン経路の抵抗がゲートに印
加する電圧により制御されるＭＯＳトランジスタにより
構成し、充電回路はＭＯＳトランジスタのゲート酸化膜
を利用した容量により構成し、第１の放電回路はダイオ
ード接続したＭＯＳトランジスタにより構成し、波形整
形回路は２段のＣＭＯＳインバータ回路により構成し、
第２の放電回路はダイオード接続したＭＯＳトランジス
タを用いて上記波形整形回路の接地レベルをＭＯＳトラ
ンジスタのしきい値電圧のぶん上昇させる構成とすれば
好適である。

【００１０】また、上記波形整形回路の出力信号の電圧
レベルを変換するレベル変換回路を更に設けることがで
きる。

【００１１】この場合、上記レベル変換回路をＣＭＯＳ
回路により構成すれば好適である。

【００１２】また、上記いずれかのパワーオンリセット
回路を複数個直列接続した構成を有するパワーオンリセ
ット回路としてもよい。

【００１３】

【発明の実施の形態】以下、本発明に係るパワーオンリ
セット回路の実施の形態について説明する。図１のブロ
ック図に示すように、本発明に係るパワーオンリセット
回路の好適な実施の形態は、電源電圧ＶＤＤの上昇に対
して遅延を持って電荷を充電するためのスイッチ回路１
０および充電回路１１と、電源電圧ＶＤＤが低下した時
に回路内部に充電されている電荷を放電するための第１
の放電回路１２と、充電回路１１の電圧レベルに応じて
リセット信号の信号波形に変換するための波形整形回路
１３と、波形整形回路１３の接地レベルをＭＯＳトラン
ジスタのしきい値電圧ぶん上昇させるための第２の放電
回路１４とから構成したパワーオンリセット回路であ
る。

【００１４】このように構成したパワーオンリセット回
路は、充電回路１１の電圧がある一定のレベル以上にな
った場合にリセット信号あるいはリセット解除信号を発
生する。電源電圧ＶＤＤが低下あるいは遮断する場合、
第１の放電回路１２により充電回路１１に貯えられた電
荷が放電されることにより、電源電圧ＶＤＤの減少に伴
って出力信号レベルも遷移するので、瞬間的な電源電圧
の変化にも対応が可能となる。

【００１５】また、上記構成のパワーオンリセット回路
では、波形整形回路１３からのリセット信号出力は、第
２の放電回路１４により電圧レベルが変化している可能
性がある。この場合、不完全なリセット信号を受けた半
導体集積回路は、貫通電流を生じて電力消費を増加させ
てしまう可能性がある。そこで、図３のブロック図に示
すように、このパワーオンリセット回路の出力部分に、
さらにレベル変換回路１５を接続した構成とし、この出
力をリセット信号として用いれば、上記貫通電流が生じ
る危険を防止することができる。

【００１６】また更に、このレベル変換回路の出力に反
転出力端子を更に設けることにより上記パワーオンリセ
ット回路を、容易に多段に接続することが可能となり、
パワーオンリセット回路の電源電圧の立上がりに対する
パワーオンリセットの反応時間を制御することができ
る。

【００１７】

【実施例】次に、本発明に係るパワーオンリセット回路
の具体的な実施例につき、添付図面を参照しながら以下
詳細に説明する。

【００１８】＜実施例１＞図２は本発明に係るパワーオ
ンリセット回路の第１の実施例を示す回路図であり、図
１に示した実施の形態をより具体的に示した回路構成図
である。図２において参照符号ＭＰ１は、ゲートが接地
電圧ＶＳＳに接続され、ドレイン・ソース経路が電源電
圧ＶＤＤとノードＮ１間に接続されたｐ型ＭＯＳトラン
ジスタを示し、図１のスイッチ回路１０を構成してい
る。なお、スイッチ回路１０の抵抗はｐ型ＭＯＳトラン
ジスタＭＰ１の、ゲートの電圧による調節、またはトラ
ンジスタ寸法による調節で変化させることができる。

【００１９】半導体集積回路の電源端子（不図示）に投
入される電源電圧ＶＤＤは、ｐ型ＭＯＳトランジスタＭ
Ｐ１で構成したスイッチ回路を介し、ノードＮ１と接地
電圧ＶＳＳ間に接続された容量Ｃ１からなる充電回路１
１に印加されることにより、電荷を容量Ｃ１に充電す
る。ここで容量Ｃ１は、ｎ型ＭＯＳトランジスタのソー
スとドレインを接地端子ＶＳＳに接続し、ゲートをノー
ドＮ１に接続したゲート容量を用いることができる。

【００２０】また、ドレインを電源電圧ＶＤＤに接続
し、ゲートとソースを短絡してノードＮ１に接続したダ
イオード接続のｎ型ＭＯＳトランジスタＭＮ１により図
１に示した第１の放電回路１２を構成し、電源電圧ＶＤ
ＤとノードＮ２間にＣＭＯＳからなる２段のインバータ
ＩＶ１とＩＶ２により波形整形回路１３を構成する。

【００２１】このように構成した本実施例のパワーオン
リセット回路は、ノードＮ１の電圧が一定値を超える
と、波形整形回路１３がリセット解除信号を生成し、出
力端子ＯＵＴから信号を出力する。すなわち、電源投入
時に電源電圧ＶＤＤが一定値になったことを検出し、リ
セット解除信号を生成するパワーオンリセットの役目を
果たすことができる。

【００２２】このパワーオンリセット回路がリセット解
除信号を出力し電源電圧が一度安定した後、電源電圧Ｖ
ＤＤが低下あるいは遮断されると、容量Ｃ１（充電回
路）に蓄積されている電荷はノードＮ１からｐ型ＭＯＳ
トランジスタＭＰ１（スイッチ回路）およびｎ型ＭＯＳ
トランジスタＭＮ１（第１の放電回路）を経て電源端子
へ放電される。ｐ型ＭＯＳトランジスタＭＰ１で構成し
たスイッチ回路１０だけでは充分に放電されるまでに時
間がかかるが、スイッチ回路と並列に設けたダイオード
接続のｎ型ＭＯＳトランジスタＭＮ１からなる第１の放
電回路１２により電源電圧ＶＤＤの低下と同時に放電を
行う事ができる。

【００２３】しかし、第１の放電回路１２がＭＯＳトラ
ンジスタで構成されているので、ＭＯＳトランジスタの
しきい値電圧以下まで放電を行う事ができない。そこ
で、波形整形回路１３と接地端子ＶＳＳの間に、ダイオ
ード接続のｎ型ＭＯＳトランジスタＭＮ２で構成した図
１に示した第２の放電回路１４を接続する事により、波
形整形回路１３における接地レベルをＭＯＳトランジス
タのしきい値電圧ぶん上昇させることができる。これに
より、第１の放電回路１２が放電できずに充電回路１１
に残存してしまう電荷による電圧レベルを相殺すること
ができる。

【００２４】従って、電源電圧ＶＤＤが低下または遮断
される際に、本実施例のパワーオンリセット回路の出力
端子ＯＵＴの電圧は電源電圧ＶＤＤと共に信号レベルを
下げていくことができ、電源が即時に回復する瞬断の際
にも、再びリセットおよびリセット解除信号を発生する
事ができる。

【００２５】すなわち、図２のように構成することによ
り、図１に示した実施の形態で説明した動作を行うパワ
ーオンリセット回路を実現することができる。

【００２６】ここで、図７、図８、図９〜図１１を用い
て、本実施例の回路と従来のパワーオンリセット回路の
動作を比較して説明する。

【００２７】図７は、従来のパワーオンリセット回路の
最も単純な構成図である。電源電圧ＶＤＤを、抵抗Ｒと
容量Ｃを用いてノードＮ１に充電する。ノードＮ１の電
圧が所定の値（すなわちインバータＩＮＶ１のｎ型ＭＯ
Ｓトランジスタのしきい値）を超えると、波形整形回路
１３を構成するインバータ回路ＩＮＶ１，ＩＮＶ２が反
転し、出力端子ＯＵＴに出力信号が発生する。この動作
をシミュレーションして横軸に時間、縦軸に電圧をとっ
て示した動作波形の一例が、図９である。

【００２８】図９に示すように、図７の構成のパワーオ
ンリセット回路では、電源が投入され電源電圧ＶＤＤの
電位が例えば１．８Ｖ／１０μｓの遷移時間で上昇する
と、ノードＮ１の電位は容量Ｃと抵抗Ｒによる時定数に
従って容量Ｃへの充電と共に徐々に上昇する。ノードＮ
１の電位が、インバータＩＮＶ１のｎチャネルＭＯＳト
ランジスタをオンにするハイ（Ｈ）電位に達した時点で
インバータＩＮＶ１がロー（Ｌ）電位になり、インバー
タＩＮＶ２の出力がローからハイに反転する結果、出力
端子ＯＵＴよりリセット解除信号ハイが出力される。こ
の場合、電源電圧ＶＤＤが一定となってから出力端子Ｏ
ＵＴから信号が立ち上がる迄に遅延が見られる。

【００２９】２０μｓの時点で電源が遮断し、電源電圧
ＶＤＤの電圧が低下し始めた場合、出力端子ＯＵＴの電
位も電源電圧の低下と共に低下し、ノードＮ１の電位は
容量Ｃに充電されていた電荷が抵抗Ｒと容量Ｃによる時
定数に従って放電するに従い徐々に低下している。

【００３０】４０μｓの時点で、電源が回復し電源電圧
ＶＤＤの電位が上昇し始めた場合、すなわち電源が遮断
し即座に回復した瞬断時の場合、容量Ｃは未だ充分に放
電しきっていないためノードＮ１に電位が残り、この電
位により電源電圧ＶＤＤが低い間はインバータＩＮＶ１
はノードＮ１の入力電位をハイ状態であると誤って判断
し、このため電源電圧ＶＤＤが所定の電圧に達していな
くても出力端子ＯＵＴがハイを出力するために、出力端
子ＯＵＴの電位が電源電圧ＶＤＤとともに上昇し始める
誤動作が生じる。

【００３１】電源電圧ＶＤＤがさらに上昇した５０μｓ
付近の時点では、電源電圧ＶＤＤ及びノードＮ１の電位
が、まだ所定の電位まで達していない状態、すなわちノ
ードＮ１の電位はインバータＩＮＶ１の入力電位として
はロー状態であると正常に検知され、出力端子ＯＵＴか
らはロー電位が出力されている。

【００３２】さらに時間が経過し電源電圧ＶＤＤが所定
の電圧に達した５５μｓ付近の時点では、ノードＮ１の
電位が上昇して所定の電位を超え、インバータＩＮＶ１
が反転し、出力端子ＯＵＴからリセット解除信号のハイ
電位が出力される。

【００３３】すなわち、図７に示したパワーオンリセッ
ト回路では、図９に示した動作波形図の４０μｓ〜５０
μｓの間に、誤動作による電圧出力が出力端子ＯＵＴに
現れている。これは、電源電圧ＶＤＤの遷移に追随して
容量Ｃの電荷を充放電しきれないために起こる誤動作で
ある。また、図示はしていないが、電源電圧ＶＤＤの遷
移時間が１．８Ｖ／１００μｓと長い場合には、電源電
圧ＶＤＤの立ち上がり時にも、出力端子ＯＵＴの電位が
同様に遷移してしまいパワーオンリセット機能を果たさ
なかった。従って、抵抗Ｒと容量Ｃを用いたパワーオン
リセット回路では、対応できる電源電圧の遷移時間が限
定されてしまう。なお、この時間の値は一例であり、容
量Ｃ及び抵抗Ｒの値により変化する。

【００３４】図８に示した従来のパワーオンリセット回
路では、図７の回路における抵抗Ｒの代わりにゲート接
地のｐ型ＭＯＳトランジスタＭＰ１を用い、容量Ｃの代
わりにソースとドレインを接地端子ＶＳＳに接続し、ゲ
ートをノードＮ１に接続したｎ型ＭＯＳトランジスタか
らなるゲート容量Ｃ１を用いている。

【００３５】このように構成したパワーオンリセット回
路の動作をシミュレーションした動作波形の一例が、図
１０である。動作は基本的には、図７と同様であるが、
図７に比べてノードＮ１の変化が早いのは、設定したｐ
型ＭＯＳトランジスタＭＰ１とゲート容量Ｃ１による時
定数が小さいためである。電源電圧ＶＤＤ遮断後のノー
ドＮ１の電位の低下がほぼ一定値で止まっているのは、
ｐ型ＭＯＳトランジスタＭＰ１のしきい値Ｖｔｈで容量
Ｃ１の放電が制限されるためである。この残り電圧の為
に、図７と同様に、電源電圧ＶＤＤが瞬断から回復した
４０μｓ付近の時点の動作に誤動作が生じている。

【００３６】すなわち、図８の構成の場合は、ノードＮ
１に蓄えられている電荷は電源電圧ＶＤＤが低下する際
に、ｐ型ＭＯＳトランジスタＭＰ１を介して放電される
が、放電に長時間かかることと、上記したようにトラン
ジスタのしきい値ぶんの電荷が残ってしまうことから、
再び電源電圧ＶＤＤが回復した時には、パワーオンリセ
ット機能を果たせなくなっている。

【００３７】これに対して、図１１に示した本実施例の
パワーオンリセット回路の動作波形図では、ノードＮ１
の電位は瞬断時の電源電圧ＶＤＤとほぼ同じに推移し、
図８と比較してわかるように３０μｓ〜４０μｓの電源
電圧ＶＤＤが０Ｖの期間において、ｐ型ＭＯＳトランジ
スタＭＰ１のしきい値以下まで充分低下し、瞬断時にお
ける電源電圧回復後の動作に誤動作は見られない。電源
電圧ＶＤＤが所定電圧に達しない間は出力端子ＯＵＴか
らはロー電位が正常に出力され、所定電圧に達した時点
ではハイ電位のリセット解除信号が出力されている。

【００３８】すなわち、電源電圧が低下または遮断され
る際に、本実施例のパワーオンリセット回路の出力端子
ＯＵＴの電圧は、電源電圧ＶＤＤと共に信号レベルを下
げていくことができ、電源が即時に回復する瞬断の際に
も、再びリセットおよびリセット解除信号を発生できて
いることがわかる。

【００３９】＜実施例２＞図４は、本発明に係るパワー
オンリセット回路の第２の実施例を示す回路図であり、
図３に示した実施の形態をより具体的に示した回路構成
図である。なお、第１の実施例で示した図２と同一の構
成部分には、同一の参照符号を付して、その詳細な説明
は省略する。すなわち、レベル変換回路１５を波形整形
回路１３と出力端子ＯＵＴ間に設けている点が実施例１
と相異する。このレベル変換回路１５は、次のように構
成している。

【００４０】電源電圧ＶＤＤとノードＮ３間にソース・
ドレイン経路が接続され波形整形回路１３の出力信号を
入力とするインバータＩＮＶ３と、電源電圧ＶＤＤとノ
ードＮ４間にソース・ドレイン経路が接続され波形整形
回路１３内のインバータＩＮＶ１の出力信号を入力とす
るインバータＩＮＶ４と、ドレインがノードＮ３に接続
されゲートにインバータＩＮＶ４の出力が接続されたソ
ース接地のｎ型ＭＯＳトランジスタＭＮ３と、ドレイン
がノードＮ４に接続されゲートにインバータＩＮＶ３の
出力が接続されたソース接地のｎ型ＭＯＳトランジスタ
ＭＮ４と、電源電圧ＶＤＤと接地電圧ＶＳＳ間にソース
・ドレイン経路が接続されインバータＩＮＶ３の出力信
号を入力とし出力が出力端子ＯＵＴに接続されたインバ
ータＩＮＶ５と、電源電圧ＶＤＤと接地電圧ＶＳＳ間に
ソース・ドレイン経路が接続されインバータＩＮＶ４の
出力信号を入力とし出力が出力端子ＯＵＴＢに接続され
たインバータＩＮＶ６とから構成される。

【００４１】なお、出力ＯＵＴＢは出力ＯＵＴの反転信
号であり、後述するような多段接続をしない場合には、
出力端子として取り出す必要は無い。

【００４２】このように波形整形回路１３の後段に、Ｃ
ＭＯＳからなるインバータＩＮＶ３〜ＩＮＶ６とｎ型Ｍ
ＯＳトランジスタＭＮ３，ＭＮ４とから構成されたレベ
ル変換回路１５を設けたことにより、本実施例のパワー
オンリセット回路は、出力端子ＯＵＴ，ＯＵＴＢの電圧
レベルを補償できるので、次のような利点がある。以
下、この点について簡単に述べる。

【００４３】図１および図２に示したパワーオンリセッ
ト回路では、波形整形回路１３の接地レベルが第２の放
電電回路１４によってＭＯＳトランジスタのしきい値電
圧だけ上げられている。この出力信号を受け取った半導
体集積回路では、信号レベルが異なるために貫通電流を
発生し、消費電力を増加させてしまう可能性がある。こ
れに対して本実施例のパワーオンリセット回路は、出力
端子ＯＵＴ，ＯＵＴＢの電圧レベルの相異を補償できる
ので、信号レベルの相異により生じ得る上記のような可
能性を防ぐことができる。

【００４４】図１２は、本実施例のパワーオンリセット
回路の出力端子ＯＵＴの動作波形である。実施例１の動
作波形の図１１と同様に、瞬断時においても誤動作する
ことなくリセットおよびリセット解除信号を出力できて
いることがわかる。

【００４５】また、図１１では出力端子ＯＵＴの電圧の
立ち上がり時にダイオードＭＮ２の影響による波形のく
びれが見られたが、本実施例の動作波形では見られな
い。これは、レベルシフト回路１５により、出力回路の
インバータＩＮＶ５，ＩＮＶ６の低電圧側がダイオード
を介さずに接地電位ＶＳＳに固定されたからである。

【００４６】なお、図１２において、ノードＮ１の電位
の変化は、実施例１の図１１に示したノードＮ１の波形
と同じであるので、図示を省略してある。

【００４７】図５は、本実施例のパワーオンリセット回
路をブロック図化して示したものである。スイッチ回路
１０にあたるｐ型ＭＯＳトランジスタＭＰ１のゲート部
分を入力端子ＩＮとし、レベル変換回路１５の出力部分
をＯＵＴ、その否定（反転）出力をＯＵＴＢとして示し
てある。

【００４８】＜実施例３＞図６は、本発明に係るパワー
オンリセット回路の第３の実施例を示す回路ブロック図
である。すなわち、本実施例は電源電圧ＶＤＤの立ち上
がりに対するパワーオンリセットの反応時間を制御する
ために、第２の実施例のパワーオンリセット回路を多段
に接続したものである。図６では、一例として４段接続
した場合を示してある。ただし、第２の実施例で示した
回路は、ブロック図化した図５を用いて表わしている。

【００４９】ここで、図１３に本実施例の動作波形を示
す。本実施例の多段接続したパワーオンリセット回路の
場合も、第１及び第２の実施例と同様に、電源電圧ＶＤ
Ｄが低下する際には電圧変化に即して出力電圧ＯＵＴが
遷移し、瞬断に正常に対応できている。さらに、図１３
の動作波形図では、出力端子ＯＵＴの電圧の立ち上がり
開始時刻が、１段の場合の動作波形図に相当する図１２
と比べて遅くなっていることがわかる。

【００５０】このようにパワーオンリセット回路を多段
に接続した構成とし、回路の接続段数を変える事によっ
て、電源電圧ＶＤＤの立ち上がり時にリセット解除信号
が発生するタイミングを任意に遅らせる事ができる。ま
た、電源電圧ＶＤＤの遷移時間が１．８Ｖ／５０μｓや
１．８Ｖ／１００μｓというように遅くなる場合、回路
の接続段数を増やすことによって、正確なパワーオンリ
セット回路の機能を果たすことができる。

【００５１】以上、本発明の実施例について説明した
が、本発明は前記実施例に限定されることなく、本発明
の精神を逸脱しない範囲内において種種の設計変更をな
し得ることは勿論である。例えば、図１及び図２で示し
たパワーオンリセット回路を図６のように多段接続する
ために、それぞれ図１４及び図１５に示したように波形
整形回路１３に反転出力を取り出す出力端子ＯＵＴＢを
設けた構成にしても良いことは言うまでもない。

【００５２】

【発明の効果】前述した実施例の説明から明らかなよう
に、本発明に係るパワーオンリセット回路は、起動時等
に電源電圧が上昇する際には電圧が一定値以上に上昇す
るとリセット解除信号を発生し、電源電圧が下降する際
には電圧の下降速度にあわせて出力信号を遷移させるこ
とができる。従って、半導体集積回路が起動を始める際
には電源電圧が安定してからリセット解除信号を発生
し、集積回路の動作中に電源電圧が低下あるいは遮断さ
れる際には電圧低下に応じて信号を遷移させ、瞬間的な
電源電圧の遮断と回復が行われる瞬断の際にも正確にリ
セット信号あるいはリセット解除信号を生成し、半導体
集積回路の誤動作を防止することができる。

【図面の簡単な説明】

【図１】本発明に係るパワーオンリセット回路の一実施
の形態例を示すブロック回路図である。

【図２】図１に示したパワーオンリセット回路の具体的
な実施例を示す回路図である。

【図３】本発明に係るパワーオンリセット回路の別の実
施の形態例を示すブロック回路図である。

【図４】図３に示したパワーオンリセット回路の具体的
な実施例を示す回路図である。

【図５】図４に示したパワーオンリセット回路をブロッ
ク図化した図である。

【図６】本発明に係るパワーオンリセット回路のまた別
の実施例を示すブロック回路図である。

【図７】パワーオンリセット回路の従来例を示す回路図
である。

【図８】パワーオンリセット回路の別の従来例を示す回
路図である。

【図９】図７に示したパワーオンリセット回路の動作波
形図である。

【図１０】図８に示したパワーオンリセット回路の動作
波形図である。

【図１１】図２に示したパワーオンリセット回路の動作
波形図である。

【図１２】図４に示したパワーオンリセット回路の動作
波形図である。

【図１３】図６に示したパワーオンリセット回路の動作
波形図である。

【図１４】図１のパワーオンリセット回路の変形例を示
すブロック回路図である。

【図１５】図２のパワーオンリセット回路の変形例を示
す回路図である。

【符号の説明】

１０…スイッチ回路、１１…充電回路、１２…第１の放
電回路、１３…波形整形回路、１４…第２の放電回路、
１５…レベル変換回路、Ｃ，Ｃ１…容量、ＩＮＶ１〜Ｉ
ＮＶ６…ＣＭＯＳインバータ回路、Ｎ１〜Ｎ６…ノー
ド、ＭＮ１，ＭＮ２…ｎ型ＭＯＳトランジスタ、ＭＰ１
…ｐ型ＭＯＳトランジスタ、ＶＤＤ…電源電圧、ＶＳＳ
…接地電圧。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 橘 大 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小野 豪一 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小久保 優 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 赤沢 隆 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 野田 孝明 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B054 BB01 BB02 CC05 DD02 DD11 5H410 BB02 CC02 DD02 EA11 EA32 EA33 EB01 FF03 FF22 5J055 AX58 BX41 CX00 DX14 DX22 EX24 EY10 EY12 EY21 EZ00 EZ07 EZ19 EZ20 GX01 GX02 GX04

Claims (5)

【特許請求の範囲】
1. 【請求項１】電源電圧端子と第１のノードとの間に接続
   されたスイッチ回路と、 上記第１のノードと接地端子との間に接続され上記スイ
   ッチ回路を介して電源からの電荷を充電する充電回路
   と、 上記電源電圧端子と上記第１のノードとの間に上記スイ
   ッチ回路と並列に接続され電源電圧が低下あるいは遮断
   された際に上記充電回路に充電された電荷を放電する第
   １の放電回路と、 上記第１のノードに伝えられた信号を整形して出力する
   波形整形回路と、 上記波形成形回路の接地レベルを上昇させる第２の放電
   回路とを、備えたことを特徴とするパワーオンリセット
   回路。
2. 【請求項２】上記スイッチ回路は、ソース・ドレイン経
   路の抵抗がゲートに印加する電圧により制御されるＭＯ
   Ｓトランジスタにより構成され、 上記充電回路は、ＭＯＳトランジスタのゲート酸化膜を
   利用した容量により構成され、 上記第１の放電回路は、ダイオード接続したＭＯＳトラ
   ンジスタにより構成され、 上記波形整形回路は、２段のＣＭＯＳインバータ回路に
   より構成され、 上記第２の放電回路は、ダイオード接続したＭＯＳトラ
   ンジスタにより構成され、上記波形整形回路の接地レベ
   ルをＭＯＳトランジスタのしきい値電圧のぶん上昇させ
   る請求項１記載のパワーオンリセット回路。
3. 【請求項３】上記波形整形回路の出力信号の電圧レベル
   を変換するレベル変換回路を更に設けてなる請求項１又
   は請求項２に記載のパワーオンリセット回路。
4. 【請求項４】上記レベル変換回路は、ＣＭＯＳ回路によ
   り構成される請求項３記載のパワーオンリセット回路。
5. 【請求項５】請求項１乃至４のいずれか１項に記載のパ
   ワーオンリセット回路が複数個直列接続された構成を有
   することを特徴とするパワーオンリセット回路。